CN112447741A - 存储器元件及其制造方法 - Google Patents
存储器元件及其制造方法 Download PDFInfo
- Publication number
- CN112447741A CN112447741A CN202010861511.8A CN202010861511A CN112447741A CN 112447741 A CN112447741 A CN 112447741A CN 202010861511 A CN202010861511 A CN 202010861511A CN 112447741 A CN112447741 A CN 112447741A
- Authority
- CN
- China
- Prior art keywords
- insulating layer
- gate stack
- stack structure
- layer
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 60
- 125000006850 spacer group Chemical group 0.000 claims description 45
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 214
- 230000000873 masking effect Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明实施例提供一种存储器元件及其制造方法。存储器元件包括栅极堆叠结构、第一绝缘层、第二绝缘层、以及第一间隙壁。栅极堆叠结构设置于衬底上。第一绝缘层覆盖栅极堆叠结构的顶面与侧壁。第二绝缘层覆盖第一绝缘层的表面。栅极堆叠结构的顶角区域被第一绝缘层与第二绝缘层覆盖。第一间隙壁位于栅极堆叠结构的侧壁上，且覆盖第二绝缘层的表面。第一间隙壁的最顶端低于第二绝缘层的最顶面。
Description
技术领域
本发明涉及一种存储器元件及其制造方法，尤其涉及一种非易失性存储器及其制造方法。
背景技术
快闪存储器元件属于非易失性存储器元件的一种，且在近年来逐渐成为储存媒体的主流技术之一。然而，在快闪存储器元件的造过程中，难以避免地会产生一些带电的离子。这些离子有可能进入快闪存储器元件的栅极结构中，而对快闪存储器的运作造成影响，进而可能降低快闪存储器的可靠度。
发明内容
本发明提供一种快闪存储器元件及其制造方法，可提高快闪存储器的可靠度。
本发明实施例的存储器元件包括栅极堆叠结构、第一绝缘层、第二绝缘层以及第一间隙壁。栅极堆叠结构设置于衬底上。第一绝缘层覆盖栅极堆叠结构的顶面与侧壁。第二绝缘层覆盖第一绝缘层的表面。栅极堆叠结构的顶角区域被第一绝缘层与第二绝缘层覆盖。第一间隙壁位于栅极堆叠结构的侧壁上，且覆盖第二绝缘层的表面。第一间隙壁的最顶端低于第二绝缘层的最顶面。第二绝缘层具有沿衬底的表面而自栅极堆叠结构的侧壁往外延伸的延伸部分，且所述延伸部分的端面实质上共面于第一间隙壁的表面。
本发明实施例的存储器元件的制造方法包括下列步骤：在衬底上形成栅极堆叠结构；在衬底上依序形成覆盖栅极堆叠结构的第一绝缘层、第二绝缘层与掩模材料层；对掩模材料层进行离子植入工艺，以在掩模材料层中形成掺杂部分，其中掺杂部分罩盖栅极堆叠结构的顶部；以掺杂部分作为掩模而对掩模材料进行第一图案化工艺，以移除掩模材料层的沿衬底的表面延伸的底部部分；以及以第二图案化工艺移除掩模材料层的掺杂部分以及第二绝缘层的位于栅极堆叠结构的周围且暴露出来的底部部分，其中掩模材料层的残留部分形成第一间隙壁。
基于上述，本发明实施例的存储器元件包括设置于衬底上的栅极堆叠结构，且包括覆盖栅极堆叠结构的第一绝缘层、第二绝缘层以及第一间隙壁。第一绝缘层覆盖栅极堆叠结构的顶面与侧壁，而第二绝缘层覆盖于第一绝缘层上。第一间隙壁覆盖于第二绝缘层上，且位于栅极堆叠结构的侧壁上。此外，第一间隙壁的最顶端低于第二绝缘层的最顶面。特别来说，栅极堆叠结构的顶角区域被第一绝缘层与第二绝缘层覆盖，而可防止工艺中所产生的带电离子进入栅极堆叠结构。因此，可提高存储器元件的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一些实施例的流程图；
图2A至图2K是图1所示的存储器元件的制造方法的各阶段的结构的剖视示意图；
图3是依照本发明另一些实施例的剖视示意图。
具体实施方式
请参照图1与图2A，进行步骤S100，以提供衬底100。接着，进行步骤S102，以在衬底100上形成栅极堆叠结构102。各栅极堆叠结构102包括穿隧介电层104、第一栅极106、第二栅极108以及栅极间介电层110。在本实施例中，由衬底100往上可依序为穿隧介电层104、第一栅极106、栅极间介电层110以及第二栅极108。在一些实施例中，穿隧介电层104的材料可为氧化硅、碳化硅或其他包含四价元素的介电材料。第一栅极106可作为浮置栅极，且第一栅极106的材料例如为多晶硅。在一些实施例中，栅极间介电层110可为多层结构。此多层结构可包括彼此交替堆叠的两种介电材料层(未示出)。举例而言，栅极间介电层110可为氧化硅-氮化硅-氧化硅(ONO)多层结构。在一些实施例中，第二栅极108也可为多层结构。举例而言，第二栅极108可包括栅极层108a以及位于栅极层108a上的栅极层108b。栅极层108a与栅极层108b的材料可分别为导体材料。穿隧介电层104、第一栅极106、栅极间介电层110与第二栅极108起初可全面地形成于衬底100上。接着，图案化此些全面披覆的穿隧介电层104、第一栅极106、栅极间介电层110与第二栅极108，而形成如图2A所示的多个栅极结构102。在一些实施例中，形成穿隧介电层104、第一栅极106、第二栅极108与栅极间介电层110的方法可包括化学气相沉积工艺、镀覆工艺、其类似者或其组合。在一些实施例中，在第一栅极106与第二栅极108的过程中，可掺杂3价元素或5价元素。
此外，在一些实施例中，各栅极堆叠结构102更可包括设置于第二栅极108上的顶盖结构112。顶盖结构112可包括顶盖层112a与设置于顶盖层112a上的顶盖层112b。在一些实施例中，顶盖层112a的材料与顶盖层112b的材料可分别为氮化硅与氧化硅，且其形成方法可包括化学气相沉积工艺。此外，在形成栅极堆叠结构102的过程中，顶盖结构112中的顶盖层112b可作为蚀刻工艺的硬掩模结构。形成栅极堆叠结构102的方法可包括一次微影工艺与至少两次蚀刻工艺。在所形成的栅极堆叠结构102中，顶盖结构112的侧壁可实质上共面于第二栅极108、栅极间介电层110、第一栅极106与穿隧介电层104的侧壁。
请参照图1、图2A与图2B，进行步骤S104，以依序形成全面披覆的第一绝缘层114、第二绝缘层116与掩模材料层118。第一绝缘层114、第二绝缘层116与掩模材料层118共形地覆盖图2A所示的结构。换言之，栅极堆叠结构102的顶面与侧壁以及衬底100的未交叠于栅极堆叠结构102的部分均被第一绝缘层114、第二绝缘层116与掩模材料层118覆盖。在一些实施例中，第一绝缘层114与掩模材料层118可由第一材料构成，且第二绝缘层116可由对于第一材料具有蚀刻选择比的第二材料构成。举例而言，第一材料可为氧化硅，而第二材料可为氮化硅。此外，在一些实施例中，可通过化学气相沉积工艺形成第一绝缘层114、第二绝缘层116与掩模材料层118。
请参照图1、图2B与图2C，进行步骤S106，以对掩模材料层118进行第一离子植入工艺。第一离子植入工艺可为斜向的离子植入工艺。在第一离子植入工艺期间，掺质可由各栅极堆叠结构102的一侧沿倾斜入射方向TD1进入至掩模材料层118中。举例而言，上述倾斜入射方向TD1与水平方向HD之间的夹角θ1可小于90°，例如是1°至45°。如此一来，掩模材料层118的未被遮蔽的第一部分118a经掺杂而被改质，而掩模材料层118的其他部分则保持原本的成分。举例而言，未经掺杂的掩模材料层118可由氧化硅构成，而掩模材料层118的第一部分118a可经含氮的掺质掺杂为氮氧化硅或氮化硅。上述含氮的掺质可包括Si3N4、氮氧化硅或其他相对于掩模材料层118的未经掺杂部分而具有足够蚀刻选择比的材料。在一些实施例中，掩模材料层118的经掺杂的第一部分118a可包括掩模材料层118的位于各栅极堆叠结构102上方的顶部区域以及位于各栅极堆叠结构102的一侧的纵向区域。上述纵向区域由对应的顶部区域往下延伸，且并未延伸至掩模材料层118的底部。换言之，各栅极堆叠结构102的顶面以及一侧壁的上部被掩模材料层118的经掺杂的第一部分118a覆盖，而上述侧壁的下部则是被掩模材料层118的未经掺杂的部分覆盖。在一些实施例中，掩模材料层118的第一部分118a的高度H1相对于掩模材料层118的总高度HT的比例可为1：3至1：10，但第一部分118a的高度H1大于或等于110nm。
请参照图1、图2C与图2D，进行步骤S108，以对掩模材料层118进行第二离子植入工艺。第一离子植入工艺与第二离子植入工艺均可为斜向的离子植入工艺且两者可使用相同的掺质。在第二离子植入工艺中，掺质沿着倾斜入射方向TD2进入至掩模材料层118中。倾斜入射方向TD2与水平方向HD之间的夹角θ2小于90°，例如是1°至45°。在一些实施例中，夹角θ1可实质上等于夹角θ2，但倾斜入射方向TD1与倾斜入射方向TD2可彼此相对。在第二离子植入工艺期间，掩模材料层118的未被遮蔽的第二部分118b经掺质掺杂。在一些实施例中，上述的第二部分118b可包括掩模材料层118的位于各栅极堆叠结构102上方的顶部区域以及位于各栅极堆叠结构102的一侧的纵向区域。上述纵向区域由对应的顶部区域往下延伸，且并未延伸至掩模材料层118的底部。在一些实施例中，第二离子植入工艺期间所形成的第二部分118b局部地重叠于第一离子植入工艺期间所形成的第一部分118a。举例而言，第一部分118a的顶部区域可至少部分地重叠于第二部分118b的顶部区域。如此一来，这些重叠区域受到多次掺杂，而可具有较高的掺杂浓度。另一方面，第一部分118a的纵向区域与第二部分118b的纵向区域可局部地覆盖各栅极堆叠结构102的彼此相对的两侧壁。在一些实施例中，掩模材料层118的第二部分118b的高度H2可实质上等于第一部分118a的高度H1。
在一些实施例中，完成上述的第一离子植入工艺与第二离子植入工艺之后，对掩模材料层118的经掺杂部分进行去耦等离子体氮化(decoupled plasma nitridation，DPN)处理，以使植入于掩模材料层118的第一部分118a与第二部分118b的掺质与掩模材料层118的材料产生反应。如此一来，可有效地协助将掩模材料层118的第一部分118a与第二部分118b改质，以使掩模材料层118的第一部分118a与第二部分118b的材料相对于掩模材料层118的其他部分的材料而具有足够的蚀刻选择比。在一些实施例中，掩模材料层118的第一部分118a与第二部分118b的表层被改质，而形成氮化物层。此外，在一些实施例中，DPN处理包括在氮气环境下对晶圆进行热处理。上述热处理的时间可少于或等于约24小时。再者，在一些实施例中，自进行第一与第二离子植入工艺的站点至热处理的站点之间的保存或运送时间不超过24小时。在元件的保存或运送期间，元件可放置于富含氮气或惰性气体(例如是Ar气)的正压环境中。如此一来，可延长元件对于保存或运送时间的容忍范围。
在下文中，第一部分118a与第二部分118b共同地称为掺杂部分DP。各掺杂部分DP具有类似于帽盖的形状，而罩盖对应栅极堆叠结构102的顶部。掺杂部分DP的成分不同于掩模材料层118的其他部分，而可相对于掩模材料层118的其他部分而具有蚀刻选择比。如此一来，在后续对掩模材料层118进行蚀刻工艺时，掺杂部分DP可作为掩模。
请参照图1、图2D与图2E，进行步骤S110，以移除掩模材料层118的位于相邻栅极堆叠结构102之间的底部区域。在一些实施例中，可通过非等向性蚀刻工艺来进行步骤S110。在上述的非等向性蚀刻工艺期间，可以掩模材料层118的掺杂部分DP作为掩模，来选择性地移除掩模材料层118的未掺杂部分的特定区域。如图2D所示，掩模材料层118的未掺杂部分包括覆盖于各栅极堆叠结构102的侧壁上的纵向区域以及位于相邻纵向区域之间的底部区域。作为掩模的掺杂部分DP交叠于未掺杂部分的纵向区域，而并未交叠于未掺杂部分的底部区域。如此一来，在以掺杂部分DP作为掩模来进行非等向性蚀刻工艺时(请参照图2E)，未掺杂部分的底部区域会被移除，而未掺杂部分的纵向区域则可保留下来。由此可知，移除掩模材料层118的未掺杂部分的特定区域的步骤可为自对准(self-aligning)的，而不需要额外进行微影工艺来定义欲移除的区域。在下文中，掩模材料层118的未掺杂部分的残留区域(亦即上述的纵向区域)称作第一间隙壁118c。此外，在移除掩模材料层118的未掺杂部分的底部区域之后，可暴露出下方的第二绝缘层116。
请参照图1、图2E与图2F，进行步骤S112，以移除掩模材料层118的掺杂部分DP以及第二绝缘层116的位于相邻栅极堆叠结构102之间且暴露出来的部分(如图2E所示)。在一些实施例中，可通过非等向性蚀刻工艺来进行步骤S112。此外，在一些实施例中，掩模材料层118的掺杂部分DP由氮氧化硅或氮化硅构成，且其蚀刻速率相近于或实质上等于氮化硅所构成的第二绝缘层117的蚀刻速率。另一方面，掩模材料层118的未掺杂部分(亦即第一间隙壁118c)以及第一绝缘层114则可由氧化硅构成，且相对于第三绝缘材料118的掺杂部分DP以及第二绝缘材料116而具有较高的蚀刻选择比。如此一来，在进行非等向性蚀刻工艺时，可选择性地移除掩模材料层118的掺杂部分DP以及第二绝缘层116的暴露部分(如图2E所示)，且此非等向性蚀刻工艺可停止于暴露出第一绝缘层114的位于相邻第一间隙壁118c之间的部分时。在一些实施例中，掩模材料层118(如图2C所示)的厚度约等于或大于第二绝缘层116的厚度。举例而言，第二绝缘层116的厚度对于掩模材料层118的厚度的比值范围约为1至1.25。在此些实施例中，在实质上完整地移除掩模材料层118的掺杂部分DP以及第二绝缘层116的位于相邻第一间隙壁118c之间的底部部分时，仍可至少部分地保留第二绝缘层116的原本被掺杂部分DP覆盖的顶部部分。因此，在完成步骤S112之后，各栅极堆叠结构102的顶部仍可完整地被第一绝缘层114与第二绝缘层116罩盖(cap)。
在一些实施例中，在步骤S112的期间，有可能部分地移除第二绝缘层116的罩盖于各栅极堆叠结构102上的顶部部分。举例而言，第二绝缘层116的顶角区域可能被切除，而形成斜面TS。此外，在一些实施例中，在步骤S112的期间，有可能部分地移除第一间隙壁118c。举例而言，在进行步骤S112之前(请参照图2E)，第一间隙壁118c可为覆盖于各栅极堆叠结构102的侧壁的绝缘墙。在步骤S112的期间，第一间隙壁118c可经部分地移除而形成楔形(wedge shape)结构。如图2F所示，第一间隙壁118c的顶部的宽度可小于底部的宽度，且第一间隙壁118c的暴露出的表面可实质上为斜面或曲面。另一方面，第一绝缘层114与第二绝缘层116的被第一间隙壁118c覆盖的部分可类似为L形。再者，在一些实施例中，在步骤S112的期间，也有可能部分地移除第一绝缘层114的位于相邻第一间隙壁118c之间的底部部分。在此些实施例中，第一绝缘层114的此些底部部分的厚度可小于第一绝缘层114的其他部分的厚度。
请参照图1、图2F与图2G，进行步骤S114，以形成第三绝缘层120。在一些实施例中，第三绝缘层120全面地形成于图2F所示的结构上，且共形地覆盖图2F所示的结构。换言之，第一绝缘层114、第二绝缘层116以及第一间隙壁118c的暴露出的表面此时皆被第三绝缘层120覆盖。在一些实施例中，第三绝缘层120的材料可等同于第一间隙壁118c与第一绝缘层114的材料，而相异于第二绝缘层116的材料。举例而言，第三绝缘层120、第一间隙壁118c与第一绝缘层114可由氧化硅构成，而第二绝缘层116可由氮化硅构成。此外，在一些实施例中，可通过化学气相沉积工艺形成第三绝缘层120。
请参照图1、图2G与图2H，进行步骤S116，以移除第三绝缘层120的延伸于栅极堆叠结构102上以及沿衬底100的表面延伸的水平延伸部分。在一些实施例中，可通过非等向性蚀刻来进行步骤S116。在上述的非等向性蚀刻工艺期间，基于到达角(arriving angle)的差异，可选择性地移除第三绝缘层120的水平延伸部分，而保留第三绝缘层120的纵向延伸部分。如图2G所示，第三绝缘层120的水平延伸部分原先覆盖第二绝缘层116的最顶面以及第一绝缘层114的位于相邻第一间隙壁118c之间的底部部分。在移除第三绝缘层120的水平延伸部分后，可暴露出第二绝缘层116的最顶面。此外，在一些实施例中，在移除第三绝缘层120的水平延伸部分的期间，也可局部地移除第一绝缘层114的上述底部部分，而暴露出衬底100。在其他实施例中，第一绝缘层114的位于相邻第一间隙壁118c之间的部分在此步骤(亦即步骤S116)中并未被移除，而是在后续步骤(例如是图2K所示的步骤S122)中被移除。在下文中，第三绝缘层120的残留部分(亦即上述的纵向延伸部分)称作第二间隙壁120a。
请参照图1、图2H与图2I，进行步骤S118，以形成导体层122。在一些实施例中，导体层122全面地形成于图2H所示的结构上，且填入于相邻栅极堆叠结构102之间的凹陷中。如此一来，衬底100、第二间隙壁120a以及第二绝缘层116的暴露部分可被导体层122覆盖。在一些实施例中，导体层122可接触于衬底100的暴露部分。此外，在一些实施例中，导体层122的材料可为多晶硅，且可通过化学气相沉积工艺而形成导体层122。
请参照图1、图2I与图2J，进行步骤S120，以在导体层122中形成多个绝缘插塞124。多个绝缘插塞124位于多个栅极堆叠结构102上方，且分别交叠于多个栅极堆叠结构102。在一些实施例中，可在导体层122的顶部形成分别交叠于多个栅极堆叠结构102的多个开口，接着将绝缘材料填入此些开口中，而形成多个绝缘插塞124。此外，在一些实施例中，上述开口可暴露出第二绝缘层116的最顶面以及第二间隙壁120a的最顶面。如此一来，后续所形成的绝缘插塞124可覆盖第二绝缘层116与第二间隙壁120a的最顶面。在一些实施例中，用于形成绝缘插塞124的绝缘材料可为氮化硅，且可通过化学气相沉积工艺形成绝缘插塞124。
请参照图1、图2J与图2K，进行步骤S122，以移除导体层122并形成多个接触结构126。在一些实施例中，可通过非等向性蚀刻工艺或等向性蚀刻工艺来移除导体层122。此外，在一些实施例中，形成多个接触结构126的方法可包括先在衬底上形成介电层(未示出)。接着，可在此介电层中形成多个穿孔，且在此些穿孔中填入导体材料，以形成多个接触结构126。举例而言，用于形成接触结构126的导体材料可为W、Cu、Al或包含上述元素的至少一者的硅化物，且接触结构126的形成方法可包括物理气相沉积工艺、化学气相沉积工艺、镀覆工艺或其组合。各接触结构126可电性连接于衬底100中的掺杂区(未示出)与设置于接触结构126上方的位线/源极线(未示出)之间。此外，各栅极堆叠结构102可位于两相邻接触结构126之间。
至此，已完成多个存储器元件10的制造。各存储器元件10可包括设置于衬底100上的栅极堆叠结构102，且包括覆盖栅极堆叠结构102的第一绝缘层114、第二绝缘层116以及第一间隙壁118c。第一绝缘层114覆盖栅极堆叠结构102的顶面与侧壁，而第二绝缘层116覆盖于第一绝缘层114上。第一间隙壁118c覆盖于第二绝缘层116上，且位于栅极堆叠结构102的侧壁上。此外，第一间隙壁118c的最顶端低于第二绝缘层116的最顶面。特别来说，栅极堆叠结构102的顶角区域CR被第一绝缘层114与第二绝缘层116覆盖，而可防止工艺中所产生的带电离子进入栅极堆叠结构102。因此，可提高存储器元件10的可靠度。在一些实施例中，第一绝缘层114与第二绝缘层116可由不同的材料构成，而可阻挡带有不同电性(例如是正电与负电)的离子由栅极堆叠结构102的顶角区域CR进入栅极堆叠结构102。举例而言，第一绝缘层114可由氧化硅构成，而第二绝缘层116可由氮化硅构成。
在一些实施例中，如图2K所示，第二绝缘层116的覆盖栅极堆叠结构102的顶角区域CR的部分具有倾斜表面TS。此倾斜表面TS的延伸方向TD交错于水平方向HD以及衬底100的法线方向ND。再者，在一些实施例中，第一绝缘层114与第二绝缘层116也可向外延伸至衬底100的位于栅极堆叠结构102周围的部分上，而可具有L形的底部。在此些实施例中，第二绝缘层116的延伸部分116a的端面可实质上共面于第一间隙壁118c的表面。
在一些实施例中，各存储器元件10还包括第二间隙壁120a。第二间隙壁120a设置于栅极堆叠结构102的侧壁上。第二间隙壁120a位于第一间隙壁118c的外侧，且向上延伸以覆盖栅极堆叠结构102的顶角区域CR。如此一来，通过设置第二间隙壁120a，可更进一步地阻挡带电离子由栅极堆叠结构102的顶角区域CR进入栅极堆叠结构102。在一些实施例中，第二间隙壁120a的顶面实质上共面于第二绝缘层116的最顶面。此外，在第二绝缘层116的覆盖栅极堆叠结构102的顶角区域CR的部分具有倾斜表面的实施例中，第二间隙壁120a的覆盖栅极堆叠结构102的顶角区域CR的部分也可对应地具有倾斜表面。在此些实施例中，第二间隙壁120a的此倾斜表面的延伸方向可实质上平行于第二绝缘层116的倾斜表面的延伸方向TD。再者，在第一绝缘层114与第二绝缘层116由栅极堆叠结构102的侧壁往外延伸的实施例中，第二间隙壁120a可覆盖第二绝缘层116的延伸部分116a的端面。此外，第一绝缘层114的延伸部分114a的端面可实质上共面于第二间隙壁120a的表面，且延伸部分114a的交叠于第二间隙壁120a的区域可较延伸部分114a的其他区域而具有较小的厚度。
在一些实施例中，各存储器元件10还包括绝缘插塞124。绝缘插塞124设置于第二绝缘层116的最顶面上。在一些实施例中，绝缘插塞124覆盖第二间隙壁120a的最顶面。在设置有绝缘插塞124的实施例中，各栅极堆叠结构102的顶面可被第一绝缘层114、第二绝缘层116以及绝缘插塞124覆盖，而阻挡由各栅极堆叠结构102的上方进入各栅极堆叠结构102的带电离子。
图3是依照本发明另一些实施例的存储器元件20的剖视示意图。图3所示的存储器元件20相似于图2K所示的存储器元件，以下仅描述两者的差异处，相同或相似处则不再赘述。
请参照图3，在存储器元件20中，第二绝缘层216的覆盖栅极堆叠结构102的顶角区域CR的部分具有圆弧表面RS。在一些实施例中，第二绝缘层216的此圆弧表面为外凸的(convex)圆弧表面。对应地，第二间隙壁220a的覆盖栅极堆叠结构102的顶角区域CR的部分也可具有圆弧表面，且此圆弧表面可为外凸的圆弧表面。
在图3所示的实施例中，在图案化第二绝缘层216时(例如是参照图2F所示的步骤S112)，可进行一或多次沉积-蚀刻循环。举例而言，可通过高密度等离子体化学气相沉积工艺(high density plasma chemical vapor deposition，HDP-CVD)来进行上述包括至少一沉积-蚀刻循环的图案化步骤。如此一来，如图3所示，可使经图案化的第二绝缘层216的覆盖栅极堆叠结构102的顶角区域CR的部分具有圆弧表面RS，且可使后续形成于第二绝缘层216上的第二间隙壁220a的对应部分也具有圆弧表面。
综上所述，本发明实施例的存储器元件包括设置于衬底上的栅极堆叠结构，且包括覆盖栅极堆叠结构的第一绝缘层、第二绝缘层以及第一间隙壁。第一绝缘层覆盖栅极堆叠结构的顶面与侧壁，而第二绝缘层覆盖于第一绝缘层上。第一间隙壁覆盖于第二绝缘层上，且位于栅极堆叠结构的侧壁上。此外，第一间隙壁的最顶端低于第二绝缘层的最顶面。特别来说，栅极堆叠结构的顶角区域被第一绝缘层与第二绝缘层覆盖，而可防止工艺中所产生的带电离子进入栅极堆叠结构。因此，可提高存储器元件的可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (12)
1.一种存储器元件，包括：
栅极堆叠结构，设置于衬底上；
第一绝缘层，覆盖所述栅极堆叠结构的顶面与侧壁；
第二绝缘层，覆盖所述第一绝缘层的表面，其中所述栅极堆叠结构的顶角区域被所述第一绝缘层与所述第二绝缘层覆盖；以及
第一间隙壁，位于所述栅极堆叠结构的侧壁上，且覆盖所述第二绝缘层的表面，其中所述第一间隙壁的最顶端低于所述第二绝缘层的最顶面，其中所述第二绝缘层具有沿所述衬底的表面而自所述栅极堆叠结构的所述侧壁往外延伸的延伸部分，且所述延伸部分的端面实质上共面于所述第一间隙壁的表面。
2.根据权利要求1所述的存储器元件，其中所述第一绝缘层的材料包括氧化硅，而所述第二绝缘层的材料包括氮化硅。
3.根据权利要求1所述的存储器元件，其中所述第二绝缘层的覆盖所述栅极堆叠结构的所述顶角区域的部分具有倾斜表面，且其中所述第二绝缘层的所述倾斜表面的延伸方向交错于所述衬底的表面以及所述衬底的法线方向。
4.根据权利要求1所述的存储器元件，其中所述第二绝缘层的覆盖所述栅极堆叠结构的所述顶角区域的部分具有圆弧表面。
5.根据权利要求1所述的存储器元件，其中所述第一绝缘层具有沿所述衬底的表面而自所述栅极堆叠结构的所述侧壁往外延伸的延伸部分，且所述第一绝缘层的所述延伸部分的端面与所述栅极堆叠结构之间的距离大于所述第二绝缘层的所述延伸部分的端面与所述栅极堆叠结构之间的距离。
6.根据权利要求1所述的存储器元件，还包括：
第二间隙壁，位于所述栅极堆叠结构的侧壁上，且覆盖所述第一间隙壁与所述第二绝缘层的表面，其中所述栅极堆叠结构的所述顶角区域被所述第一绝缘层、所述第二绝缘层与所述第二间隙壁覆盖。
7.一种存储器元件的制造方法，包括：
在衬底上形成栅极堆叠结构；
在所述衬底上依序形成覆盖所述栅极堆叠结构的第一绝缘层、第二绝缘层与掩模材料层；
对所述掩模材料层进行离子植入工艺，以在所述掩模材料层中形成掺杂部分，其中所述掺杂部分罩盖所述栅极堆叠结构的顶部；
以所述掺杂部分作为掩模而对所述掩模材料层进行第一图案化工艺，以移除所述掩模材料层的沿所述衬底的表面延伸的底部部分；以及
以第二图案化工艺移除掩模材料层的所述掺杂部分以及所述第二绝缘层的位于所述栅极堆叠结构的周围且暴露出来的底部部分，其中所述掩模材料层的残留部分形成第一间隙壁。
8.根据权利要求7所述的存储器元件的制造方法，在对所述掩模材料层进行所述离子植入工艺之后，还包括：对所述掩模材料层的所述掺杂部分进行去耦等离子体氮化处理。
9.根据权利要求7所述的存储器元件的制造方法，其中所述掺杂部分相较于所述掩模材料层的其他部分而对于所述第二绝缘层具有较低的蚀刻选择比。
10.根据权利要求7所述的存储器元件的制造方法，其中所述第二图案化工艺包括交替进行的蚀刻工艺与沉积工艺。
11.根据权利要求7所述的存储器元件的制造方法，还包括：
在所述衬底上形成覆盖所述第一间隙壁与所述第二绝缘层的第三绝缘层；以及
移除所述第三绝缘层的延伸于所述栅极堆叠结构上以及沿所述衬底的表面延伸的水平延伸部分，其中所述第三绝缘层的残留部分形成第二间隙壁。
12.根据权利要求7所述的存储器元件的制造方法，还包括：
在所述第二绝缘层的最顶面上形成绝缘插塞。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108131162A TWI721546B (zh) | 2019-08-30 | 2019-08-30 | 記憶體元件及其製造方法 |
| TW108131162 | 2019-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112447741A true CN112447741A (zh) | 2021-03-05 |
| CN112447741B CN112447741B (zh) | 2023-10-17 |
Family
ID=74682313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010861511.8A Active CN112447741B (zh) | 2019-08-30 | 2020-08-25 | 存储器元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11575051B2 (zh) |
| CN (1) | CN112447741B (zh) |
| TW (1) | TWI721546B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI749678B (zh) * | 2020-08-03 | 2021-12-11 | 力晶積成電子製造股份有限公司 | 記憶元件及其形成方法 |
| TWI774410B (zh) * | 2021-06-07 | 2022-08-11 | 華邦電子股份有限公司 | 半導體元件及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030011017A1 (en) * | 2001-07-10 | 2003-01-16 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same |
| US20030107104A1 (en) * | 2001-12-12 | 2003-06-12 | Zhiqiang Wu | Complementary transistors with controlled drain extension overlap |
| KR20080030249A (ko) * | 2006-09-29 | 2008-04-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 제조 방법 |
| TW201505128A (zh) * | 2013-07-17 | 2015-02-01 | Winbond Electronics Corp | 嵌入式記憶元件的製造方法 |
| CN104377202A (zh) * | 2013-08-12 | 2015-02-25 | 华邦电子股份有限公司 | 嵌入式存储元件及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US684183A (en) | 1900-06-20 | 1901-10-08 | Millard E Brinser | Journal-bearing. |
| US5907781A (en) | 1998-03-27 | 1999-05-25 | Advanced Micro Devices, Inc. | Process for fabricating an integrated circuit with a self-aligned contact |
| KR100607329B1 (ko) | 2004-08-26 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| US7678662B2 (en) | 2005-12-13 | 2010-03-16 | Applied Materials, Inc. | Memory cell having stressed layers |
| US7799637B2 (en) | 2006-06-26 | 2010-09-21 | Sandisk Corporation | Scaled dielectric enabled by stack sidewall process |
| US20080142879A1 (en) * | 2006-12-14 | 2008-06-19 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system employing differential spacers |
| KR100861218B1 (ko) | 2007-06-26 | 2008-09-30 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
| US8487373B2 (en) | 2009-04-29 | 2013-07-16 | Spanion Llc | SONOS memory cells having non-uniform tunnel oxide and methods for fabricating same |
| TWI478293B (zh) | 2011-05-16 | 2015-03-21 | Promos Technologies Inc | 非揮發性記憶元件的製造方法 |
| US8772118B2 (en) | 2011-07-08 | 2014-07-08 | Texas Instruments Incorporated | Offset screen for shallow source/drain extension implants, and processes and integrated circuits |
| TWI469269B (zh) | 2011-11-18 | 2015-01-11 | Winbond Electronics Corp | 嵌入式快閃記憶體之字元線的製造方法 |
| TWI482202B (zh) | 2013-01-07 | 2015-04-21 | Winbond Electronics Corp | 圖案化製程 |
| TWI538107B (zh) * | 2014-01-03 | 2016-06-11 | 華邦電子股份有限公司 | 快閃記憶體及其製造方法 |
| US9281314B1 (en) | 2014-10-10 | 2016-03-08 | Sandisk Technologies Inc. | Non-volatile storage having oxide/nitride sidewall |
| TWI588973B (zh) * | 2016-01-05 | 2017-06-21 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
| US10510758B2 (en) * | 2017-10-04 | 2019-12-17 | United Microelectronics Corp. | Semiconductor memory device and manufacturing method thereof |
| KR102554249B1 (ko) * | 2018-02-02 | 2023-07-11 | 주식회사 디비하이텍 | 비휘발성 기억소자 및 그 제조방법 |
-
2019
- 2019-08-30 TW TW108131162A patent/TWI721546B/zh active
-
2020
- 2020-08-20 US US16/999,022 patent/US11575051B2/en active Active
- 2020-08-25 CN CN202010861511.8A patent/CN112447741B/zh active Active
-
2022
- 2022-12-15 US US18/081,703 patent/US11908953B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030011017A1 (en) * | 2001-07-10 | 2003-01-16 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same |
| US20030107104A1 (en) * | 2001-12-12 | 2003-06-12 | Zhiqiang Wu | Complementary transistors with controlled drain extension overlap |
| KR20080030249A (ko) * | 2006-09-29 | 2008-04-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 제조 방법 |
| TW201505128A (zh) * | 2013-07-17 | 2015-02-01 | Winbond Electronics Corp | 嵌入式記憶元件的製造方法 |
| CN104377202A (zh) * | 2013-08-12 | 2015-02-25 | 华邦电子股份有限公司 | 嵌入式存储元件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210066493A1 (en) | 2021-03-04 |
| TWI721546B (zh) | 2021-03-11 |
| US11575051B2 (en) | 2023-02-07 |
| US11908953B2 (en) | 2024-02-20 |
| TW202109626A (zh) | 2021-03-01 |
| CN112447741B (zh) | 2023-10-17 |
| US20230121256A1 (en) | 2023-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6781193B2 (en) | Non-volatile memory device having floating trap type memory cell and method of forming the same | |
| CN109496358B (zh) | 3d nand存储器件的结构及其形成方法 | |
| US7342275B2 (en) | Semiconductor device and method of manufacturing the same | |
| US11751395B2 (en) | Vertical semiconductor device and method for fabricating the vertical semiconductor device | |
| US8187952B2 (en) | Method for fabricating semiconductor device | |
| US11908953B2 (en) | Manufacturing method of memory device | |
| KR100481860B1 (ko) | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 | |
| US20080087981A1 (en) | Semiconductor device and method of fabricating the same | |
| US6744139B2 (en) | Semiconductor device | |
| CN111244104A (zh) | Sonos存储器及其制作方法 | |
| US20080305595A1 (en) | Methods of forming a semiconductor device including openings | |
| US8207560B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| US7838407B2 (en) | Method for protecting the gate of a transistor and corresponding integrated circuit | |
| US7732277B2 (en) | Semiconductor device and method of fabricating the same | |
| US6562682B1 (en) | Method for forming gate | |
| US11380582B2 (en) | Semiconductor structure and method for forming ihe same | |
| TWI571975B (zh) | 半導體元件及其製造方法 | |
| US7211485B2 (en) | Method of fabricating flash memory device and flash memory device fabricated thereby | |
| US20080197402A1 (en) | Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby | |
| CN111403411B (zh) | 三维存储器及其形成方法 | |
| CN111834370B (zh) | 集成电路及其制造方法 | |
| JP2005057187A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20100095724A (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| US9431406B1 (en) | Semiconductor device and method of forming the same | |
| US6673676B2 (en) | Method of fabricating a flash memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |