JP2005086122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005086122A JP2005086122A JP2003319205A JP2003319205A JP2005086122A JP 2005086122 A JP2005086122 A JP 2005086122A JP 2003319205 A JP2003319205 A JP 2003319205A JP 2003319205 A JP2003319205 A JP 2003319205A JP 2005086122 A JP2005086122 A JP 2005086122A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- leakage prevention
- electrode layer
- charge leakage
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 33
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000002265 prevention Effects 0.000 claims description 65
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 241000293849 Cordylanthus Species 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 44
- 239000012535 impurity Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
【課題】 ゲートバーズビークの形成を抑えた良好な半導体装置の製造方法を提供することにある。
【解決手段】 ゲート酸化膜上２１にフローティングゲート電極２２を積層し、該フローティングゲート電極上にゲート間絶縁膜２３を介してコントロールゲート電極２４を積層したゲート電極層２０と、該ゲート電極層の両側面を挟む一対のサイドウォール１４と、該サイドウォールの底面に電荷漏出防止膜１３とを備えた半導体装置１０の製造方法において、
半導体基板１１の上面の所定位置に前記ゲート電極層を形成すること、
前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、
前記電荷漏出防止膜の上面に前記サイドウォールを形成すること、
前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする半導体装置の製造方法。
【選択図】 図１
【解決手段】 ゲート酸化膜上２１にフローティングゲート電極２２を積層し、該フローティングゲート電極上にゲート間絶縁膜２３を介してコントロールゲート電極２４を積層したゲート電極層２０と、該ゲート電極層の両側面を挟む一対のサイドウォール１４と、該サイドウォールの底面に電荷漏出防止膜１３とを備えた半導体装置１０の製造方法において、
半導体基板１１の上面の所定位置に前記ゲート電極層を形成すること、
前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、
前記電荷漏出防止膜の上面に前記サイドウォールを形成すること、
前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする半導体装置の製造方法。
【選択図】 図１
Description
本発明は、半導体装置の製造方法に関するものであり、特に不揮発性メモリの製造方法に関する。
不揮発性メモリと称される半導体装置の製造方法が特許文献１乃至特許文献３に記載されている。これらの特許文献に示されている半導体装置の製造方法は、ゲート酸化膜上にフローティングゲート電極およびコントロールゲート電極から成る積層型のゲート電極層を半導体基板上に形成し、その後、前記ゲート電極層の周囲に電荷漏出防止膜を前記ゲート酸化膜の厚さ寸法より厚く形成することを開示している。電荷漏出防止膜をゲート酸化膜の厚さ寸法より厚く形成することにより、フローティングゲート電極の底面とゲート酸化膜の境、つまりフローティングゲート電極の底面側のエッジが電荷漏出防止膜で囲われることから、フローティングゲート電極に保持されている電荷が該フローティングゲート電極の底面側のエッジから抜け出すことを防ぐことができ、電荷保持特性の良好な半導体装置を得ることができる。
特開平１１−１２６８３３号公報
特開２０００−４９３４０号公報
特開２００３−３１７０７号公報
ところで、電荷漏出防止膜は、ゲート酸化膜の厚さ寸法よりも、厚く形成する必要があることから、鳥の嘴状にゲート電極層の外だけ電荷漏出防止膜が極端に厚く形成され易く、いわゆるゲートバーズビークが形成され易い。これにより、ソース・ドレインのための不純物領域とフローティングゲート電極との間で電荷の移動が行なわれるとき、必要以上に厚く形成された電荷漏出防止膜により、電荷移動を良好に行うことができず、これが問題となっていた。
従って、本発明の目的は、ゲートバーズビークの形成を抑えた良好な半導体装置の製造方法を提供することにある。
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、半導体基板の上面の所定位置に前記ゲート電極層を形成すること、前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、前記電荷漏出防止膜の上面に酸化膜でサイドウォールを形成すること、前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする。
〈構成１〉
ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、半導体基板の上面の所定位置に前記ゲート電極層を形成すること、前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、前記電荷漏出防止膜の上面に酸化膜でサイドウォールを形成すること、前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする。
〈構成２〉
ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、半導体基板の上面の所定位置に前記ゲート電極層を形成すること、前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、前記電荷漏出防止膜の上面に窒化膜でサイドウォールを形成すること、前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする。
ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、半導体基板の上面の所定位置に前記ゲート電極層を形成すること、前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、前記電荷漏出防止膜の上面に窒化膜でサイドウォールを形成すること、前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする。
本発明の半導体装置の製造方法によれば、半導体基板の上面にゲート電極層を形成し、該ゲート電極層と共に前記半導体基板の上面を覆う電荷漏出防止膜を形成した後、該漏電防止膜を介してサイドウォールを形成した後に熱酸化処理を施すことにより、サイドウォールが熱酸化の遮蔽物となり、サイドウォール底面の半導体基板の熱酸化を抑制することから、ゲートバーズビークの発生を抑えた電荷漏出防止膜を形成することができる。これにより、ゲートバーズビークによる電荷の移動障害を抑えた良好な半導体装置を得ることができる。
更に、本発明の半導体装置の製造方法によれば、特別な装置を用いることなく実施できることから、設備投資を抑えることができ、良好な半導体装置を低コストで製造することができる。
更に、本発明の半導体装置の製造方法によれば、特別な装置を用いることなく実施できることから、設備投資を抑えることができ、良好な半導体装置を低コストで製造することができる。
以下、本発明の実施形態を図を用いて詳細に説明する。
本発明の製造方法で形成される半導体装置は例えば不揮発性メモリであり、その不揮発性メモリにおける一つのメモリセルの構造が図１に示されている。また、該図において本発明の特徴を示すサイドウォール底面の電荷漏出防止膜の拡大図が図２に示されている。
本発明の製造方法で形成される半導体装置１０は、図１に示されているように、半導体基板としてのシリコン基板１１の上面に素子分離領域１２が形成されており、該素子分離領域１２で区分けされたシリコン基板１１の活性領域の所定の位置にゲート電極層２０と、該ゲート電極層２０を覆う電荷漏出防止膜１３と、該電荷漏出防止膜１３で覆われたゲート電極層２０を両側から挟む一対のサイドウォール１４とが形成されている。図１には示されていないが、図２の拡大図で示すように、ゲート電極層２０が形成された活性領域には、該ゲート電極層２０を両側から挟む位置にソース・ドレインのための一対の不純物領域１５が、ホットキャリアを抑制するためのＬＤＤ(Lightly Doped Drain)構造で形成されている。すなわち、ソース・ドレインのための不純物領域１５から、ソース・ドレイン間のチャンネル領域に向かって伸張する伸張不純物領域１６が形成されている。
ゲート電極層２０は、複数種類の層を積層した多層構造であり、シリコン基板上面の活性領域の所定の位置に形成されており、ゲート酸化膜２１と、電荷を保持するためのフローティングゲート電極２２と、該フローティングゲート電極２２の電荷を遮断するためのゲート間絶縁膜２３と、フローティングゲート電極２２と不純物領域１５および伸張不純物領域１６との間の電荷の移動を制御するためのコントロールゲート電極２４と、パターニング用の酸化膜ハードマスク２５とを順に積層した構造である。
ここで、前記した積層構造のゲート電極層２０を覆う電荷漏出防止膜１３を図２の拡大図を用いて説明する。電荷漏出防止膜１３は、その形成位置に応じて厚さ寸法が異なっており、ゲート電極層の上端や側面（図２における位置ａ）が最も薄く、次いで伸張不純物領域１６の上面、すなわちサイドウォール１４の底面下と伸張不純物領域１６の上面との間（図２における位置ｂ）、そして不純物領域１５の上面（図２における位置ｃ）の順に厚さ寸法が厚く形成されている。
このように形成位置で厚さ寸法が異なる電荷漏出防止膜１３は、先ず均一的な厚さ寸法で生成された後、該電荷漏出防止膜１３上面の所定の位置、すなわち電荷漏出防止膜１３で覆われたゲート電極層２０を挟む両側の位置にサイドウォール１４が形成され、その後熱酸化処理が施される。これにより、熱酸化処理に先立ち形成したサイドウォール１４により、該サイドウォール１４で覆われた電荷漏出防止膜１３、すなわちゲート電極層の側面に位置する電荷漏出防止膜（位置ａ）や、サイドウォール底面に位置する電荷漏出防止膜（位置ｂ）において、熱酸化処理の影響が遮断されることから、サイドウォール１４で遮蔽される位置の電荷漏出防止膜の成長が鈍化する。
すなわち、熱酸化処理の影響を受け難い、サイドウォールの側面（位置ａ）の電荷漏出防止膜１３、次いでサイドウォールの底面（位置ｂ）の電荷漏出防止膜１３の順に酸化物が形成され難いことから、この順に厚さ寸法が薄い電荷漏出防止膜１３が形成される。
一方、サイドウォール１４で遮蔽されない位置ｃの電荷漏出防止膜１３は、熱酸化処理の影響を直接的に受けることから、位置ａの電荷漏出防止膜１３や位置ｂの電荷漏出防止膜１３と比較して、厚さ寸法が厚く形成される。
一方、サイドウォール１４で遮蔽されない位置ｃの電荷漏出防止膜１３は、熱酸化処理の影響を直接的に受けることから、位置ａの電荷漏出防止膜１３や位置ｂの電荷漏出防止膜１３と比較して、厚さ寸法が厚く形成される。
ここで、図２の拡大図を用いて電荷漏出防止膜の形状を詳細に説明する。
フローティングゲート電極２２の底面の角は、熱酸化処理でフローティングゲート電極２２に含まれるシリコンが酸化して面取りされた形状に形成される。この面取りされた部位は、酸化シリコンであり、組成が同じ電荷漏出防止膜１３の一部として該電荷漏出防止膜１３に包含されている。また、図１では、ゲート酸化膜２１と電荷漏出防止膜１３とを区切る線を示したが、電荷漏出防止膜１３はゲート酸化膜２１と同じ組成の酸化シリコンであることから、図２の拡大図では、ゲート酸化膜２１と電荷漏出防止膜１２との区切り線を省いている。
フローティングゲート電極２２の底面の角は、熱酸化処理でフローティングゲート電極２２に含まれるシリコンが酸化して面取りされた形状に形成される。この面取りされた部位は、酸化シリコンであり、組成が同じ電荷漏出防止膜１３の一部として該電荷漏出防止膜１３に包含されている。また、図１では、ゲート酸化膜２１と電荷漏出防止膜１３とを区切る線を示したが、電荷漏出防止膜１３はゲート酸化膜２１と同じ組成の酸化シリコンであることから、図２の拡大図では、ゲート酸化膜２１と電荷漏出防止膜１２との区切り線を省いている。
図２に示す電荷漏出防止膜１３の位置ｄにおいて、その厚さ寸法は、不純物伸張領域１６の先端付近からソース・ドレイン間のチャネル領域に向かって次第に低減し、電荷漏出防止膜１３の位置ｅにおいても、その厚さ寸法はチャネル領域に向かって次第に低減することから、ゲートバーズビークの形成は抑制されている。
ここで、ゲートバーズビークが形成されている従来の電荷漏出防止膜を図８を用いて説明する。ゲートバーズビークとは、ゲート電極層の外側からチャネル領域に向かって次第に電荷漏出止膜の厚さ寸法が低減する形状のことであり、この形状が鳥の嘴に似ていることから、ゲートバーズビークと称されている。このようなゲートバーズビークは、電荷漏出防止膜の厚さ寸法が所望の厚さ寸法より厚く形成されている。従って厚く形成された電荷漏出防止膜により、図８に示すように、ソース・ドレインのための不純物領域とフローティングゲート電極との間の電荷移動に障害が生じていた。しかし、本発明の製造方法では、前記したように、サイドウォール１４が熱酸化処理の遮蔽物となり、ゲートバーズビークの成長を抑えることから、従来のような電荷の移動に障害をきたす厚さ寸法の電荷漏出防止膜は形成されない。
半導体装置の製造工程を図３、図４、図５、図６および図７の順に示し、これらの図に沿って、本発明の製造方法の説明を行う。
先ず、シリコン基板１１の表面上の所定の位置に、活性領域を定めるための素子分離領域１２を形成する。この素子分離領域１２は、従来から知られたＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などで形成される。その後、ゲート酸化膜２１のための層を、例えば５０Å〜１００Åの厚さ寸法で形成する。ゲート酸化膜のための層を形成した後、該層上にフローティングゲート電極２２のためのポリシリコン層を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。
先ず、シリコン基板１１の表面上の所定の位置に、活性領域を定めるための素子分離領域１２を形成する。この素子分離領域１２は、従来から知られたＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などで形成される。その後、ゲート酸化膜２１のための層を、例えば５０Å〜１００Åの厚さ寸法で形成する。ゲート酸化膜のための層を形成した後、該層上にフローティングゲート電極２２のためのポリシリコン層を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。
ポリシリコン層を形成した後、ゲート間絶縁膜２３のための例えば酸化層を形成し、該酸化層の上面にコントロールゲート電極２４のための例えばポリシリコン層を形成する。これらの積層を終えた後、パターンニングを施すべく、酸化膜ハードマスク２５のための例えば二酸化シリコン層を所定のパターンで形成する。その後、エッチング処理を施すことにより、図３に示す積層構造のゲート電極層２０が形成される。
ゲート電極層２０を活性領域の所定の位置に形成した後、該ゲート電極層２０を覆う酸化膜を例えば０〜１００Åの厚さ寸法で形成すべく、熱酸化処理を施す。この熱酸化処理により、図４に示すように、電荷漏出防止膜１３が形成される。
その後、電荷漏出防止膜１３で覆われたゲート電極層２０を両側から挟むサイドウォール１５を形成すべく、該サイドウォール１４のための酸化層を約３００Å〜１０００Åの厚さ寸法で形成し、この形成した酸化層に対しエッチバック処理を施して、図５に示すように、所望の形状のサイドウォール１４を形成する。このサイドウォール１４は、約３００Å〜１０００Åの幅寸法を有している。
サイドウォール１４を形成した後、熱酸化処理を施して、先に生成した電荷漏電防止膜を更に成長させる。これにより、結果的に位置ｂにおいて約１００Å〜２００Åの厚さ寸法を有する電荷漏出防止膜が形成される。具体的には、図２に示す電荷漏出防止膜１３において、位置ｃにおける厚さ寸法は、サイドウォール１４の横幅寸法の約１／２に形成されている。
熱酸化処理を終えた電荷漏出防止膜１３は、図６に示すように、ゲート酸化膜２１よりも厚い厚さ寸法を有する。
熱酸化処理を終えた電荷漏出防止膜１３は、図６に示すように、ゲート酸化膜２１よりも厚い厚さ寸法を有する。
これにより、フローティングゲート電極２２の底面のエッジが電荷漏出防止膜で囲われることから、コントロールゲート電極２４に電圧を印加して、フローティングゲート電極２２の電荷の保持状態を読み出すとき、フローティングゲート電極の底面のエッジからの電荷抜けを防ぐことができ、電荷保持特性の良好な半導体装置を得ることができる。
また、サイドウォール１４が熱酸化処理の遮蔽物となることから、ゲートバーズビークの成長を抑えることができ、良好な電荷移動特性を有する半導体装置を得ることができる。
この熱酸化処理は、ゲート酸化膜２１の厚さ寸法とサイドウォール１４の幅寸法と、同一のシリコン基板１１に形成する隣接する半導体装置の構成に基づいて、その処理時間が決定される。
この熱酸化処理は、ゲート酸化膜２１の厚さ寸法とサイドウォール１４の幅寸法と、同一のシリコン基板１１に形成する隣接する半導体装置の構成に基づいて、その処理時間が決定される。
熱酸化処理を施した後、イオンインプランテーションを施して、ソース・ゲートのための不純物領域を形成する（図示せず）。
イオンインプランテーションを施した後、層間絶縁膜１７を形成する。層間絶縁膜１７は、前記した素子分離領域や電荷漏出防止膜１３およびサイドウォール１４などを均一的に覆う酸化膜である。
イオンインプランテーションを施した後、層間絶縁膜１７を形成する。層間絶縁膜１７は、前記した素子分離領域や電荷漏出防止膜１３およびサイドウォール１４などを均一的に覆う酸化膜である。
層間絶縁膜１５の形成後、図７に示すように、ソース・ドレインと電気的にコンタクトを得るためのコンタクト孔１８を形成し、形成したコンタクト孔１８にアルミ合金やタングステン合金などを埋め込み、メタル配線１９を形成する。このとき、コントロールゲート電極２４にも、電気的なコンタクトを得るためのメタル配線が形成される（図示せず）。
前記したように、本発明の半導体装置１０の製造方法によれば、電荷漏出防止膜１３上の所定の位置にサイドウォール１４を形成した後、熱酸化処理を施すことにより、熱酸化処理の影響がサイドウォール１４で遮断される、すなわち熱酸化処理による雰囲気がサイドウォール１４で遮断されることから、雰囲気が遮断された箇所の電荷漏出防止膜の成長、つまりゲートバーズビークの形成を抑えることができ、良好な電荷移動特性を有する半導体装置を形成することができる。
また、本発明の製造方法によれば、前記した半導体装置１０を特別な製造装置を用いることなく製造できることから、設備投資を抑えることができ、低コストで良好な半導体装置を製造することができる。
また、本発明の製造方法によれば、前記した半導体装置１０を特別な製造装置を用いることなく製造できることから、設備投資を抑えることができ、低コストで良好な半導体装置を製造することができる。
前記した具体例では、堆積させた酸化膜に対しエッチバック処理を施して、サイドウォール１４を形成したが、酸化膜に代えて窒化膜でサイドウォールを形成してもよい。窒化膜でサイドウォールを形成することにより、サイドウォール底面のエッジからの熱酸化処理による雰囲気の回り込みを抑えることができる。これにより、熱酸化処理を施す時間の管理制御を行ない易くなり、ゲートバーズビークの形成を抑えた半導体装置を容易に形成することができる。
また、サイドウォール以外の各構成の組成内容も、適宜変更してもよい。
また、サイドウォール以外の各構成の組成内容も、適宜変更してもよい。
１０ 半導体装置
１１ シリコン基板
１２ 素子分離領域
１３ 電荷漏出防止膜
１４ サイドウォール
１５ 不純物領域
１６ 伸張不純物領域
１７ 層間絶縁膜
１８ コンタクト孔
１９ メタル金属
２０ ゲート電極層
２１ ゲート酸化膜
２２ フローティングゲート電極
２３ ゲート間絶縁膜
２４ コントロールゲート電極
２５ 酸化膜ハードマスク
１１ シリコン基板
１２ 素子分離領域
１３ 電荷漏出防止膜
１４ サイドウォール
１５ 不純物領域
１６ 伸張不純物領域
１７ 層間絶縁膜
１８ コンタクト孔
１９ メタル金属
２０ ゲート電極層
２１ ゲート酸化膜
２２ フローティングゲート電極
２３ ゲート間絶縁膜
２４ コントロールゲート電極
２５ 酸化膜ハードマスク
Claims (2)
- ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、
半導体基板の上面の所定位置に前記ゲート電極層を形成すること、
前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、
前記電荷漏出防止膜の上面に酸化膜で前記サイドウォールを形成すること、
前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする半導体装置の製造方法。 - ゲート酸化膜上にフローティングゲート電極を積層し、該フローティングゲート電極上にゲート間絶縁膜を介してコントロールゲート電極を積層したゲート電極層と、該ゲート電極層の両側面を挟む一対のサイドウォールと、該サイドウォールの底面に電荷漏出防止膜とを備えた半導体装置の製造方法において、
半導体基板の上面の所定位置に前記ゲート電極層を形成すること、
前記ゲート電極層と共に、該ゲート電極層を形成した前記半導体基板の上面に、熱酸化処理を施して電荷漏出防止膜を形成すること、
前記電荷漏出防止膜の上面に窒化膜でサイドウォールを形成すること、
前記サイドウォールの形成後、前記電荷漏出防止膜の厚さ寸法を前記ゲート酸化膜の厚さ寸法より厚く形成すべく、再熱酸化処理を施すことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003319205A JP2005086122A (ja) | 2003-09-11 | 2003-09-11 | 半導体装置の製造方法 |
| US10/854,432 US20050059211A1 (en) | 2003-09-11 | 2004-05-27 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003319205A JP2005086122A (ja) | 2003-09-11 | 2003-09-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005086122A true JP2005086122A (ja) | 2005-03-31 |
Family
ID=34269865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003319205A Pending JP2005086122A (ja) | 2003-09-11 | 2003-09-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050059211A1 (ja) |
| JP (1) | JP2005086122A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9855037B2 (en) | 2011-12-19 | 2018-01-02 | Rotation Medical, Inc. | Fasteners and fastener delivery devices for affixing sheet-like materials to bone or tissue |
| US10123866B2 (en) | 2010-03-11 | 2018-11-13 | Rotation Medical, Inc. | Tendon repair implant and method of arthroscopic implantation |
| US10758228B2 (en) | 2015-11-03 | 2020-09-01 | Rotation Medical, Inc. | Fastener delivery system and related methods |
| US10888415B2 (en) | 2015-06-15 | 2021-01-12 | Rotation Medical, Inc. | Tendon repair implant and method of implantation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100557531B1 (ko) * | 2004-03-11 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| CN110137085A (zh) * | 2019-06-20 | 2019-08-16 | 武汉新芯集成电路制造有限公司 | 一种闪存器件的制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646425A (en) * | 1984-12-10 | 1987-03-03 | Solid State Scientific, Inc. | Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer |
| US4852062A (en) * | 1987-09-28 | 1989-07-25 | Motorola, Inc. | EPROM device using asymmetrical transistor characteristics |
| US5478767A (en) * | 1994-09-30 | 1995-12-26 | United Microelectronics Corporation | Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers |
| US5445983A (en) * | 1994-10-11 | 1995-08-29 | United Microelectronics Corporation | Method of manufacturing EEPROM memory device with a select gate |
| JPH10154802A (ja) * | 1996-11-22 | 1998-06-09 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
| JP3240999B2 (ja) * | 1998-08-04 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3953706B2 (ja) * | 2000-04-21 | 2007-08-08 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
| KR100481860B1 (ko) * | 2002-09-10 | 2005-04-11 | 삼성전자주식회사 | 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법 |
-
2003
- 2003-09-11 JP JP2003319205A patent/JP2005086122A/ja active Pending
-
2004
- 2004-05-27 US US10/854,432 patent/US20050059211A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10123866B2 (en) | 2010-03-11 | 2018-11-13 | Rotation Medical, Inc. | Tendon repair implant and method of arthroscopic implantation |
| US10864072B2 (en) | 2010-03-11 | 2020-12-15 | Rotation Medical, Inc. | Tendon repair implant and method of arthroscopic implantation |
| US9855037B2 (en) | 2011-12-19 | 2018-01-02 | Rotation Medical, Inc. | Fasteners and fastener delivery devices for affixing sheet-like materials to bone or tissue |
| US10888415B2 (en) | 2015-06-15 | 2021-01-12 | Rotation Medical, Inc. | Tendon repair implant and method of implantation |
| US10758228B2 (en) | 2015-11-03 | 2020-09-01 | Rotation Medical, Inc. | Fastener delivery system and related methods |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050059211A1 (en) | 2005-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101374335B1 (ko) | 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자 | |
| US7659179B2 (en) | Method of forming transistor using step STI profile in memory device | |
| KR100801729B1 (ko) | 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법 | |
| JP2009231772A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2008091905A (ja) | ＦｉｎＦＥＴを備えた半導体素子の製造方法 | |
| US8748978B2 (en) | Sense-amp transistor of semiconductor device and method for manufacturing the same | |
| JP2006135304A (ja) | 周辺領域のｍｏｓｆｅｔ素子の製造方法 | |
| JP2007027348A (ja) | 半導体装置及びその製造方法 | |
| US7303963B2 (en) | Method for manufacturing cell transistor | |
| US20120049253A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2005086122A (ja) | 半導体装置の製造方法 | |
| KR100695868B1 (ko) | 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 | |
| JP4836730B2 (ja) | 半導体装置、およびその製造方法 | |
| JP2004103693A (ja) | 半導体装置及びその製造方法 | |
| JP2006310524A (ja) | 半導体装置およびその製造方法 | |
| JP3937894B2 (ja) | 半導体装置 | |
| KR100771552B1 (ko) | 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법 | |
| JP2005311390A (ja) | 半導体装置 | |
| KR20110001585A (ko) | 반도체 소자의 게이트 패턴 및 그 형성방법 | |
| KR101025921B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| JP4989076B2 (ja) | 半導体装置の製造方法 | |
| JP2009004492A (ja) | 半導体装置の製造方法 | |
| KR20100074675A (ko) | 반도체 소자의 게이트 패턴 형성방법 | |
| JP2009152392A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20120012224A (ko) | 페리트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070515 |