CN112309975B - 双向功率器件的制造方法 - Google Patents

双向功率器件的制造方法 Download PDF

Info

Publication number
CN112309975B
CN112309975B CN202011165966.2A CN202011165966A CN112309975B CN 112309975 B CN112309975 B CN 112309975B CN 202011165966 A CN202011165966 A CN 202011165966A CN 112309975 B CN112309975 B CN 112309975B
Authority
CN
China
Prior art keywords
region
dielectric layer
forming
doped region
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011165966.2A
Other languages
English (en)
Other versions
CN112309975A (zh
Inventor
杨彦涛
张邵华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silan Microelectronics Co Ltd
Original Assignee
Hangzhou Silan Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Silan Microelectronics Co Ltd filed Critical Hangzhou Silan Microelectronics Co Ltd
Priority to CN202011165966.2A priority Critical patent/CN112309975B/zh
Publication of CN112309975A publication Critical patent/CN112309975A/zh
Application granted granted Critical
Publication of CN112309975B publication Critical patent/CN112309975B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开了一种双向功率器件的制造方法，包括：在半导体层中形成第一掺杂区；在第一沟槽区形成多个沟槽，第一沟槽区的多个沟槽位于第一掺杂区中，将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；形成覆盖第一沟槽区的多个沟槽的下部侧壁的栅介质层；形成覆盖第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；以及在第一沟槽区的多个沟槽的中形成分别与栅介质层和屏蔽介质层接触的栅极导体，其中，栅极导体包括相连的控制栅与屏蔽栅，控制栅与栅介质层接触，屏蔽栅与屏蔽介质层接触。该制造方法利用沟槽将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，构成双向功率器件的源区和漏区，降低了器件的面积。

Description

双向功率器件的制造方法
技术领域
本申请涉及半导体制造技术领域，更具体地，涉及一种双向功率器件的制造方法。
背景技术
双向功率器件在具有二次充电功能的充电装置中被广泛应用。以锂电池充放电装置为例，当锂电池充放电装置持续给终端设备供电到一定程度时，需要防止锂电池过放电以免终端设备停止运转，并需要及时给锂电池充电。给锂电池充电的过程中，锂电池还需要给终端设备供电，同时还要防止对锂电池过充电。因此，为了管理控制锂电池的充放电状态，通常采用具有双向开关控制电流导通的充放电保护电路。
如图1所示，在最初的充放电保护电路中采用两个漏极连接的单体平面栅NMOS管M1和M2作为双向开关。进行充电的时候，对M1的栅极G1施加高电压，使得M1导通，并对M2的栅极G2施加低电压，使得M2截止，此时，电流先通过M2的寄生二极管D2从M2的源极S2流到M2的漏极，再从M1的漏极流向M1的源极S1。进行放电的时候，对M1栅极G1施加低电压，使得M1截止，并对M2的栅极G2施加高电压，使得M2导通。此时，电流先通过M1的寄生二极管D1从M1的源极S1流到M1的漏极，再从M2的漏极流向M2的源极S2。但是采用平面栅结构的MOS工艺需要足够的面积才能满足更高的耐压需求，同时器件的导通效率很低，功耗很大。
因此，希望进一步优化双向功率器件的结构，使得双向功率器件的面积更小，性能更高。
发明内容
鉴于上述问题，本发明的目的在于提供一种双向功率器件的制造方法，利用沟槽将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，构成双向功率器件的源区和漏区，降低了器件的面积。
根据本发明实施例提供的一种双向功率器件的制造方法，包括：在半导体层中形成第一掺杂区；在第一沟槽区形成多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；以及在所述第一沟槽区的多个沟槽的中形成分别与所述栅介质层和所述屏蔽介质层接触的栅极导体，其中，所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触。
可选地，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
可选地，所述半导体层包括衬底以及位于所述衬底上的外延层，所述制造方法还包括形成自所述外延层表面向所述衬底延伸的导电通道，其中，所述导电通道与所述衬底接触。
可选地，形成所述导电通道的步骤包括：在所述外延层中形成掺杂区域；以及对所述掺杂区域进行退火，以便于所述掺杂区域与所述衬底接触，其中，所述掺杂区域的掺杂类型与所述外延层相同。
可选地，形成所述第一掺杂区与所述掺杂区域的工艺包括：注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种。
可选地，形成所述导电通道的步骤包括：形成自所述外延层表面向所述衬底延伸的凹槽，部分所述衬底被所述凹槽暴露；以及在所述凹槽中填充导电材料。
可选地，还包括在第二沟槽区形成沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并且与所述第一掺杂区分隔；所述栅介质层还形成在所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还形成在所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还形成在所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触；所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
可选地，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽同步形成，在所述第一沟槽区的沟槽与所述第二沟槽区的沟槽中的所述栅介质层同步形成、所述屏蔽介质层同步形成以及所述栅极导体同步形成。
可选地，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
可选地，形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层的步骤包括：在所述第一沟槽区的多个沟槽下部形成牺牲层；形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；去除至少部分所述牺牲层；以及在所述沟槽下部的内表面上形成与所述屏蔽介质层接触的栅介质层。
可选地，在所述第一沟槽区的多个沟槽中下部形成所述牺牲层的步骤包括：在多个所述沟槽的内表面覆盖堆叠的第一牺牲材料与第二牺牲材料；至少在多个所述沟槽下部填充第三牺牲材料，所述第三牺牲材料与所述第二牺牲材料接触；以及去除位于多个所述沟槽上部的所述第一牺牲材料与所述第二牺牲材料，其中，在去除多个所述沟槽上部的所述第一牺牲材料与所述第二牺牲材料的步骤中，位于多个所述沟槽下部的所述第一牺牲材料与所述第二牺牲材料被所述第三牺牲材料保护。
可选地，去除至少部分所述牺牲层的步骤包括去除全部所述牺牲层。
可选地，去除至少部分所述牺牲层的步骤包括去除所述第三牺牲材料与所述第二牺牲材料，其中，被保留的所述第一牺牲材料作为所述栅介质层。
可选地，所述屏蔽介质层的厚度范围包括
可选地，所述栅介质层的厚度范围包括
可选地，位于所述第一沟槽区的所述屏蔽介质层的表面到所述半导体层表面的距离包括0.1～49μm。
可选地，所述第一沟槽区与所述第二沟槽区中的多个沟槽的深度范围包括0.1～50μm。
可选地，在第一沟槽区形成多个沟槽的步骤包括：在所述第一掺杂区中形成多个第一凹部；在每个所述第一凹部中填充介质材料；以及去除每个所述第一凹部中的部分所述介质材料并经每个所述第一凹部底端去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，
所述第一沟槽区的多个沟槽由相应所述第一凹部与所述第二凹部构成。
可选地，在所述第一凹部中剩余的所述介质材料形成所述屏蔽介质层，所述栅介质层形成在所述第二凹部的内表面。
可选地，所述第一凹部的深度范围包括0.1～50μm，所述第二凹部的深度范围包括0.1～5μm。
可选地，在第一沟槽区形成多个沟槽的步骤包括：在所述半导体层表面形成阻挡层，所述阻挡层具有暴露部分所述第一掺杂区的开口；经所述开口在所述第一掺杂区中形成第一凹部；以及经所述开口去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，所述在第一沟槽区的多个沟槽由相应所述第二凹部与所述第一凹部构成。
可选地，形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层的步骤包括：经所述开口形成沿所述第一凹部的内表面轮廓生长的第一介质层，一部分所述第一介质层延伸至所述第一掺杂区中，另一部分所述第一介质层被所述开口暴露；以及去除被所述开口暴露的第一介质层，剩余的所述第一介质层作为所述屏蔽介质层，其中，所述栅介质层形成在所述第二凹部的内表面。
可选地，经所述开口形成沿所述第一凹部的内表面轮廓生长的第一介质层的步骤包括采用热氧化生长工艺形成所述第一介质层，其中，在热氧化生长工艺步骤中，暴露在所述第一凹部中的所述第一掺杂区被氧化以作为所述第一介质层的一部分。
可选地，被去除的所述第一介质层的厚度是去除前的所述第一介质层的厚度的0.54倍。
可选地，还包括：在所述第一类子掺杂区中形成第一接触区；在所述第二类子掺杂区中形成第二接触区；以及在所述半导体层中形成第三接触区。
可选地，还包括在所述半导体层中形成邻近所述控制栅的沟道区。
可选地，还包括：在所述半导体层表面形成覆盖介质层；以及形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
可选地，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
根据本发明实施例提供的双向功率器件的制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过与衬底连接的导电通道降低了器件的体电阻，提升了双向功率器件的性能。
进一步地，通过沟槽的上部提供屏蔽介质层的附着面、下部提供栅介质层的附着面，并通过在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此接触，控制栅与源、漏区以及沟道之间分别由栅介质层隔开，屏蔽栅和源、漏区之间分别由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源、漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源、漏区与沟道区及外延层提供低阻抗的导通路径。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
进一步地，采用同一阻挡层作为掩模，形成沟槽的第一凹部与第二凹部以及屏蔽介质层，节省了光刻次数，化简了工艺步骤。
进一步地，由于整个沟槽的垂直深度是一次性实现的，因此，控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的内边界的垂直距离相同、控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的外边界的垂直距离相同，即控制栅位于屏蔽栅的正下方。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
图1示出了现有技术的双向功率器件的电路示意图。
图2示出了本发明实施例的双向功率器件的电路示意图。
图3a至图3n示出了本发明第一实施例制造双向功率器件的方法在一些阶段的结构图。
图4a至图4b示出了本发明第二实施例制造双向功率器件的方法在一些阶段的结构图。
图5a至图5c示出了本发明第三实施例制造双向功率器件的方法在一些阶段的结构图。
图6a至图6d示出了本发明第四实施例制造双向功率器件的方法在一些阶段的结构图。
图7a至图7c示出了本发明第五实施例制造双向功率器件的方法在一些阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出了本发明实施例的双向功率器件的电路示意图。
本发明实施例的双向功率器件由一个晶体管形成，具有双向导通功能。如图2所示，该双向功率器件包括：衬底Sub、位于衬底Sub上的两个输出极S1和S2以及两个寄生的体二极管D1和D2。在输出极S2和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S1流向输出极S2；在输出极S1和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S2流向输出极S1；在衬底Sub接零电压的情况下，对栅极G施加低电压，电压低于阈值电压，双向功率器件截止。在本发明实施例中，双向功率器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。然而，本发明并不限于此。
图3a至图3n示出了本发明第一实施例制造双向功率器件的方法在一些阶段的结构图。需要指出的是，本实施例公开的结构示意图每个步骤的结构不一定是在一个剖面，可以根据产品版图的需求，通过特定的设计放在产品的不同区域和方向，其中，说明图中只包含了4个沟槽、一个源区和一个漏区，而实际产品当中，沟槽、源区和漏区的数量可以变化，当第一类子掺杂与第二类子掺杂区中的一个作为源区时，另一个作为漏区，也即通过不同的工作运用场合，该结构的源区与漏区可以实现互换。在本实施例具体实施方式中，为了便于理解实施例过程中器件结构在各步骤中的形成过程，本公开实施例将器件的主要结构展示在一个断面，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本实施例的精神和范围内，都可以做出可能的变动和修改，因此本实施例的保护范围应当以本发明权利要求所界定的范围为准。
在本实施例中，制造工艺开始于具有特定掺杂类型的半导体层，如图3a所示，半导体层包括衬底101以及位于衬底101上的外延层110，其中，衬底101包括硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基二极管等半导体器件。
具有特定掺杂类型的半导体层指的是根据产品特性掺杂一定杂质量的N型或P型衬底101和一定电阻率和厚度的N型或P型外延层110。例如在双向功率器件为NMOS管的情况下，衬底101与外延层110的掺杂类型为P型；双向功率器件为PMOS的情况下，衬底101与外延层110的掺杂类型为N型。
进一步的，在外延层110中形成第一掺杂区120，如图3a所示。
在该步骤中，例如采用注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种方式形成第一掺杂区120，其中，注入能量为20～800KeV，注入剂量1E11～1E16cm2，退火温度为600～1200度。
在本实施例中，双向功率器件具有第一沟槽区103和第二沟槽区104，第一掺杂区120位于第一沟槽区103中，且掺杂类型与外延层110相反，例如在双向功率器件为PMOS管的情况下，第一掺杂区120的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，第一掺杂区120的掺杂类型为N型，掺杂杂质通常采用As+或P+。第一沟槽区103和第二沟槽区104分隔，第二沟槽区104位于外延层110中。
进一步的，在形成多个沟槽111包括沟槽111A至111D，如图3b所示。
在该步骤中，例如先采用热氧或沉积等方式在外延层110表面形成阻挡层10，通过光刻、刻蚀工艺，选择性去除阻挡层10形成开口11，再经开口11对半导体层进行刻蚀形成沟槽，阻挡层10保留的区域不形成沟槽。
图3b为截面图，示出的多个沟槽共有4个，包括沟槽111A、沟槽111B、沟槽111C以及沟槽111D。其中，沟槽111A、111B、111C均位于第一沟槽区103，沟槽111A、111B、111C的底部均位于外延层110中，沟槽111D位于第二沟槽区104。具体的，沟槽111A位于第一掺杂区120中，沟槽111B和沟槽111C位于第一掺杂区120的边界，这三个沟槽将第一掺杂区120分隔为第一类子掺杂区121与第二类子掺杂区122。沟槽111D位于外延层110中，并与第一掺杂区120分隔。沟槽111B与沟槽111C分别位于第一掺杂区120的两侧，并与之接触，例如沟槽111C与第二类子掺杂区122接触，沟槽111B与第一类子掺杂区121接触。沟槽111C位于沟槽111A与沟槽111D之间。在与衬底101的厚度方向垂直的平面上，位于第一沟槽区103的沟槽111A、沟槽111B、沟槽111C以及位于第二沟槽区104的沟槽111D连通，例如依次呈“S”型连通，然而本发明实施并不限于此，本领域技术人员可以根据需要将至少两个沟槽分隔。
在本实施例中，多个沟槽111A至111D的宽度根据产品结构和工艺能力来确定，多个沟槽111A至111D的深度h1根据产品的耐压等参数来确定。具体的，多个沟槽111A至111D的宽度范围包括0.05～5μm，深度h1范围包括0.1～50μm。然而本发明实施例并不限于此，本领域技术人员可以根据需要结合产品的外延、耐压、掺杂、栅氧厚度等条件对多个沟槽111A至111D的深度h1以及宽度进行匹配。本领域技术人员可以根据需要对位于第一沟槽区103的沟槽的数量进行其他设置，使得多个沟槽将第一掺杂区120分隔为交替的第一类子掺杂区121与第二类子掺杂区122。
进一步的，经多个沟槽111底部在外延层110中形成沟道区130，如图3c所示。
在该步骤中，例如先通过阻挡层10的开口对沟槽111的底部进行掺杂注入以便于在外延层110中形成沟道区130，然后去除阻挡层10。其中，例如采用零角度注入工艺在沟槽111底部形成沟道区130，用于调整器件的阈值电压，其中，注入能量为20～800KeV，注入剂量1E11～1E16cm2，退火温度为600～1200度。
在本实施例中，沟道区130分别与第一类子掺杂区121和第二类子掺杂区122接触，沟道区130与第一类子掺杂区121、第二类子掺杂区122的掺杂类型相同。例如在双向功率器件为PMOS管的情况下，沟道区130的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，沟道区130的掺杂类型为N型，掺杂杂质通常采用As+或P+。
进一步的，在沟槽111的内表面和外延层110的表面覆盖堆叠的第一牺牲材料141、第二牺牲材料142与第三牺牲材料143，并使第三牺牲材料143填满沟槽111，如图3d所示。
在本实施例中，第一牺牲材料141与第二牺牲材料142可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合。
在一些具体的实施例中，第一牺牲材料141为不掺杂的二氧化硅，第二牺牲材料142为氮化硅、氮氧化硅等材料的一种或多种组合。第三牺牲材料143可以为不掺杂的二氧化硅、多晶硅、氮化硅、氮氧化硅等材料，或为氧化硅、多晶硅、氮化硅、氮氧化硅等材料的一种或多种组合。在一些其他实施例中，第三牺牲材料143也可以为光刻胶，可以是正性光刻胶，或负性光刻胶。
在一些优选的实施例中，第一牺牲材料141选用炉管生长的二氧化硅，用炉管生产的温度对沟道区130进行退火。
进一步的，去除部分第三牺牲材料143，保留位于沟槽111下部的第三牺牲材料143，如图3e所示。
在该步骤中，如果第三牺牲材料143为不掺杂的二氧化硅、多晶硅、氮化硅、氮氧化硅等材料，或为氧化硅、多晶硅、氮化硅、氮氧化硅等材料的一种或多种组合，采用干法或湿法工艺，控制刻蚀量使第三牺牲材料143距离外延层110表面一定深度h2，只在沟槽111底部保留一定深度的第三牺牲材料143。如果第三牺牲材料143为正性光刻胶，采用曝光、显影工艺，使只有沟槽111底部保留一定深度的第三牺牲材料143。如果第三牺牲材料143为负性光刻胶，采用显影工艺，使沟槽111底部保留一定深度的第三牺牲材料143。
在本实施例中，保留的第三牺牲材料143距离外延层110表面的深度h2需要结合产品的外延、耐压、掺杂、栅氧厚度等进行匹配，深度h2的范围包括0.1～49μm。
进一步的，去除位于外延层110表面和沟槽111上部的第一牺牲材料141与第二牺牲材料142，保留在沟槽111下部的第一牺牲材料141、第二牺牲材料142和第三牺牲材料143组成牺牲层140，如图3f所示。
在该步骤中，例如采用干法刻蚀或湿法腐蚀工艺去除位于沟槽111上部的第一牺牲材料与第二牺牲材料，其中，位于沟槽111下部的第一牺牲材料141与第二牺牲材料142被第三牺牲材料143保护，不会被去除，从而使得沟槽111下部剩余的第一牺牲材料141和第二牺牲材料142与第三牺牲材料143齐平，组成牺牲层140，牺牲层140到外延层110表面的距离为h2。
在本实施例中，需要根据第三牺牲材料143的性质选择去除或保留。在第三牺牲材料143为不掺杂的二氧化硅、多晶硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、多晶硅、氮化硅、氮氧化硅等材料的一种或多种组合的情况下，第三牺牲材料143可以保留。在第三牺牲材料143为光刻胶的情况下，第三牺牲材料143需要被去除，这是由于在后续工艺中沉积、生长氧化层的过程中，如果保留光刻胶会出现沾污等异常。
进一步的，在沟槽111上部的侧壁与外延层110的表面上形成第一介质层151a，如图3g所示。
在该步骤中，例如采用的是氧化生长工艺、化学气相沉积工艺：LPCVD、SACVD、HTO、SRO工艺中的一种或多种方式的组合形成第一介质层151a，在该步骤中，第一介质层151a位于沟槽111内未被第一牺材料141与第二牺牲材料142覆盖的侧壁以及外延层110的表面。在一些优选的实施例中，采用氧化生长工艺形成第一介质层151a。其中，第一介质层151a用于形成后续步骤中的屏蔽介质层151，第一介质层151a的厚度T1应当结合产品需要的阈值电压、器件结构中沟槽111的深度、第一掺杂区120的掺杂浓度以及结深进行考虑，T1的范围包括
进一步的，去除全部牺牲层140，如图3h所示。
在该步骤中，去除沟槽111内的第一牺牲材料141、第二牺牲材料142以及第三牺牲材料143，在沟槽111中仅保留位于沟槽111上部侧壁的第一介质层151a，以便于将沟槽111的下部暴露。
在一些其他实施例中，仅去除部分牺牲层(包括第二牺牲材料142和第三牺牲材料143)，被保留的第一牺牲材料141作为栅介质层152。
进一步的，在沟槽111下部的内表面上形成与第一介质层151a接触的栅介质层152，如图3i所示，其中，第一介质层151a的厚度T1大于栅介质层152的厚度T2。
在该步骤中，例如采用的氧化生长工艺、化学气相沉积工艺：LPCVD、SACVD、HTO、SRO工艺中的一种或多种方式的组合。在一些优选的实施例中，采用氧化生长工艺形成栅介质层152。其中，栅介质层152的厚度T2应当结合产品需要的阈值电压、器件结构中沟槽111的深度、第一掺杂区120的掺杂浓度以及结深进行考虑，T2范围包括
进一步的，在沟槽111中形成栅极导体153，如图3j所示。
在该步骤中，例如采用沉淀工艺在第一介质层151a、栅介质层152上以及沟槽111中填充导电材料。其中，导电材料包括原位掺杂的多晶硅，在一些其他实施例中，可以先沉积不掺杂多晶硅，之后注入掺杂杂质。
在本实施例中，在双向功率器件为PMOS管的情况下，栅极导体153的掺杂类型为P型；在双向功率器件为NMOS的情况下，栅极导体153的掺杂类型为N型。栅极导体153包括相连的控制栅与屏蔽栅，屏蔽栅与第一介质层151a接触，控制栅与栅介质层152接触。
进一步的，去除位于外延层110上方的第一介质层151a以及栅极导体153的导电材料，如图3k所示。
在该步骤中，例如采用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合，去除沟槽111外部的第一介质层151a与导电材料，使得外延层110的表面裸露，剩余在沟槽111中的第一介质层151a作为屏蔽介质层151，剩余在沟槽111中的导电材料作为栅极导体153，屏蔽栅与屏蔽介质层151接触。
在一些具体的实施例中，去除外延层110上方的导电材料通常采用CMP加干法刻蚀工艺，也可以只采用干法刻蚀工艺。去除外延层110上方的第一介质层151a通常采用CMP加湿法工艺。
由于整个沟槽的垂直深度是一次性实现的，因此，控制栅沿衬底101厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层151的内边界的垂直距离相同，即d1＝d2、控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层151的外边界的垂直距离相同，即d3＝d4。
进一步的，在第一类子掺杂区121中形成第一接触区161，在第二类子掺杂区122中形成第二接触区162，在外延层110中形成第三接触区163，如图3l所示。
在该步骤中，例如通过光刻掩模采用注入、扩散方式对第一类子掺杂区121、第二类子掺杂区122以及外延层110进行掺杂。其中，掺杂工艺的注入能量为20～180Kev，注入剂量1E11～1E16cm2。
在本实施例中，第一接触区161、第二接触区162的掺杂类型与第一类子掺杂区121相同，第三接触区163的掺杂类型与外延层110的掺杂类型相同。例如双向功率器件为是PMOS的情况下，第一接触区161、第二接触区162的掺杂类型为P型，第三接触区163的掺杂类型为N型；双向功率器件为NMOS的情况下，第一接触区161、第二接触区162的掺杂类型为N型，第三接触区163的掺杂类型为P型。其中，P型接触区掺杂常采用B+/BF2+，N型接触区掺杂常采用As+、P+。
进一步的，在外延层110上形成覆盖介质层102，并形成穿过覆盖介质层102的多个接触孔102a，如图3m所示。
在该步骤中，例如采用化学气相沉积工艺形成覆盖介质层102，化学气相沉积工艺包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。其中，覆盖介质层102的材料包括不掺杂的二氧化硅、掺硼的二氧化硅、掺磷的二氧化硅、同时掺硼和磷的二氧化硅、不掺杂多晶硅、氮化硅、氮氧化硅材料中的一种或者多种材料组合。之后例如采用光刻、刻蚀工艺形成接触孔102a，其中，接触孔102a穿过覆盖介质层102，且接触孔的底部距外延层110表面的深度h3范围包括
在本实施例中，接触孔102a的位置分别与第一接触区161、第二接触区162、第三接触区163以及与第一类子掺杂区121、第二类子掺杂区122分隔的沟槽111D对应。
进一步的，形成穿过所述覆盖介质层102的衬底电极173、第一接触电极171、第二接触电极172以及栅电极174，如图3n所示。
在该步骤中，例如先在覆盖介质层102上沉积金属导电层，采用光刻、刻蚀工艺形成衬底电极173、第一接触电极171、第二接触电极172以及栅电极174。第一接触电极171与第一接触区161连接，第二接触电极172与第二接触区162连接，衬底电极173与第三接触区163连接，栅电极174与栅极导体153连接。其中，第一接触电极171与第二接触电极172互为源电极、漏电极，且可以互换。
在本实施例中，金属导电层的材质可以为含Ti、TiN、TiSi、W、Al、AlSi、AlCu、AlSiCu、Cu、Ni等金属中的一种或多种组合。其中，金属刻蚀采用湿法腐蚀、等离子刻蚀其中的一种或多种组合，形成衬底电极173、第一接触电极171、第二接触电极172以及栅电极174并通过这4个电极施加电压或电流，实现器件的性能。
在本实施例中，栅电极174的位置与沟槽111D对应，然而本发明实施例并不限于此，由于多个沟槽111A至111D连通，从而使得多个沟槽111A至111D中的栅极导体153相互连接，因此栅电极174的位置还可以与沟槽111A和/或沟槽111B和/或沟槽111C对应。
进一步的，本发明第一实施例公开一种双向功率器件的制造方法，还可以通过增加金属层次，优化布线方式和方法，使器件运用过程中电阻降到最低，最大程度上降低信号干扰。
进一步的，本发明第一实施例公开一种双向功率器件的制造方法，可以结合产品实际运用，增加钝化层、聚酰亚胺等结构，从而保护器件，增强可靠性。
进一步的，本发明第一实施例公开一种双向功率器件的制造方法，可以通过减薄、背面蒸发等后道工艺形成产品所需要的结构，实现功能。
进一步的，本发明第一实施例实现的具有双向导通功能的双向功率器件，可以将栅电极174、衬底电极173、第一接触电极171和第二接触电极172从半导体结构的表面引出，满足芯片级封装(CSP)的封装要求。
进一步的，本发明第一实施例公开一种双向功率器件的制造方法，可以运用于功率MOSFET、CMOS、BCD、大功率晶体管、IGBT和肖特基等产品中。
图4a至图4b示出了本发明第二实施例制造双向功率器件的方法在一些阶段的结构图。
本实施例的双向功率器件与第一实施例的双向功率器件的结构和制造方法大体一致，此处不再赘述，可以参照图3a至图3n的描述。与第一实施例的不同之处在于，本实施例的双向功率器件还包括导电通道181，如图4a所示。
在该步骤中，例如采用注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种方式在外延层110中形成掺杂区域(导电通道181)，并对掺杂区域进行退火，以便于掺杂区域与衬底101接触，其中，注入能量为50～10000Kev，注入剂量1E11～1E16cm2，退火温度为600～1200度。在后续步骤中，形成的第三接触区163和导电通道181接触。
在本实施例中，掺杂区域(导电通道181)的掺杂类型与外延层110相同。例如在双向功率器件为NMOS管的情况下，掺杂区域的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为PMOS管的情况下，掺杂区域的掺杂类型为N型，掺杂杂质通常采用As+或P+。
在一些优选的实施例中，掺杂区域的注入过程中通常选用高能注入，可以降低退火过程的工艺难度，同时减少掺杂区域退火过程中杂质横向扩散在芯片上所占面积。掺杂区域贯穿外延层110至衬底101，如图4b所示，第三接触区163分别与导电通道181和衬底电极173连接，从而降低体电阻，可以增强半导体衬底电荷收集能力，提升功率器件参数性能。
图5a至图5c示出了本发明第三实施例制造双向功率器件的方法在一些阶段的结构图。
本实施例的双向功率器件与第二实施例的双向功率器件的结构和制造方法大体一致，此处不再赘述。与第二实施例的不同之处在于，本实施例导电通道182的形成方式，如图5a所示，需要先形成自外延层110表面向衬底101延伸的凹槽103，部分衬底101被凹槽103暴露。
在该步骤中，例如采用干法刻蚀工艺使凹槽103从外延层110表面连接到衬底101。
进一步的，在凹槽103中填充导电材料形成导电通道182，如图5b所示。
在本实施例中，可以直接填充采用原位掺杂的多晶硅，在一些其他实施例中，可以先填充不掺杂多晶硅，之后注入掺杂杂质。
如图5c所示，第三接触区163分别与导电通道182和衬底电极173连接，从而降低体电阻，可以增强半导体衬底电荷收集能力，提升功率器件参数性能。
图6a至图6d示出了本发明第四实施例制造双向功率器件的方法在一些阶段的结构图。与第一实施例的不同之处在于屏蔽介质层151的形成过程，并且本实施例的沟槽111由第一凹部与第二凹部组成。
如图6a所示，在外延层110中形成第一掺杂区120后，在半导体层中形成第一凹部111a。
图6a为截面图，示出的第一凹部111a共有4个，其中三个位于第一掺杂区103中，一个第一凹部111a自第一掺杂区120表面向衬底101延伸，且底部位于第一掺杂区120中，另外两个第一凹部111a分别位于第一掺杂区120的两侧并分别与第一掺杂区120相邻，最后一个第一凹部111a位于外延层110中的第二掺杂区104中，且不与第一掺杂区120接触。从俯视图来看4个第一凹部111a可以呈S型连通，也可以至少两个相互分隔。其中，第一凹部111a的宽度范围包括0.05～5μm、深度h4范围为0.1～50μm。
进一步的，在外延层110表面和第一凹部111a中形成介质材料，并使介质材料填满第一凹部111a，形成第一介质层151a，如图6b所示。
在该步骤中第一介质层151a的材料可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合。第一介质层151a采用的是氧化生长工艺、化学气相淀积工艺、包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。
在本实施例中，第一介质层151a的材料选择二氧化硅，其厚度主要由填充沟槽的工艺决定，厚度通常大于第一凹部111a宽度的一半，填充在第一凹部111a中的部分第一介质层151a在后续步骤中会作为屏蔽介质层151。
进一步的，形成自第一凹部111a底端处向衬底101延伸的第二凹部111b，第二凹部111b的底端均位于外延层110中，其中，第一凹部111a与第二凹部111b构成沟槽111，如图6c所示。
在该步骤中，例如先采用光刻、刻蚀工艺去除部分填充在第一凹部111a中的第一介质层151a，以便于暴露第一凹部111a的底端，保留在第一凹部111a侧壁上的第一介质材料151a作为屏蔽介质层151，其厚度为T3，其中，T3的范围包括然后继续采用刻蚀工艺去除位于第一凹部111a底端处的部分第一掺杂区120和外延层110形成第二凹部111b，其中，第二凹部111b的底端距离第一凹部111a的底端的深度为h5，范围为包括0.1～5μm。
进一步的，经第二凹部111b底端在外延层110中形成沟道区130，以及在第二凹部111b的内表面形成栅介质层152，其厚度为T4，在本实施例中，T4小于T3，T4的范围包括如图6d所示，制造方法可参照第一实施例，此处不再赘述。在本实施例中，栅介质层152选用炉管生长的二氧化硅，用炉管生产的温度对沟道区130进行退火。
在本实施例中，第一凹部111a与屏蔽介质层151主要起分压作用，第二凹部111b与栅介质层152主要起沟道调节作用。
图7a至图7c示出了本发明第五实施例制造双向功率器件的方法在一些阶段的结构图。与第四实施例的不同之处主要在于阻挡层的结构与功能。
如图7a所示，在形成第一掺杂区120后，在外延层110表面形成阻挡层40，阻挡层40具有暴露部分第一掺杂区120与外延层110的开口41，并经开口41形成第一凹部111a，第一凹部111a的宽度范围包括0.05～5μm、深度h6范围为0.1～50μm。在本实施例中，阻挡层40包括第一阻挡层40a、第二阻挡层40b以及第三阻挡层40c，构成氧化层-氮化层-氧化层结构。其中，第一阻挡层40a的厚度范围包括第二阻挡层40b的厚度范围包括第三阻挡层40c的厚度范围包括/>
在一些其他实施例中，阻挡层40的材料可以包括不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，在另一些实施例中，阻挡层40的材料可以包括氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合。
进一步的，经开口41形成沿第一凹部111a的内表面生长的第一介质层151a，部分第一介质层151a被开口41暴露，如图7b所示。
在该步骤中，采用热氧化工艺形成第一介质层151a，第一介质层151a的材料为二氧化硅。由于第一凹部111a区域外的外延层110和第一掺杂区120表面被阻挡层40覆盖，在采用热氧化在第一凹部111a内生长二氧化硅(第一介质层151a)的过程中，被覆盖的外延层110表面与第一掺杂区120表面不生长氧化层，只有第一凹部111a内的裸露区域生长氧化层。同时根据在硅材料上生长氧化层消耗硅厚度的关系，在硅上每生长二氧化硅，需要消耗/>左右的硅，也即当侧壁需要生长/>氧化层时，阻挡层40侧壁和第一介质层151a的△T为/>
进一步的，经开口41去除被暴露的第一介质层151a，从而暴露出第一凹部111a的底端，如图7c所示。
在该步骤中，由于阻挡层40为三层结构，因此不需要用光刻工艺就可以直接对第一凹部111a内的第一介质层151a进行干法刻蚀，节约成本。在刻蚀第一凹部111a内的第一介质层151a的过程中，将第一凹部111a中间部分的第一介质层151a刻蚀至第一凹部111a底端，使第一凹部111a的底端裸露。并且在采用干法刻蚀第一凹部111a底端的第一介质层151a的过程中，在第一凹部111a侧壁生长的突出于阻挡层40侧壁的第一介质层151a也即图7b中标识△T的这部分也会被刻蚀，最终使阻挡层40覆盖区域外的第一介质层151a被刻蚀干净，最终第一凹部111a内侧壁剩余的第一介质层151a作为器件的屏蔽介质层151，其厚度T6范围为其中，厚度T6需要结合产品需要的电压，器件结构中沟槽深度、阱掺杂浓度和结深匹配。
在本实施例中，生长的第一介质层151a的厚度T5，是由最终形成的屏蔽介质层151的厚度T6决定的，并且满足0.46*T5＝T6或T5＝T6/0.46的关系。
进一步的，经开口41形成自第一凹部111A的底端向衬底101延伸的第二凹部111b，第二凹部111b的底端位于外延层中，第二凹部111b与第一凹部111a构成沟槽111，先经开口41在沟槽111底部的外延层中形成沟道区130，然后经开口41在第二凹部111b内表面形成栅介质层152，在阻挡层40表面与沟槽111中沉积栅极导体153，之后依次去除外延层110与第一掺杂区120上方的栅极导体153和阻挡层40。后续的工艺步骤与形成的器件结构与第四实施例大体一致，此处不再赘述。
根据本发明实施例提供的双向功率器件的制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过与衬底连接的导电通道降低了器件的体电阻，提升了双向功率器件的性能。
进一步地，通过沟槽的上部提供屏蔽介质层的附着面、下部提供栅介质层的附着面，并通过在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此接触，控制栅与源、漏区以及沟道之间分别由栅介质层隔开，屏蔽栅和源、漏区之间分别由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源、漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源、漏区与沟道区及外延层提供低阻抗的导通路径。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
进一步地，采用同一阻挡层作为掩模，形成沟槽的第一凹部与第二凹部以及屏蔽介质层，节省了光刻次数，化简了工艺步骤。
进一步地，由于整个沟槽的垂直深度是一次性实现的，因此，控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的内边界的垂直距离相同、控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的外边界的垂直距离相同，即控制栅位于屏蔽栅的正下方。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (28)

1.一种双向功率器件的制造方法，包括：
在半导体层中形成第一掺杂区；
在第一沟槽区形成多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，所述第一沟槽区的多个沟槽的深度为0.1μm～50μm；
经所述第一沟槽区的多个沟槽的底部在半导体层中形成沟道区，所述沟道区与所述第一类子掺杂区和所述第二类子掺杂区接触；
形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；
形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；以及
在所述第一沟槽区的多个沟槽的中形成分别与所述栅介质层和所述屏蔽介质层接触的栅极导体，
其中，所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触。
2.根据权利要求1所述的制造方法，其中，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
3.根据权利要求1所述的制造方法，其中，所述半导体层包括衬底以及位于所述衬底上的外延层，所述制造方法还包括形成自所述外延层表面向所述衬底延伸的导电通道，
其中，所述导电通道与所述衬底接触。
4.根据权利要求3所述的制造方法，其中，形成所述导电通道的步骤包括：
在所述外延层中形成掺杂区域；以及
对所述掺杂区域进行退火，以便于所述掺杂区域与所述衬底接触，
其中，所述掺杂区域的掺杂类型与所述外延层相同。
5.根据权利要求4所述的制造方法，其中，形成所述第一掺杂区与所述掺杂区域的工艺包括：注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种。
6.根据权利要求3所述的制造方法，其中，形成所述导电通道的步骤包括：
形成自所述外延层表面向所述衬底延伸的凹槽，部分所述衬底被所述凹槽暴露；以及
在所述凹槽中填充导电材料。
7.根据权利要求1所述的制造方法，其中，还包括在第二沟槽区形成沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并且与所述第一掺杂区分隔；
所述栅介质层还形成在所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还形成在所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还形成在所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触；
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
8.根据权利要求7所述的制造方法，其中，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽同步形成，
在所述第一沟槽区的沟槽与所述第二沟槽区的沟槽中的所述栅介质层同步形成、所述屏蔽介质层同步形成以及所述栅极导体同步形成。
9.根据权利要求1所述的制造方法，其中，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
10.根据权利要求1至9任一项所述的制造方法，其中，形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层的步骤包括：
在所述第一沟槽区的多个沟槽下部形成牺牲层；
形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；
去除至少部分所述牺牲层；以及
在所述沟槽下部的内表面上形成与所述屏蔽介质层接触的栅介质层。
11.根据权利要求10所述的制造方法，其中，在所述第一沟槽区的多个沟槽中下部形成所述牺牲层的步骤包括：
在多个所述沟槽的内表面覆盖堆叠的第一牺牲材料与第二牺牲材料；
至少在多个所述沟槽下部填充第三牺牲材料，所述第三牺牲材料与所述第二牺牲材料接触；以及
去除位于多个所述沟槽上部的所述第一牺牲材料与所述第二牺牲材料，
其中，在去除多个所述沟槽上部的所述第一牺牲材料与所述第二牺牲材料的步骤中，位于多个所述沟槽下部的所述第一牺牲材料与所述第二牺牲材料被所述第三牺牲材料保护。
12.根据权利要求10所述的制造方法，其中，去除至少部分所述牺牲层的步骤包括去除全部所述牺牲层。
13.根据权利要求11所述的制造方法，其中，去除至少部分所述牺牲层的步骤包括去除所述第三牺牲材料与所述第二牺牲材料，
其中，被保留的所述第一牺牲材料作为所述栅介质层。
14.根据权利要求1至9任一项所述的制造方法，其中，所述屏蔽介质层的厚度范围包括
15.根据权利要求1至9任一项所述的制造方法，其中，所述栅介质层的厚度范围包括
16.根据权利要求1至9任一项所述的制造方法，其中，位于所述第一沟槽区的所述屏蔽介质层的表面到所述半导体层表面的距离包括0.1～49μm。
17.根据权利要求7所述的制造方法，其中，所述第二沟槽区中的多个沟槽的深度范围包括0.1～50μm。
18.根据权利要求1至9任一项所述的制造方法，其中，在第一沟槽区形成多个沟槽的步骤包括：
在所述第一掺杂区中形成多个第一凹部；
在每个所述第一凹部中填充介质材料；以及
去除每个所述第一凹部中的部分所述介质材料并经每个所述第一凹部底端去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，
所述第一沟槽区的多个沟槽由相应所述第一凹部与所述第二凹部构成。
19.根据权利要求18所述的制造方法，其中，在所述第一凹部中剩余的所述介质材料形成所述屏蔽介质层，所述栅介质层形成在所述第二凹部的内表面。
20.根据权利要求18所述的制造方法，其中，所述第一凹部的深度范围包括0.1～50μm，所述第二凹部的深度范围包括0.1～5μm。
21.根据权利要求1至9任一项所述的制造方法，其中，在第一沟槽区形成多个沟槽的步骤包括：
在所述半导体层表面形成阻挡层，所述阻挡层具有暴露部分所述第一掺杂区的开口；
经所述开口在所述第一掺杂区中形成第一凹部；以及
经所述开口去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，
所述在第一沟槽区的多个沟槽由相应所述第二凹部与所述第一凹部构成。
22.根据权利要求21所述的制造方法，其中，形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层的步骤包括：
经所述开口形成沿所述第一凹部的内表面轮廓生长的第一介质层，一部分所述第一介质层延伸至所述第一掺杂区中，另一部分所述第一介质层被所述开口暴露；以及
去除被所述开口暴露的第一介质层，剩余的所述第一介质层作为所述屏蔽介质层，
其中，所述栅介质层形成在所述第二凹部的内表面。
23.根据权利要求22所述的制造方法，其中，经所述开口形成沿所述第一凹部的内表面轮廓生长的第一介质层的步骤包括采用热氧化生长工艺形成所述第一介质层，
其中，在热氧化生长工艺步骤中，暴露在所述第一凹部中的所述第一掺杂区被氧化以作为所述第一介质层的一部分。
24.根据权利要求22所述的制造方法，其中，被去除的所述第一介质层的厚度是去除前的所述第一介质层的厚度的0.54倍。
25.根据权利要求1-9任一项所述的制造方法，还包括：
在所述第一类子掺杂区中形成第一接触区；
在所述第二类子掺杂区中形成第二接触区；以及
在所述半导体层中形成第三接触区。
26.根据权利要求1-9任一项所述的制造方法，所述沟道区邻近所述控制栅。
27.根据权利要求25所述的制造方法，还包括：
在所述半导体层表面形成覆盖介质层；以及
形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
28.根据权利要求1-9任一项所述的制造方法，其中，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
CN202011165966.2A 2020-10-27 2020-10-27 双向功率器件的制造方法 Active CN112309975B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011165966.2A CN112309975B (zh) 2020-10-27 2020-10-27 双向功率器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011165966.2A CN112309975B (zh) 2020-10-27 2020-10-27 双向功率器件的制造方法

Publications (2)

Publication Number Publication Date
CN112309975A CN112309975A (zh) 2021-02-02
CN112309975B true CN112309975B (zh) 2024-02-02

Family

ID=74331377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011165966.2A Active CN112309975B (zh) 2020-10-27 2020-10-27 双向功率器件的制造方法

Country Status (1)

Country Link
CN (1) CN112309975B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171588B (zh) * 2021-11-29 2023-05-26 电子科技大学 双向导通槽栅功率mos器件结构及制造方法
CN118629872A (zh) * 2024-08-09 2024-09-10 北京中科新微特科技开发股份有限公司 半导体器件及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1360735A (zh) * 1999-05-25 2002-07-24 理查德·K·威廉斯 具有多厚度栅极氧化层的槽型半导体器件及其制造方法
CN102005377A (zh) * 2009-08-31 2011-04-06 万国半导体股份有限公司 具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备
CN102403346A (zh) * 2010-09-08 2012-04-04 株式会社电装 半导体器件及其制造方法
CN104008976A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽功率器件的制造方法
CN104103523A (zh) * 2014-07-25 2014-10-15 苏州东微半导体有限公司 一种带u形沟槽的功率器件的制造方法
US9799743B1 (en) * 2016-06-22 2017-10-24 Sinopower Semiconductor, Inc. Trenched power semiconductor element
CN110137242A (zh) * 2019-04-03 2019-08-16 杭州士兰微电子股份有限公司 双向功率器件及其制造方法
CN110838448A (zh) * 2019-11-13 2020-02-25 中芯集成电路制造(绍兴)有限公司 屏蔽栅沟槽型晶体管及其制造方法
CN111785778A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型功率mosfet器件及工艺方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278702B2 (en) * 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1360735A (zh) * 1999-05-25 2002-07-24 理查德·K·威廉斯 具有多厚度栅极氧化层的槽型半导体器件及其制造方法
CN102005377A (zh) * 2009-08-31 2011-04-06 万国半导体股份有限公司 具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备
CN102403346A (zh) * 2010-09-08 2012-04-04 株式会社电装 半导体器件及其制造方法
CN104008976A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽功率器件的制造方法
CN104103523A (zh) * 2014-07-25 2014-10-15 苏州东微半导体有限公司 一种带u形沟槽的功率器件的制造方法
US9799743B1 (en) * 2016-06-22 2017-10-24 Sinopower Semiconductor, Inc. Trenched power semiconductor element
CN110137242A (zh) * 2019-04-03 2019-08-16 杭州士兰微电子股份有限公司 双向功率器件及其制造方法
CN110838448A (zh) * 2019-11-13 2020-02-25 中芯集成电路制造(绍兴)有限公司 屏蔽栅沟槽型晶体管及其制造方法
CN111785778A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型功率mosfet器件及工艺方法

Also Published As

Publication number Publication date
CN112309975A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
CN112309976B (zh) 双向功率器件的制造方法
US9627526B2 (en) Assymetric poly gate for optimum termination design in trench power MOSFETs
US20060231904A1 (en) Monolithically-integrated buck converter
US7187041B2 (en) Vertical gate semiconductor device and method for fabricating the same
US20140342520A1 (en) Vertical Power MOSFET and Methods for Forming the Same
US9972679B2 (en) Semiconductor device
CN107910266B (zh) 功率半导体器件及其制造方法
CN112309975B (zh) 双向功率器件的制造方法
US9178041B2 (en) Power MOSFET and methods for forming the same
CN107910269B (zh) 功率半导体器件及其制造方法
CN112309974A (zh) 双向功率器件及其制造方法
CN107910268B (zh) 功率半导体器件及其制造方法
CN113192884B (zh) 双向功率器件及其制造方法
CN113192886B (zh) 双向功率器件及其制造方法
US20230100307A1 (en) Method for manufacturing trench-gate mosfet
CN108695390B (zh) 半导体器件及其制造方法
CN107910271B (zh) 功率半导体器件及其制造方法
CN113725300B (zh) 多源mos管共用栅极的芯片结构及其制造方法
CN107910270B (zh) 功率半导体器件及其制造方法
CN213660409U (zh) 双向功率器件
CN112309973B (zh) 双向功率器件及其制造方法
CN214123884U (zh) 双向功率器件
CN214123883U (zh) 双向功率器件
CN214123858U (zh) 双向功率器件
CN213660381U (zh) 双向功率器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant