CN112309973B - 双向功率器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种双向功率器件及其制造方法，该双向功率器件包括：半导体层；第一掺杂区，位于半导体层中；第一沟槽区的多个沟槽，位于第一掺杂区中，将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；位于多个沟槽中的栅介质层、控制栅、屏蔽介质层、屏蔽栅；以及位于第一沟槽区的多个沟槽的上部并覆盖屏蔽栅和屏蔽介质层的耐压层，其中，屏蔽介质层将控制栅和屏蔽栅分隔，耐压层承受的最大电场强度大于半导体层承受的最大电场强度，随着耐压层厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高了双向功率器件的耐压特性。

Description

双向功率器件及其制造方法
技术领域
本申请涉及半导体制造技术领域，更具体地，涉及一种双向功率器件及其制造方法。
背景技术
双向功率器件在具有二次充电功能的充电装置中被广泛应用。以锂电池充放电装置为例，当锂电池充放电装置持续给终端设备供电到一定程度时，需要防止锂电池过放电以免终端设备停止运转，并需要及时给锂电池充电。给锂电池充电的过程中，锂电池还需要给终端设备供电，同时还要防止对锂电池过充电。因此，为了管理控制锂电池的充放电状态，通常采用具有双向开关控制电流导通的充放电保护电路。
如图1所示，在最初的充放电保护电路中采用两个漏极连接的单体平面栅NMOS管M1和M2作为双向开关。进行充电的时候，对M1的栅极G1施加高电压，使得M1导通，并对M2的栅极G2施加低电压，使得M2截止，此时，电流先通过M2的寄生二极管D2从M2的源极S2流到M2的漏极，再从M1的漏极流向M1的源极S1。进行放电的时候，对M1栅极G1施加低电压，使得M1截止，并对M2的栅极G2施加高电压，使得M2导通。此时，电流先通过M1的寄生二极管D1从M1的源极S1流到M1的漏极，再从M2的漏极流向M2的源极S2。但是采用平面栅结构的MOS工艺需要足够的面积才能满足更高的耐压需求，同时器件的导通效率很低，功耗很大。
因此，希望进一步优化双向功率器件的结构，使得双向功率器件的面积更小，性能更高。
发明内容
鉴于上述问题，本发明的目的在于提供一种双向功率器件及其制造方法，利用沟槽将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，构成双向功率器件的源区和漏区，降低了器件的面积。
根据本发明实施例的一方面，提供了一种双向功率器件，包括：半导体层；第一掺杂区，位于所述半导体层中；第一沟槽区的多个沟槽，位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；栅介质层，覆盖所述第一沟槽区的多个沟槽的下部侧壁；控制栅，位于所述第一沟槽区的多个沟槽的下部并与所述栅介质层接触；屏蔽介质层，覆盖所述第一沟槽区的多个沟槽的中部侧壁并位于所述控制栅的表面；屏蔽栅，位于所述第一沟槽区的多个沟槽的中部并与所述屏蔽介质层接触；以及耐压层，位于所述第一沟槽区的多个沟槽的上部并覆盖所述屏蔽栅和所述屏蔽介质层，其中，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔。
可选地，所述耐压层承受的最大电场强度大于所述半导体层承受的最大电场强度。
可选地，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
可选地，还包括第二沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔；所述栅介质层还位于所述第二沟槽区的沟槽的侧壁上，所述控制栅还位于所述第二沟槽区的沟槽中并与所述栅介质层接触；所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第二沟槽区的沟槽中的控制栅相连。
可选地，还包括第三沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔，所述栅介质层还覆盖所述第三沟槽区的沟槽的下部侧壁，所述控制栅还位于所述第三沟槽区的沟槽的下部并与所述栅介质层接触，所述屏蔽介质层还覆盖所述第三沟槽区的沟槽的上部侧壁并位于所述控制栅的表面，所述屏蔽栅还位于所述第三沟槽区的沟槽中并与所述屏蔽介质层接触，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔；所述第一沟槽区的沟槽与所述第三沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第三沟槽区的沟槽中的控制栅相连，位于所述第一沟槽区的沟槽中的屏蔽栅与位于所述第三沟槽区的沟槽中的屏蔽栅相连。
可选地，还包括沟道区，位于所述半导体层中，并邻近所述控制栅。
可选地，还包括：第一接触区，位于所述第一类子掺杂区中；第二接触区，位于所述第二类子掺杂区中；以及第三接触区，位于所述半导体层中。
可选地，还包括：覆盖介质层，位于所述半导体层表面；以及穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极、第一栅电极以及第二栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述第一栅电极与所述控制栅连接，所述第二栅电极与所述屏蔽栅连接。
可选地，所述第一栅电极与所述第二栅电极连接以接收相同的控制电压。
可选地，所述第一栅电极与所述第二栅电极电隔离以接收不同的控制电压。
可选地，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
可选地，位于所述控制栅表面的所述屏蔽介质层的厚度大于覆盖所述第一沟槽区的多个沟槽的上部侧壁的所述屏蔽介质层的厚度。
可选地，所述栅介质层的厚度范围包括
可选地，位于所述控制栅表面的所述屏蔽介质层的厚度范围包括
可选地，覆盖所述第一沟槽区的多个沟槽的上部侧壁所述屏蔽介质层的厚度范围包括
可选地，所述第一沟槽区、所述第二沟槽区与所述第三沟槽区中的多个沟槽的深度范围包括0.1～50μm。
可选地，位于所述第一沟槽区的所述控制栅的表面到所述半导体层表面的距离包括0.1～49μm。
可选地，耐压层的厚度范围包括
可选地，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
根据本发明实施例的另一方面，提供了一种双向功率器件的制造方法，包括：在半导体层中形成第一掺杂区；在第一沟槽区中形成多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；在所述第一沟槽区的多个沟槽的下部形成与所述栅介质层接触的控制栅；形成覆盖所述第一沟槽区的多个沟槽的中部侧壁与所述控制栅表面的屏蔽介质层；在所述第一沟槽区的多个沟槽的中部形成与所述屏蔽介质层接触的屏蔽栅；以及形成位于所述第一沟槽区的多个沟槽的上部并覆盖所述屏蔽栅和所述屏蔽介质层的耐压层，其中，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔。
可选地，所述耐压层承受的最大电场强度大于所述半导体层承受的最大电场强度。
可选地，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
可选地，还包括在第二沟槽区形成沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔；所述栅介质层还形成在所述第二沟槽区的沟槽的侧壁上，所述控制栅还形成在所述第二沟槽区的沟槽中并与所述栅介质层接触；所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第二沟槽区的沟槽中的控制栅相连。
可选地，还包括在第三沟槽区形成沟槽，所述第三沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔；所述栅介质层还形成在所述第三沟槽区的沟槽的下部侧壁，所述控制栅还形成在所述第三沟槽区的沟槽的下部并与所述栅介质层接触，所述屏蔽介质层还形成在所述第三沟槽区的沟槽的上部侧壁并位于所述控制栅的表面，所述屏蔽栅还形成在所述第三沟槽区的沟槽上部并与所述屏蔽介质层接触，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔；所述第一沟槽区的沟槽与所述第三沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第三沟槽区的沟槽中的控制栅相连，位于所述第一沟槽区的沟槽中的屏蔽栅与位于所述第三沟槽区的沟槽中的屏蔽栅相连。
可选地，还包括在所述半导体层中形成邻近所述控制栅的沟道区。
可选地，还包括：在所述第一类子掺杂区中形成第一接触区；在所述第二类子掺杂区中形成第二接触区；以及在所述半导体层中形成第三接触区。
可选地，还包括：在所述半导体层表面形成覆盖介质层；以及形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极、第一栅电极以及第二栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二类接触区连接，所述第一栅电极与所述控制栅连接，所述第二栅电极与所述屏蔽栅连接。
可选地，所述第一栅电极与所述第二栅电极连接以接收相同的控制电压。
可选地，所述第一栅电极与所述第二栅电极电隔离以接收不同的控制电压。
可选地，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
可选地，位于所述控制栅表面的所述屏蔽介质层的厚度大于覆盖所述第一沟槽区的多个沟槽的上部侧壁的所述屏蔽介质层的厚度。
可选地，所述栅介质层的厚度范围包括
可选地，位于所述控制栅表面的所述屏蔽介质层的厚度范围包括
可选地，覆盖所述第一沟槽区的多个沟槽的上部侧壁所述屏蔽介质层的厚度范围包括
可选地，所述第一沟槽区、所述第二沟槽区与所述第三沟槽区中的多个沟槽的深度范围包括0.1～50μm。
可选地，位于所述第一沟槽区的所述控制栅的表面到所述半导体层表面的距离包括0.1～49μm。
可选地，耐压层的厚度范围包括
可选地，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
根据本发明实施例提供的双向功率器件及其制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。还通过在沟槽中形成耐压层，并使得耐压层承受的最大电场强度大于外延层承受的最大电场强度，随着耐压层厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高了双向功率器件的耐压特性。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过在多个沟槽中形成控制栅与屏蔽栅，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源区和/或漏区与沟道区提供低阻抗的导通路径。
进一步的，器件结构中控制栅和屏蔽栅彼此分隔，将位于第一沟槽区、第二沟槽区与第三沟槽区中的控制栅连接并通过电极引出，将位于第一沟槽区、第三沟槽区的屏蔽栅连接并通过电极引出，不仅可以通过引出电极实现屏蔽栅和控制栅的连接(形成类似单多晶的结构)，还可以通过分隔屏蔽栅与控制栅的引出电极将屏蔽栅和控制栅电隔离(也即上段多晶单独连接)，控制上半段的电场，实现屏蔽栅的单独控制，可以根据需要灵活的调整屏蔽效果。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
进一步地，在控制栅和屏蔽栅位于同一个沟槽的情况下，例如第一沟槽区和第三沟槽区中，由于整个沟槽的垂直深度是一次性实现的，因此，控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的内边界的垂直距离相同、控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的外边界的垂直距离相同，即控制栅位于屏蔽栅的正下方。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
图1示出了现有技术的双向功率器件的电路示意图。
图2示出了本发明实施例的双向功率器件的电路示意图。
图3a至图3n示出了本发明实施例制造双向功率器件的方法在一些阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出了本发明实施例的双向功率器件的电路示意图。
本发明实施例的双向功率器件由一个晶体管形成，具有双向导通功能。如图2所示，该双向功率器件包括：衬底Sub、位于衬底Sub上的两个输出极S1和S2以及两个寄生的体二极管D1和D2。在输出极S2和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S1流向输出极S2；在输出极S1和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S2流向输出极S1；在衬底Sub接零电压的情况下，对栅极G施加低电压，电压低于阈值电压，双向功率器件截止。在本发明实施例中，双向功率器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。然而，本发明并不限于此。
图3a至图3n示出了本发明实施例制造双向功率器件的方法在一些阶段的结构图。需要指出的是，本实施例公开的结构示意图每个步骤的结构不一定是在一个剖面，可以根据产品版图的需求，通过特定的设计放在产品的不同区域和方向，其中，说明图中只包含了5个沟槽、一个源区和一个漏区，而实际产品当中，沟槽、源区和漏区的数量可以变化，当第一类子掺杂与第二类子掺杂区中的一个作为源区时，另一个作为漏区，也即通过不同的工作运用场合，该结构的源区与漏区可以实现互换。在本实施例具体实施方式中，为了便于理解实施例过程中器件结构在各步骤中的形成过程，本公开实施例将器件的主要结构展示在一个断面，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本实施例的精神和范围内，都可以做出可能的变动和修改，因此本实施例的保护范围应当以本发明权利要求所界定的范围为准。
在本实施例中，制造工艺开始于具有特定掺杂类型的半导体层，如图3a所示，半导体层包括衬底101以及位于衬底101上的外延层110，其中，衬底101包括硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基等半导体器件。
具有特定掺杂类型的半导体层指的是根据产品特性掺杂一定杂质量的N型或P型衬底101和一定电阻率和厚度的N型或P型外延层110。例如在双向功率器件为NMOS管的情况下，衬底101与外延层110的掺杂类型为P型；双向功率器件为PMOS的情况下，衬底101与外延层110的掺杂类型为N型。
进一步的，在外延层110中形成第一掺杂区120，如图3a所示。
在该步骤中，例如采用注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种方式形成第一掺杂区120，其中，注入能量为20～800KeV，注入剂量1E11～1E16cm2，退火温度为600～1200度。
在本实施例中，双向功率器件具有第一沟槽区103、第二沟槽区104以及第三沟槽区105，第一掺杂区120位于第一沟槽区103，且掺杂类型与外延层110相反，例如在双向功率器件为PMOS管的情况下，第一掺杂区120的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，第一掺杂区120的掺杂类型为N型，掺杂杂质通常采用As+或P+。第一沟槽区103、第二沟槽区104和第三沟槽区105分隔，第二沟槽区104和第三沟槽区105位于外延层110中。
进一步的，形成多个沟槽111a至111e，如图3b所示。
在该步骤中，例如先采用热氧或沉积等方式在外延层110表面形成阻挡层10，通过光刻、刻蚀工艺，选择性去除阻挡层10形成开口11，再经开口11对半导体层进行刻蚀形成沟槽，阻挡层10保留的区域不形成沟槽。
图3b为截面图，示出的多个沟槽共有5个，包括沟槽111a、沟槽111b、沟槽111c、沟槽111d以及沟槽111e。其中，沟槽111a、111d、111c均位于第一沟槽区103，沟槽111b位于第二沟槽区104，沟槽111e位于第三沟槽区105，沟槽111a至111e的底部均位于外延层110中。具体的，沟槽111a位于第一掺杂区120中，沟槽111d和沟槽111c位于第一掺杂区120的边界，这三个沟槽将第一掺杂区120分隔为第一类子掺杂区121与第二类子掺杂区122。沟槽111c与沟槽111d分别位于第一掺杂区120的两侧，并与之接触，例如沟槽111c与第二类子掺杂区122接触，沟槽111d与第一类子掺杂区121接触。沟槽111b与沟槽111e位于外延层110中，均与第一掺杂区120分隔，其中，沟槽111e位于沟槽111c与沟槽111b之间。在与衬底101的厚度方向垂直的平面上，位于第一沟槽区103的沟槽111d、沟槽111a、沟槽111c、位于第三沟槽区105的沟槽111e以及位于第二沟槽区104的沟槽111b连通，例如依次呈“S”型连通，然而本发明实施并不限于此，本领域技术人员可以根据需要将至少两个沟槽分隔。
在本实施例中，多个沟槽111a至111e的宽度根据产品结构和工艺能力来确定，多个沟槽111a至111e的深度h1根据产品的耐压等参数来确定。具体的，多个沟槽111a至111e的宽度范围包括0.05～5μm，深度h1范围包括0.1～50μm。然而本发明实施例并不限于此，本领域技术人员可以根据需要结合产品的外延、耐压、掺杂、栅氧厚度等条件对多个沟槽111a至111e的深度h1以及宽度进行匹配。本领域技术人员还可以根据需要对位于第一沟槽区103的沟槽的数量进行其他设置，使得多个沟槽将第一掺杂区120分隔为交替的多个第一类子掺杂区121与第二类子掺杂区122。
进一步的，经多个沟槽111a至111e的底部在外延层110中形成沟道区130，如图3c所示。
在该步骤中，例如先通过阻挡层10的开口11对多个沟槽111a至111e的底部进行掺杂注入以便于在外延层110中形成沟道区130，然后去除阻挡层10。例如采用零角度注入工艺在多个沟槽111a至111e的底部形成沟道区130，用于调整器件的阈值电压，其中，注入能量为20～800KeV，注入剂量1E11～1E16 cm2，退火温度为600～1200度。
在本实施例中，沟道区130分别与第一类子掺杂区121和第二类子掺杂区122接触，沟道区130与第一类子掺杂区121、第二类子掺杂区122的掺杂类型相同。例如在双向功率器件为PMOS管的情况下，沟道区130的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，沟道区130的掺杂类型为N型，掺杂杂质通常采用As+或P+。
进一步的，在多个沟槽111a至111e的内表面、外延层110的表面、第一类子掺杂区121的表面以及第二类子掺杂区122的表面形成第一介质层141a，如图3d所示。
在该步骤中，例如采用氧化生长工艺、化学气相沉积工艺、LPCVD、SACVD、HTO、SRO工艺中的一种或多种方式的组合形成第一介质层141a。在一些优选的实施例中，采用氧化生长工艺形成第一介质层141a，在后续的步骤中，第一介质层141a将会形成栅介质层141。其中，第一介质层141a的厚度T1应当结合产品需要的阈值电压、器件结构中沟槽的深度、第一掺杂区120的掺杂浓度以及结深进行考虑，T1的范围包括
进一步的，在位于外延层110表面的第一介质层141a上以及多个沟槽111a至111e中形成第一导电层142a，如图3e所示。
在该步骤中，例如采用沉淀工艺形成第一导电层142a，使得第一导电层142a充满多个沟槽111a至111e，第一导电层142a与第一介质层141a彼此接触。其中，第一导电层142a的材料包括原位掺杂的多晶硅。在一些其他实施例中，可以先沉积不掺杂杂质的多晶硅，之后注入掺杂杂质。在后续的步骤中，第一导电层142a将会形成控制栅142。
在本实施例中，在双向功率器件为PMOS管的情况下，第一导电层142a的掺杂类型为P型；在双向功率器件为NMOS的情况下，第一导电层142a的掺杂类型为N型。
进一步的，去除第一介质层141a表面的第一导电层142a，并选择性地去除第一沟槽区103的沟槽与第三沟槽区105的沟槽内的第一导电层142a，如图3f所示。
在该步骤中，例如先采用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合，去除多个沟槽111a至111e外部的第一导电层142a，使得位于外延层110表面的第一介质层141a裸露，多个沟槽111a至111e中的第一导电层142a和外延层110表面的第一介质层141a齐平。之后通过光刻、刻蚀工艺，选择性去除第一沟槽区103的沟槽111a、沟槽111c、111d以及第三沟槽区105的沟槽111e内的第一导电层142a，使沟槽111a、沟槽111c、沟槽111d以及沟槽111e内的第一导电层142a距离外延层110表面的深度为h2。沟槽111a至111e中的剩余的第一导电层142a作为控制栅142。控制栅142位于第一沟槽区103和第三沟槽区105的沟槽111a、111c、111d、111e下部与第二沟槽区104的整个沟槽111b中，其中，位于第一沟槽区103、第二沟槽区104以及第三沟槽区105的沟槽中的控制栅142相连。
在本实施例中，沟槽111a、沟槽111c、沟槽111d以及沟槽111e内的控制栅142距离外延层110表面的深度h2需要结合产品的外延、耐压、掺杂、栅氧厚度等进行匹配，深度h2的范围包括0.1～49μm。在本实施例中，形成控制栅142后保留了第一介质层141a，可以使整个工艺简单。
在一些其他的实施例中，形成控制栅142后，可以进一步采用湿法等工艺去除沟槽111a、沟槽111c、沟槽111d以及沟槽111e侧壁及外延层110表面的第一介质层141a。
进一步的，在沟槽111a、沟槽111c、沟槽111d以及沟槽111e的上部侧壁、控制栅142表面以及位于外延层110表面的第一介质层141a上形成第二介质层143a，如图3g所示。
在该步骤中，例如采用的是氧化生长工艺、化学气相沉积工艺：LPCVD、SACVD、HTO、SRO工艺中的一种或多种方式的组合形成第二介质层143a。在一些优选的实施例中，采用氧化生长工艺形成第二介质层143a。其中，在控制栅142表面生长的第二介质层143a的厚度为T2，在沟槽111a、沟槽111c、沟槽111d以及沟槽111e的上部侧壁上生长的第二介质层143a的厚度为T3。相同氧化生长条件下，通常T2>T3。其中，T2的范围包括T3的范围应当结合产品需要的电压、器件结构中沟槽的深度、第一掺杂区的掺杂浓度以及结深进行考虑，T3的范围包括/>并且T3>T1。
在本实施例中，采用氧化生长工艺形成第二介质层143a，在此过程中，部分暴露控制栅142被氧化构成第二介质层143a的一部分，在后续步骤中，位于控制栅142表面与位于沟槽111a、沟槽111c、沟槽111d以及沟槽111e的上部侧壁的第二介质层143a形成屏蔽介质层143。
进一步的，形成覆盖第二介质层143a并填充在沟槽111a、沟槽111c、沟槽111d以及沟槽111e中的第二导电层144a，如图3h所示。
在该步骤中，例如采用沉淀工艺形成第二导电层144a。其中，第二导电层144a的材料包括原位掺杂的多晶硅，在一些其他实施例中，可以先沉积不掺杂杂质的多晶硅，之后注入掺杂杂质。在后续的步骤中，第二导电层144a将会形成屏蔽栅144。
在本实施例中，在双向功率器件为PMOS管的情况下第二导电层144a的掺杂类型为P型；在双向功率器件为NMOS的情况下，第二导电层144a的掺杂类型为N型。
进一步的，去除位于外延层110表面上的第二导电层144a、第二介质层143a以及第一介质层141a，如图3i所示。
在该步骤中，例如采用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合，去除多个沟槽111a至111e外部的第二导电层144a、第二介质层143a以及第一介质层141a使得外延层110、第一类子掺杂区121以及第二类子掺杂区122的表面裸露。
在一些具体的实施例中，去除外延层110上方的第二导电层144a通常采用CMP加干法刻蚀工艺，也可以只采用干法刻蚀工艺。去除外延层110上方的第二介质层143a通常采用CMP加湿法工艺，其中，在沟槽111b的顶部还会剩余部分第二介质层143a。
在本实施例中，沟槽111a至111e中的剩余的第一介质层141a作为栅介质层141。栅介质层141位于第一沟槽区103和第三沟槽区105的沟槽111a、111c、111d、111e下部的内表面与第二沟槽区104的沟槽111b的整体内表面。
进一步的，去除位于第一沟槽区103的沟槽111a、111c、111d开口处的第二导电层144a，以暴露靠近开口处的第二介质层143a，沟槽111a、111c、111d、111e中剩余的第二导电层144a作为屏蔽栅144，如图3i所示。
在该步骤中，通过光刻、刻蚀手段，去除位于沟槽111a、111c、111d中的部分第二导电层144a，使剩余在沟槽111a、111c、111d中的第二导电层144a低于外延层110表面的深度为h3。在一些具体的实施例中，通常采用干法刻蚀工艺使得h3的范围为剩余填充在沟槽111a、111c、111d中部以及剩余填充在沟槽111e中部和上部的第二导电层144a作为屏蔽栅144。
进一步的，去除位于第一沟槽区103的沟槽111a、111c、111d中被暴露的第二介质层143a，并在沟槽111a、111c、111d的上部形成耐压层170，如图3k所示。
在该步骤中，例如采用氧化生长工艺、化学气相沉积工艺：LPCVD、SACVD、HTO、SRO工艺中的一种或多种方式的组合形成耐压层170。其中，耐压层170的材料包括不掺杂杂质的二氧化硅、掺硼的二氧化硅、掺磷的二氧化硅、同时掺硼和磷的二氧化硅、不掺杂多晶硅、氮化硅、氮氧化硅材料中的一种或者多种材料组合。在一些优选的实施例中，采用HDP工艺填充满沟槽111a、111c、111d顶部，再进行CMP工艺使外延层110表面裸露。
在本实施例中，耐压层170覆盖屏蔽栅144和屏蔽介质层143。由于耐压层170的材料具有较高的介电常数，可以承受比外延层110更高的电场强度，随着耐压层170厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高双向功率器件的耐压特性。
在控制栅142和屏蔽栅144位于同一个沟槽的情况下，例如第一沟槽区103和第三沟槽区105中，由于整个沟槽的垂直深度是一次性实现的，因此，控制栅142位于屏蔽栅144的正下方，控制栅142沿衬底101厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层143的内边界的垂直距离相同，即d1＝d2、控制栅142沿衬底101厚度方向延伸的中心线到到位于沟槽两侧壁的屏蔽介质层143的外边界的垂直距离相同，即d3＝d4。
进一步的，在第一类子掺杂区121中形成第一接触区151，在第二类子掺杂区122中形成第二接触区152，在外延层110中形成第三接触区153，如图3l所示。
在该步骤中，例如通过光刻掩模采用注入、扩散方式对第一类子掺杂区121、第二类子掺杂区122以及外延层110进行掺杂。其中，掺杂工艺的注入能量为20～180Kev，注入剂量1E11～1E16cm2。
在本实施例中，第一接触区151、第二接触区152的掺杂类型与第一类子掺杂区121相同，第三接触区153的掺杂类型与外延层110的掺杂类型相同。例如双向功率器件为是PMOS的情况下，第一接触区151、第二接触区152的掺杂类型为P型，第三接触区153的掺杂类型为N型；双向功率器件为是NMOS的情况下，第一接触区151、第二接触区152的掺杂类型为N型，第三接触区153的掺杂类型为P型。其中，P型接触区掺杂常采用B+/BF2+，N型接触区掺杂常采用As+、P+。
进一步的，在外延层110上形成覆盖介质层102，并形成自覆盖介质层102表面向衬底方向101延伸的多个接触孔102a，如图3m所示。
在该步骤中，例如先采用化学气相沉积工艺形成覆盖介质层102，化学气相沉积工艺包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。其中，覆盖介质层102的材料包括不掺杂杂质的二氧化硅、掺硼的二氧化硅、掺磷的二氧化硅、同时掺硼和磷的二氧化硅、不掺杂杂质的多晶硅、氮化硅、氮氧化硅材料中的一种或者多种材料组合。之后例如采用光刻、刻蚀工艺形成多个接触孔102a，多个接触孔102a分别在第一接触区151、第二接触区152、第三接触区153、控制栅142以及屏蔽栅144中的延伸深度为h4，其范围包括
进一步的，在多个接触孔中分别形成衬底电极163、第一接触电极161、第二接触电极162、第一栅电极164以及第二栅电极165，如图3n所示。
在该步骤中，例如在覆盖介质层102上沉积金属导电层，金属导电层自覆盖介质层102表面延伸至接触孔中。最后采用光刻、刻蚀工艺形成第一接触电极161、第二接触电极162、衬底电极163、第一栅电极164以及第二栅电极165。其中，第一接触电极161与第二接触电极162互为源电极、漏电极，且可以互换。
第一接触电极161与第一接触区151连接，第二接触电极162与第二接触区152连接，衬底电极163与第三接触区153连接，第一栅电极164与控制栅142连接，第二栅电极165与屏蔽栅144连接。其中，金属导电层的材质可以为含Ti、TiN、TiSi、W、Al、AlSi、AlCu、AlSiCu、Cu、Ni等金属中的一种或多种组合。其中金属刻蚀采用湿法腐蚀、等离子刻蚀其中的一种或多种组合，形成衬底电极163、第一接触电极161、第二接触电极162、第一栅电极164以及第二栅电极165并通过这5个电极施加电压或电流，实现器件的性能。
在本实施例中，第一栅电极164的位置与沟槽111b对应，第二栅电极165的位置与沟槽111e对应。然而本发明实施例并不限于此，由于多个沟槽111a至111e连通，从而使得多个沟槽111a至111e中的控制栅142相互连接、多个沟槽中的屏蔽栅144相互连接，因此第二栅电极165的位置还可以与沟槽111a和/或111c和/或沟槽111d对应。其中，将位于第一沟槽区103、第二沟槽区104与第三沟槽区105中的控制栅142通过第一栅电极164引出，将位于第一沟槽区103与第三沟槽区105中的屏蔽栅144通过第二栅电极165引出。
在一些具体的实施例中，第一栅电极164与第二栅电极165连接以将控制栅142和屏蔽栅144连接，这样就形成类似单多晶结构，屏蔽栅144与第一类子掺杂区121和第二类子掺杂区122有交叠，存在寄生电容。当控制栅142和屏蔽栅144的电压升高时，对该寄生电容充电，双向功率器件导通；当控制栅142和屏蔽栅144的电压降低时，该寄生电容放电，双向功率器件截止。双向功率器件进行高速开关的时候，该寄生电容的充放电时间会降低开关频率，同时寄生电容充放电产生额外的功耗。
在另一些具体的实施例中，还可以让第一栅电极164与第二栅电极165分隔以接收不同的控制电压，也即上段多晶单独连接，控制上半段的电场。例如第二栅电极165和衬底电极163连接以将屏蔽栅144与衬底101连接，屏蔽栅144的电压在器件开关过程中是固定的，可避免屏蔽栅144电压变化而带来寄生电容的充放电，可以提高双向功率器件的开关频率，减少功耗。在某些要求双向功率器件不仅要有尽可能低的电阻，还要有小的寄生电容的应用场合，可以做高速开关使用。
进一步的，本发明实施例公开一种双向功率器件及其制造方法，还可以通过增加金属层次，优化布线方式和方法，使器件运用过程中电阻降到最低，最大程度上降低信号干扰。
进一步的，本发明实施例公开一种双向功率器件及其制造方法，可以结合产品实际运用，增加钝化层、聚酰亚胺等结构，从而保护器件，增强可靠性。
进一步的，本发明实施例公开一种双向功率器件及其制造方法，可以通过减薄、背面蒸发等后道工艺形成产品所需要的结构，实现功能。
进一步的，本发明实施例实现的具有双向导通功能的双向功率器件，可以将第一栅电极164、第二栅电极165、衬底电极163、第一接触电极161和第二接触电极162从半导体结构的表面引出，可以满足芯片级封装(CSP)的封装要求。
进一步的，本发明实施例公开一种双向功率器件及其制造方法，可以运用于功率MOSFET、CMOS、BCD、大功率晶体管、IGBT和肖特基等产品中。
根据本发明实施例提供的双向功率器件及其制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。还通过在沟槽中形成耐压层，并使得耐压层承受的最大电场强度大于外延层承受的最大电场强度，随着耐压层厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高双向功率器件的耐压特性。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过在多个沟槽中形成控制栅与屏蔽栅，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源区和/或漏区与沟道区提供低阻抗的导通路径。
进一步的，器件结构中控制栅和屏蔽栅彼此分隔，将位于第一沟槽区、第二沟槽区与第三沟槽区中的控制栅连接并通过电极引出，将位于第一沟槽区、第三沟槽区的屏蔽栅连接并通过电极引出，不仅可以通过引出电极实现屏蔽栅和控制栅的连接(形成类似单多晶的结构)，还可以通过分隔屏蔽栅与控制栅的引出电极将屏蔽栅和控制栅电隔离(也即上段多晶单独连接)，控制上半段的电场，实现屏蔽栅的单独控制，可以根据需要灵活的调整屏蔽效果。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
进一步地，在控制栅和屏蔽栅位于同一个沟槽的情况下，例如第一沟槽区和第三沟槽区中，由于整个沟槽的垂直深度是一次性实现的，因此，控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的内边界的垂直距离相同、控制栅沿衬底厚度方向延伸的中心线到位于沟槽两侧壁的屏蔽介质层的外边界的垂直距离相同，即控制栅位于屏蔽栅的正下方。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (38)

1.一种双向功率器件的制造方法，包括：
在半导体层中形成第一掺杂区；
在第一沟槽区中形成多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，所述第一沟槽区的多个沟槽的深度为0.1μm~50μm；
经所述第一沟槽区的多个沟槽的底部在半导体层中形成沟道区，所述沟道区与所述第一类子掺杂区和所述第二类子掺杂区接触；
形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；
在所述第一沟槽区的多个沟槽的下部形成与所述栅介质层接触的控制栅；
形成覆盖所述第一沟槽区的多个沟槽的中部侧壁与所述控制栅表面的屏蔽介质层；
在所述第一沟槽区的多个沟槽的中部形成与所述屏蔽介质层接触的屏蔽栅；以及
形成位于所述第一沟槽区的多个沟槽的上部并覆盖所述屏蔽栅和所述屏蔽介质层的耐压层，
其中，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔。
2.根据权利要求1所述的制造方法，其中，所述耐压层承受的最大电场强度大于所述半导体层承受的最大电场强度。
3.根据权利要求1所述的制造方法，其中，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
4.根据权利要求1所述的制造方法，其中，还包括在第二沟槽区形成沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔；
所述栅介质层还形成在所述第二沟槽区的沟槽的侧壁上，所述控制栅还形成在所述第二沟槽区的沟槽中并与所述栅介质层接触；
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第二沟槽区的沟槽中的控制栅相连。
5.根据权利要求4所述的制造方法，其中，还包括在第三沟槽区形成沟槽，所述第三沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔；
所述栅介质层还形成在所述第三沟槽区的沟槽的下部侧壁，所述控制栅还形成在所述第三沟槽区的沟槽的下部并与所述栅介质层接触，所述屏蔽介质层还形成在所述第三沟槽区的沟槽的上部侧壁并位于所述控制栅的表面，所述屏蔽栅还形成在所述第三沟槽区的沟槽上部并与所述屏蔽介质层接触，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔；
所述第一沟槽区的沟槽与所述第三沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第三沟槽区的沟槽中的控制栅相连，位于所述第一沟槽区的沟槽中的屏蔽栅与位于所述第三沟槽区的沟槽中的屏蔽栅相连。
6.根据权利要求1-5任一项所述的制造方法，其中，所述沟道区邻近所述控制栅。
7.根据权利要求1-5任一项所述的制造方法，其中，还包括：
在所述第一类子掺杂区中形成第一接触区；
在所述第二类子掺杂区中形成第二接触区；以及
在所述半导体层中形成第三接触区。
8.根据权利要求7所述的制造方法，其中，还包括：
在所述半导体层表面形成覆盖介质层；以及
形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极、第一栅电极以及第二栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述第一栅电极与所述控制栅连接，所述第二栅电极与所述屏蔽栅连接。
9.根据权利要求8所述的制造方法，其中，所述第一栅电极与所述第二栅电极连接以接收相同的控制电压。
10.根据权利要求8所述的制造方法，其中，所述第一栅电极与所述第二栅电极电隔离以接收不同的控制电压。
11.根据权利要求1-5任一项所述的制造方法，其中，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
12.根据权利要求1-5任一项所述的制造方法，其中，位于所述控制栅表面的所述屏蔽介质层的厚度大于覆盖所述第一沟槽区的多个沟槽的上部侧壁的所述屏蔽介质层的厚度。
13.根据权利要求1-5任一项所述的制造方法，其中，所述栅介质层的厚度范围包括10~9999Å。
14.根据权利要求1-5任一项所述的制造方法，其中，位于所述控制栅表面的所述屏蔽介质层的厚度范围包括30~20000Å。
15.根据权利要求1-5任一项所述的制造方法，其中，覆盖所述第一沟槽区的多个沟槽的上部侧壁所述屏蔽介质层的厚度范围包括20~10000Å。
16.根据权利要求5所述的制造方法，其中，所述第二沟槽区与所述第三沟槽区中的多个沟槽的深度范围包括0.1~50μm。
17.根据权利要求1-5任一项所述的制造方法，其中，位于所述第一沟槽区的所述控制栅的表面到所述半导体层表面的距离包括0.1~49μm。
18.根据权利要求1-5任一项所述的制造方法，其中，耐压层的厚度范围包括500~20000Å。
19.根据权利要求1-5任一项所述的制造方法，其中，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
20.一种双向功率器件，其中，根据权利要求1所述的制造方法制备得到，包括：
半导体层；
第一掺杂区，位于所述半导体层中；
第一沟槽区的多个沟槽，位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，所述第一沟槽区的多个沟槽的深度为0.1μm~50μm；
沟道区，位于所述第一沟槽区的多个沟槽的底部，所述沟道区与所述第一类子掺杂区和所述第二类子掺杂区接触；
栅介质层，覆盖所述第一沟槽区的多个沟槽的下部侧壁；
控制栅，位于所述第一沟槽区的多个沟槽的下部并与所述栅介质层接触；
屏蔽介质层，覆盖所述第一沟槽区的多个沟槽的中部侧壁并位于所述控制栅的表面；
屏蔽栅，位于所述第一沟槽区的多个沟槽的中部并与所述屏蔽介质层接触；以及
耐压层，位于所述第一沟槽区的多个沟槽的上部并覆盖所述屏蔽栅和所述屏蔽介质层，
其中，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔。
21.根据权利要求20所述的双向功率器件，其中，所述耐压层承受的最大电场强度大于所述半导体层承受的最大电场强度。
22.根据权利要求20所述的双向功率器件，其中，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
23.根据权利要求20所述的双向功率器件，其中，还包括第二沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔；
所述栅介质层还位于所述第二沟槽区的沟槽的侧壁上，所述控制栅还位于所述第二沟槽区的沟槽中并与所述栅介质层接触；
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第二沟槽区的沟槽中的控制栅相连。
24.根据权利要求23所述的双向功率器件，其中，还包括第三沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔，
所述栅介质层还覆盖所述第三沟槽区的沟槽的下部侧壁，所述控制栅还位于所述第三沟槽区的沟槽的下部并与所述栅介质层接触，所述屏蔽介质层还覆盖所述第三沟槽区的沟槽的上部侧壁并位于所述控制栅的表面，所述屏蔽栅还位于所述第三沟槽区的沟槽中并与所述屏蔽介质层接触，所述屏蔽介质层将所述控制栅和所述屏蔽栅分隔；
所述第一沟槽区的沟槽与所述第三沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的控制栅与位于所述第三沟槽区的沟槽中的控制栅相连，位于所述第一沟槽区的沟槽中的屏蔽栅与位于所述第三沟槽区的沟槽中的屏蔽栅相连。
25.根据权利要求20-24任一项所述的双向功率器件，其中，所述沟道区邻近所述控制栅。
26.根据权利要求20-24任一项所述的双向功率器件，其中，还包括：
第一接触区，位于所述第一类子掺杂区中；
第二接触区，位于所述第二类子掺杂区中；以及
第三接触区，位于所述半导体层中。
27.根据权利要求26所述的双向功率器件，其中，还包括：
覆盖介质层，位于所述半导体层表面；以及
穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极、第一栅电极以及第二栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述第一栅电极与所述控制栅连接，所述第二栅电极与所述屏蔽栅连接。
28.根据权利要求27所述的双向功率器件，其中，所述第一栅电极与所述第二栅电极连接以接收相同的控制电压。
29.根据权利要求27所述的双向功率器件，其中，所述第一栅电极与所述第二栅电极电隔离以接收不同的控制电压。
30.根据权利要求20-24任一项所述的双向功率器件，其中，所述屏蔽介质层的厚度大于所述栅介质层的厚度。
31.根据权利要求20-24任一项所述的双向功率器件，其中，位于所述控制栅表面的所述屏蔽介质层的厚度大于覆盖所述第一沟槽区的多个沟槽的上部侧壁的所述屏蔽介质层的厚度。
32.根据权利要求20-24任一项所述的双向功率器件，其中，所述栅介质层的厚度范围包括10~9999Å。
33.根据权利要求20-24任一项所述的双向功率器件，其中，位于所述控制栅表面的所述屏蔽介质层的厚度范围包括30~20000Å。
34.根据权利要求20-24任一项所述的双向功率器件，其中，覆盖所述第一沟槽区的多个沟槽的上部侧壁所述屏蔽介质层的厚度范围包括20~10000Å。
35.根据权利要求24所述的双向功率器件，其中，所述第二沟槽区与所述第三沟槽区中的多个沟槽的深度范围包括0.1~50μm。
36.根据权利要求20-24任一项所述的双向功率器件，其中，位于所述第一沟槽区的所述控制栅的表面到所述半导体层表面的距离包括0.1~49μm。
37.根据权利要求20-24任一项所述的双向功率器件，其中，耐压层的厚度范围包括500~20000Å。
38.根据权利要求20-24任一项所述的双向功率器件，其中，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740395A (zh) * 2008-11-14 2010-06-16 半导体元件工业有限责任公司 半导体组件以及制造方法
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN105742185A (zh) * 2016-02-23 2016-07-06 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
CN110137243A (zh) * 2019-04-03 2019-08-16 杭州士兰微电子股份有限公司 双向功率器件及其制造方法
CN110459612A (zh) * 2019-08-19 2019-11-15 无锡橙芯微电子科技有限公司 具有浮岛结构的高压屏蔽栅mosfet和制作方法
WO2020199705A1 (zh) * 2019-04-03 2020-10-08 杭州士兰微电子股份有限公司 双向功率器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740395A (zh) * 2008-11-14 2010-06-16 半导体元件工业有限责任公司 半导体组件以及制造方法
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN105742185A (zh) * 2016-02-23 2016-07-06 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
CN110137243A (zh) * 2019-04-03 2019-08-16 杭州士兰微电子股份有限公司 双向功率器件及其制造方法
WO2020199705A1 (zh) * 2019-04-03 2020-10-08 杭州士兰微电子股份有限公司 双向功率器件
CN110459612A (zh) * 2019-08-19 2019-11-15 无锡橙芯微电子科技有限公司 具有浮岛结构的高压屏蔽栅mosfet和制作方法

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