CN102097322A - 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 - Google Patents

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Abstract

本发明涉及形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法。在一个实施方式中，用于形成具有在沟槽区内的绝缘栅电极和绝缘屏蔽电极的晶体管的方法包括形成覆盖在基底上的一次性电介质叠层。该方法还包括形成邻近一次性电介质叠层的沟槽区。当绝缘栅电极被形成以后，该方法包括移除一次性电介质叠层以及然后形成邻近绝缘栅电极的隔板。该方法还包括利用隔板来在绝缘栅电极和基底中形成凹槽区，以及然后在第一凹槽区和第二凹槽区中形成增强区。

Description

形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
技术领域
本文件通常涉及电子器件，并且更具体地，涉及形成半导体器件的方法。
背景技术
过去，半导体工业使用不同的器件结构和方法来形成绝缘栅场效应晶体管(IGFET)器件。垂直功率IGFET器件的一个特殊的结构使用形成于器件的有源区中的沟槽。那些沟槽的一部分被配置为器件的栅极区。这些晶体管中的一些还具有屏蔽导体或场板，其被连接于源极并且被配置为帮助提高阻断电压性能并降低器件的栅极到漏极电容。
为了使场板对器件性能产生有利的影响，需要非常紧凑的几何结构。过去利用沟槽场板来形成IGFET器件的方法依赖于一系列复杂的工艺步骤并且使用覆盖在沟槽栅极区上面的厚氧化层来形成自对准的源极和主体接点。这些厚氧化层阻碍栅极硅化物结构的使用并且要求使用更厚的外延层、更深的沟槽和更深的蚀刻接点。所有这些因素都降低了器件的总制造性。
因此，期望有用于形成器件结构的可调整的自对准工艺，其导致更好的器件性能、可靠性和更低的成本。
发明内容
根据本发明的一个方面，提供一种形成半导体器件的方法，包括以下步骤：提供具有主表面的半导体基底；形成覆盖在所述主表面上的电介质叠层，其中所述电介质叠层包括至少两层不同的材料，并且其中所述电介质叠层具有第一表面；在所述电介质叠层中形成第一开口；在所述半导体基底中形成通过所述第一开口到第一深度的沟槽；在所述沟槽的下部部分中形成绝缘屏蔽电极；在所述绝缘屏蔽电极上的所述沟槽中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一表面接近的上表面的导电栅材料；至少移除所述电介质叠层的部分，从而留下所述导电栅材料的在所述主表面上延伸的部分；形成邻近所述导电栅材料的所述部分的第一隔板，其中所述主表面的区段被暴露在相邻的沟槽之间；移除与所述第一隔板自对准的所述导电栅材料的部分和所述半导体基底的部分，其中所述移除步骤形成覆盖在所述导电栅材料上的第一凹槽部分和在所述半导体基底内的第二凹槽部分；在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；在与所述第二隔板自对准的所述第一凹槽部分和所述第二凹槽部分中形成增强区；形成覆盖在所述第一凹槽部分上的绝缘区；以及形成通过所述第二凹槽部分耦合到所述半导体基底的第一导电层。
根据本发明的另一个方面，提供一种用于形成半导体器件的方法，包括以下步骤：提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的所述主表面上的电介质叠层的半导体基底，其中每个沟槽包括绝缘栅电极部分，所述绝缘栅电极部分包括形成有与所述电介质叠层的上表面接近的第一表面的栅电极层；移除沿着所述主表面上的所述绝缘栅电极的侧表面的所述电介质叠层；形成与所述侧表面相邻的第一隔板；移除与所述第一隔板相邻的所述栅电极层的一部分以形成第一凹槽部分；移除所述半导体基底的一部分以形成与所述第一隔板自对准的第二凹槽部分；以及在所述第一凹槽部分和所述第二凹槽部分中形成增强区。
根据本发明的再一个方面，提供一种用于形成半导体器件的方法，包括以下步骤：提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的所述主表面上的电介质叠层的半导体基底，其中每个沟槽包括包含栅电极层的绝缘栅电极部分和位于所述绝缘栅电极部分之下的绝缘屏蔽电极部分；移除沿着所述主表面上的所述绝缘栅电极的侧表面的所述电介质叠层；形成与所述侧表面相邻的第一隔板；移除与所述第一隔板相邻的所述栅电极层的一部分以形成第一凹槽部分；移除所述半导体基底的一部分以形成与所述第一隔板自对准的第二凹槽部分；在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；以及在与所述第二隔板自对准的所述第一凹槽部分和所述第二凹槽部分中形成增强区。
附图说明
图1至图8示出了在制造的早期阶段和制造的后续阶段的IGFET器件的第一实施方式的局部横截面图；
图9至图12示出了绝缘屏蔽电极的可选实施方式的局部横截面图；
图13至图20示出了在制造的随后阶段期间图1至图8的IGFET器件的局部横截面图；
图21示出了IGFET器件的另一个实施方式的局部横截面图；以及
图22至图26示出了在制造的早期阶段的IGFET器件的另一个实施方式的局部横截面图；
为了说明的简单和清楚，图中的元件不一定按比例绘制，并且不同的图中的相同参考数字表示相同的元件。此外，为了说明的简单，众所周知的步骤和元件的描述和细节被省略。如本文所使用的载流电极表示器件的一个元件，该元件乘载通过该器件如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或者二极管的阴极或阳极的电流；而控制电极表示器件的一个元件，该元件控制通过该器件如MOS晶体管的栅极或双极晶体管的基极的电流。尽管这些器件在本文中被解释为某些N沟道或P沟道器件或者某些N型或P型掺杂区，但是本领域的普通技术人员将认识到，根据本发明，互补器件也是可能的。词“近似地”或“实质上”的使用意味着元件的值具有被预期非常接近规定值或位置或状态的参数。然而，如本领域中众所周知的，始终存在阻碍这些值或位置确切地如规定的微小变化。本领域中完全公确认，高达约百分之十(10％)(且对于半导体掺杂浓度高达百分之二十(20％))的变化被视为偏离确切地如所述的理想目标的合理变化。为了附图的清楚，器件结构的掺杂区被示为通常具有直线边缘和精确角度的角。然而，本领域技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘通常可能不是直线并且角可能不是精确的角度。
此外，尽管源极通常被显示在器件的顶表面或上表面上并且漏极通常被显示在器件的底表面或下表面上，但是这些方向是可逆的。此外，漏极接点和源极接点可能位于相同的表面或者相对的表面上。
此外，本描述可举例说明蜂窝设计(其中主体区是多个蜂窝区)或单个主体设计(其中主体区由单个区构成，单个区以细长图案、通常以蛇形图案形成或以多个条纹形成)。然而，意图是本描述可应用于蜂窝实现和单个基本实现。
具体实施方式
通常，本描述涉及形成具有沟槽绝缘栅电极部分和沟槽绝缘屏蔽电极部分的IGFET半导体器件或晶体管的方法。当形成沟槽结构时一次性电介质叠层被使用，并且当以自对准或局部自对准方式形成一个或多个增强区时隔板被使用。
在一个实施方式中，该方法给晶体管提供了绝缘屏蔽电极部分，与绝缘栅电极部分相比，该绝缘屏蔽电极部分更宽或者具有更大的横向尺寸。在另一个实施方式中，绝缘屏蔽电极部分和绝缘栅电极部分具有相似的宽度或横向尺寸。
在没有高昂的资本投资的情况下，该方法实现了比现有技术结构更浅的沟槽结构、实现了更薄的外延层的使用、实现了栅极硅化物增强区的使用并实现了更小的几何配置。此外，该方法提供了更容易制造并且具有提高的性能和可靠性的晶体管。
图1示出了在制造的早期步骤时IGFET、MOSFET或晶体管10的第一个实施方式的局部横截面图。晶体管10形成于半导体材料的主体、半导体基底或基底13之上或内部。在一个实施方式中，半导体基底13包括块状半导体基底或块状基底11，其具有形成为覆盖在块状基底11的一个表面上或者邻接块状基底11的一个表面的外延层或漂移区12。在一个实施方式中，块状基底11包括n型硅基底，其具有从约0.001Ω-cm至约0.005Ω-cm范围内的电阻率。在一个实施方式中，块状基底11给晶体管10提供了漏极接点或载流接点。半导体基底13包括主表面18和19，其如图1所示彼此相对。
在一个适合于50伏器件的实施方式中，半导体层12是具有约1.0x1016至1.0x1017atoms/cm3的掺杂物或掺杂浓度的n型并且具有从约3微米至约5微米的厚度。在另一个实施方式中，半导体层12可具有分级或阶梯式掺杂分布，其中掺杂浓度在接近层12的底部处更重，并且在接近顶部处变得更轻。根据晶体管10的期望漏极到源极击穿电压(BVDSS)额定值，半导体层12的厚度和掺杂浓度被增加或减小。应理解，其它材料可被用于半导体基底13或其部分(例如，半导体层12的部分和/或块状基底11的部分)，包括硅锗、硅锗碳、掺碳硅、碳化硅、绝缘体上半导体(SOI)等。此外，在可选的实施方式中，块状基底11或其一部分的导电类型被转换为与半导体层12的导电类型相反，以形成例如绝缘栅双极晶体管(IGBT)实施方式。
图1进一步示出了形成于半导体基底13的有源部分280中的主体区或p型高压(PHV)区31。如本文所述，主体区31被归入单数中，但是应理解，主体区可为多个单独的区或单元。主体区31具有与半导体层12的导电类型相反的导电类型。在该实施例中，主体区31为p型电导性。主体区31具有适合于形成反型层的掺杂浓度，该反型层作为晶体管10的导电沟道或导电沟道区来操作。主体区31从主表面18延伸到例如从约0.5微米至约2.0微米的深度。主体区31是在制造的早期阶段时形成的，或者可在制造的后期阶段形成，例如在沟槽区被形成之后。传统的光刻、离子注入和退火技术被用于在半导体基底13的选择或期望区域、部分或区中形成主体区31。
电介质叠层、一次性电介质叠层、电介质结构或绝缘叠层51被形成为覆盖在主表面18上，并且在所示的实施方式中包括电介质层52和电介质层53，其为不同的材料。具体地，电介质层52和53用给定的化学蚀刻剂以不同的速率蚀刻。也就是说，这些层相对于彼此具有选择性。在一个实施方式中，电介质层52是氧化膜，并且具有从约0.1微米至约0.3微米的厚度。在一个实施方式中，电介质层52是利用热氧化(即，湿氧化或蒸汽氧化)技术被形成的。在可选的实施方式中，电介质层52是利用化学汽相沉积(CVD)工艺被形成。
在一个实施方式中，电介质层53是氮化物膜，并且具有从约0.1微米至约0.3微米的厚度。电介质层53是利用诸如等离子增强或低压CVD工艺技术的传统技术被形成的。应理解，电介质叠层51可包括额外的电介质膜。例如，硬掩膜层如沉积氧化物可被形成为覆盖在电介质层53上。如图1所示，电介质叠层51包括主表面、上表面或第一表面54。
图2示出了在制造的随后步骤时的晶体管10。传统的光刻步骤和蚀刻步骤被用于形成覆盖于主表面18上的开口或窗口58和59。开口58和59延伸而通过电介质叠层51。开口58对应于沟槽结构将在有源区280中的半导体基底13中形成的位置，而开口59对应于接触结构将在终接区或边缘区290中形成的位置。在所示的实施方式中，接触结构用于产生与绝缘屏蔽电极的接触。尽管在该实施方式中未被示出，但是用于产生与绝缘栅电极的接触的接触结构也可被形成于终接区290中。开口58和59暴露主表面18的部分或区段。作为例子，开口58的宽度约为0.25微米至约0.35微米，而开口59的宽度约为0.6微米。
在开口58和59被形成之后，半导体基底13的被暴露区段被蚀刻以形成从主表面18延伸的沟槽22和27。作为例子，沟槽22和27是利用使用化学碳氟化合物(例如，SF6/O2)的等离子体蚀刻技术来形成的。此时，在根据第一实施方式的工艺中，沟槽22和27被蚀刻到第一深度或初始深度，该深度刚好延伸至主体区31下方。作为例子，该初始深度为约0.8微米至约2.5微米，取决于主体区31的深度。作为例子，晶体管10具有从约0.8微米至约1.2微米的管脚间距尺寸29。
在沟槽22和27被形成之后，牺牲氧化层被形成为覆盖在沟槽22和27中的半导体基底13的被暴露表面上。该步骤例如被用于清洁被暴露表面。作为例子，约0.08微米的热氧化物被形成。随后，牺牲氧化物被移除。然后，电介质层28被形成为覆盖在沟槽22和27中的半导体基底13的被暴露侧壁和下表面上。在一个实施方式中，电介质层28被配置为栅电介质膜或层，并且是具有从约0.01微米至约0.1微米的厚度的热氧化物。该步骤的一个特征是在工艺序列的早期时栅电介质层被形成并且晶体管10的栅长被确定，这除了其它益处以外还有利于保护关键的电介质半导体材料界面。在可选的实施方式中，上述牺牲氧化层维持在合适的位置处并且在下面所述的工艺序列中被使用，以及栅电介质层在随后的步骤被形成。
图3示出了在额外的处理之后的晶体管10。多晶半导体层63被形成为覆盖在电介质层28和电介质层52的侧壁上。作为例子，层63包括约0.025微米厚的多晶硅层。然后，各向异性蚀刻被用于从沟槽22和27的下表面移除层63和28的区段。然后，电介质层64被形成为覆盖在层63、沟槽22和27的下表面以及电介质叠层51的侧壁上。在一个实施方式中，电介质层64包括氮化物层并且具有约0.025微米的厚度。
图4示出了在进一步的处理之后的晶体管10。电介质层66被形成为覆盖在半导体基底13上，并且包括例如约0.05微米的沉积氧化物。然后，光刻胶层67被形成为覆盖在半导体基底13上并且然后被图案化以暴露包含沟槽27的终接区290。然后，电介质层66从终接区290移除，从而暴露沟槽27中的电介质层64以及电介质层53的区段。接下来，光刻胶层67被移除，并且电介质层64从沟槽27被移除以形成开口590并且暴露半导体基底13的区段，如图5所示。该步骤也可在邻近沟槽27的终接区290中形成电介质层54的薄的部分。然后，电介质层66被进一步从沟槽22移除，如图5所示。
图6示出了在仍然进一步的处理之后的晶体管10。各向异性干蚀刻被用于从沟槽22的下表面移除电介质层64的区段以形成开口580，同时留下电介质层64的覆盖在层63上的其它区段。然后，使用例如利用化学碳氟化合物的干蚀刻步骤，沟槽22和27被更深得蚀刻至半导体基底13中而通过开口580和590，以形成屏蔽电极沟槽部分222。然后，电介质层、屏蔽电极绝缘层或场电极绝缘层68沿着沟槽22的下部部分(即，沿着屏蔽电极沟槽部分222)并且沿着沟槽27的表面被形成，如图7所示。在一个实施方式中，电介质层68是约0.2微米厚的热氧化物。并且，在该实施方式中，电介质层68比栅电极层28更厚。
图8示出了在进一步的处理之后的晶体管10。导电层被沉积为覆盖在半导体基底13上。在一个实施方式中，导电层是掺杂有n型掺杂物的多晶硅，例如，磷是合适的。在可选的实施方式中，导电层是金属、硅化物或其组合，包括与多晶硅的组合。然后，导电层在电介质叠层51的表面54附近被平整化或回蚀。回蚀步骤或化学机械抛光或平整化(CMP)步骤被使用。接下来，光刻胶层被沉积并且被图案化以形成覆盖在包含沟槽27的终接区290上的保护层71。然后，沟槽22中的导电层被部分地回蚀和凹入沟槽22的下部部分内，留下覆盖在沟槽22的下部部分中的电介质层68上的屏蔽电极、导电屏蔽电极或场电极44。利用化学碳氟化合物的干蚀刻工艺适合于该步骤。场电极接触层或区域45保持在沟槽27中。场电极44和电介质层68与电介质层74(在图13中示出)一起形成了晶体管10的绝缘场电极或绝缘屏蔽电极70(同样在图13中示出)。
现在，参照图9至图12，屏蔽电极44的可选实施方式的局部横截面图被示出，屏蔽电极44被配置为减小电阻。在图9中，屏蔽电极44进一步包括金属或硅化物区444，其实质上在中央位于场电极44中，并且从场电极44的上部部分440延伸。区444包括对随后的高温处理有弹性的任何金属或硅化物材料。为了形成区444，更薄的导电层被形成于沟槽22中，并且金属或硅化物层被形成为覆盖在导电层上。然后，这些层被回蚀以形成图9所示的结构。在图10中，屏蔽电极44进一步包括位于屏蔽电极44的下部部分441处的金属或硅化物区445。在该实施方式中，首先区445被形成于沟槽22的下部部分中，并且然后屏蔽电极44被形成为覆盖在区445上。
在图11中，屏蔽电极44被形成为围绕金属或硅化物区446。除了区446比屏蔽电极44凹进得更深以外，区446与区444类似地被形成，并且额外的材料例如掺杂多晶硅被形成为覆盖在区446上。在图12中，屏蔽电极44进一步包括位于屏蔽电极44的上部部分448处的金属或硅化物区447。除了该实施方式中的导电层比图9的实施方式中的导电层更厚以外，区447与区444类似地被形成。区444、445、446和447被配置为减小电阻，这除了其它优点以外还提高了转换性能。
图13示出了在额外的处理之后的晶体管10。首先，电介质层或屏蔽电极绝缘层74被形成为覆盖在屏蔽电极44和导电屏蔽电极接触区45上。在一个实施方式中，电介质层74为氧化物例如热氧化物，并且具有约0.1微米的厚度。然后，通过利用例如选择性蚀刻，电介质层64从沟槽22的侧壁部分被移除。
然后，导电层被形成为覆盖在半导体基底13上并且覆盖在沟槽22内的绝缘屏蔽电极70上。在一个实施方式中，导电层是多晶硅，并且在本发明的实施方式中，导电层掺杂有n型掺杂物例如磷。在可选的实施方式中，导电层是金属、硅化物或其组合，包括具有多晶硅的组合。然后，导电层的部分被移除以在沟槽22中形成或提供导电栅材料、电极或层78。在本实施方式中，导电层然后被平整化，以使导电栅电极78的上表面540邻近电介质叠层51的上表面54。回蚀步骤或CMP步骤被用于该平整化步骤。导电栅电极78、电介质层28和电介质层74形成了晶体管10的绝缘栅电极80。
图14示出了在制造的后面步骤时的晶体管10。光刻胶层(未示出)被形成为覆盖在半导体基底13上并且被图案化以留下覆盖在终接区290上的光刻胶层。接下来，晶体管10对干蚀刻步骤被暴露以从有源区280中的电介质层51移除电介质层53和电介质层52。基于氟的化学物质适合于该步骤。电介质层52的剩余部分520可保留，如图14所示，或者所有电介质层52被移除。在该步骤之后，栅电极80的部分781保持从主表面18延伸出去、从主表面18向外延伸或在主表面18之上延伸。然后，覆盖在终接区290上的光刻胶层被移除。
接下来，电介质层52的任何剩余部分520和覆盖在屏蔽电极接触区45上的电介质层74在湿剥除工艺中被移除，如图15所示。然后，屏蔽电介质层83被形成为覆盖在栅电极78的部分781和沟槽22之间的主表面18的区段上。在一个实施方式中，屏蔽电介质层83是利用热氧化技术被氧化形成的并且具有约0.05微米的厚度。接下来，n型源极区、导电区或载流区33被形成于主体区31内、被形成于主体区31中或覆盖在主体区31上，并且从主表面18延伸到例如从约0.1微米至约0.5微米的深度。约3.0x1015atoms/cm2的磷或砷离子注入剂量和足以允许掺杂物渗入屏蔽电介质层83的注入能量被用于形成源极区33。然后，注入的掺杂物在此时或在随后的处理时被退火。
图16示出了在制造的又一步骤时的晶体管10。电介质层被形成为覆盖在半导体基底13上，并且随后被各向异性地蚀刻以形成接近或邻近栅电极78的部分781的隔板86。该蚀刻步骤也暴露了栅电极78的上表面540以及相邻沟槽22之间的主表面18的区段180。在一个实施方式中，电介质层为具有约0.2微米至约0.3微米的厚度的氮化物层。
根据本实施方式，干蚀刻步骤被用于移除栅电极78的邻近隔板86的部分，并且被用于移除半导体基底13的与隔板86自对准的部分，如图17所示。该步骤形成了覆盖在导电栅电极78上的凹槽部分88、半导体基底13内或具体地主体区31内的凹槽部分91以及覆盖在屏蔽电极接触区45上的凹槽部分92。凹槽部分91延伸至主体区31内，暴露了源极区33的表面330。凹槽部分88被形成。以使导电栅电极78保持在源极区33与主体区31之间的接合点上。在一个实施方式中，凹槽部分88、91和92使用利用SF6/O2化学物质的干蚀刻工艺被形成。可选地，HBr/Cl化学物质被使用。
图18示出了在额外的处理之后的晶体管10。电介质层或隔板层被形成为覆盖在半导体基底13上。在一个实施方式中，电介质层为沉积的氧化物并且具有约0.05微米的厚度。然后，电介质层被各向异性地蚀刻以在凹槽部分88、91和92中形成隔板96。然后，p型掺杂物被离子注入主体区31中以形成与隔板96自对准的接触增强区36。在一个实施方式中，硼离子注入或一系列硼离子注入被用于形成接触增强区36。作为例子，当单次注入被使用时，约1.0x1014atoms/cm2至约2.0x1015atoms/cm2的注入剂量被使用。接下来，注入的掺杂物被退火。尽管硼也被注入导电栅电极78和屏蔽电极接触区45中，但是注入剂量不足以补偿已经存在的n型掺杂物，因此p型区未形成于这些区中。
然后，增强区360在导电栅电极78、屏蔽电极接触区45和接触增强区36中形成。增强区360也与隔板96自对准。在一个实施方式中，增强区360为自对准的硅化物或硅化物区例如钛硅化物或钴硅化物，并且是利用传统的硅化物形成技术来形成的。
根据本实施方式，隔板96提供了几个好处。具体地，它们消除或减少了任何可能的硅化物与栅极边缘的相互作用，并且其次，隔板96移动增强区36和360以进一步远离栅极边缘区，从而减小了电流拥挤问题的任何可能并且使对晶体管10的阀值电压的有害影响最小化。
图19示出了在额外的处理之后的晶体管10。层间电介质(ILD)膜被形成为覆盖在半导体基底13上、被平整化并光刻地图案化以形成ILD区域101和接触开口103。在本实施方式中，ILD膜为掺杂有磷或硼和磷的沉积氧化硅，并且具有从约0.4微米至约1.0微米的厚度。优选地，层间电介质膜被平整化以提供更均匀的表面外形，这提高了可制造性。优选地，ILD膜包括不同于用于隔板86的材料的材料，这允许选择性蚀刻用于随后的接触蚀刻。在这种情况下，隔板86有益地允许接触开口103的局部自对准特征。
接下来，接触结构被形成为覆盖在晶体管10的主表面18和19上，如图20所示。接触层106被形成为覆盖在主表面19上并且是金属层例如Ti/Ni/Ag、Cr/Ni/Au等。在晶体管10中，接触层106被配置为漏极接点或漏极电极。接触结构107被形成为覆盖在主表面18上并且给主体区31中的增强区36/360、源极区33、场电极接触区45提供电接点并且直接给屏蔽电极44提供电接点。在一个实施方式中，接触结构107包括作为第一接触层的Ti/TiN阻挡层、覆盖在Ti/TiN阻挡层上的钨塞和覆盖在钨塞上的铝合金。在晶体管10中，接触结构107被配置为源极接点或源极电极。在最后的步骤中，钝化层然后被形成为覆盖在接触结构107上并且被图案化以给源极焊线或其它连接结构提供接触区。尽管未被示出，但是另一个接触结构被形成为覆盖在主表面18上以给终接区290中的栅电极78提供接点。根据本实施方式的方法的另一个特征是它提供了具有横向宽度或尺寸216的绝缘屏蔽电极70，该横向宽度或尺寸216大于绝缘栅电极80的横向宽度或尺寸217。
在一个实施方式中，晶体管10的操作如下进行。假设源极电极(或输入端子)107和屏蔽电极44正在零伏的电位VS处操作，栅电极78接收2.5伏的控制电压VG，其大于晶体管10的导电阀值，并且漏极电极(或输出端子)106在5.0伏的漏极电位VD处操作。VG和VS的值使主体区31反转相邻的导电栅电极78以形成沟道，沟道使源极区33电连接于半导体层12。器件电流IDS从漏极电极106流出并且通过半导体层12、沟槽和源极区33按规定路线到达源极电极107。在一个实施方式中，IDS大约为1.0安培。为了使晶体管10转换为关断状态，小于晶体管10的导电阀值的控制电压VG被施加于栅电极78(例如：VG＜2.5V)。这移除了沟道并且IDS不再流过晶体管10。
屏蔽电极44被配置为控制主体区31与半导体层12之间的耗尽层的宽度，这提高了源极到漏极击穿电压。并且，屏蔽电极44帮助减小晶体管10的栅极到漏极电荷。此外，因为与其它结构相比，存在导电栅电极78与半导体层12的较少的重覆，因此晶体管10的栅极到漏极电容被减小。这些特征进一步提高了晶体管10的转换特征。
图21示出了晶体管10的可选的实施方式。在该实施方式中，如图18所示，隔板96未被使用，并且增强区360进一步沿着与主体区31和源极区33邻近的凹槽区91的侧壁部分被形成。这个可选的实施方式的一个益处是产生与主体区31和源极区33的增强接触。
图22至图26示出了形成具有与晶体管10相似的绝缘屏蔽电极和绝缘栅电极的晶体管100的可选的方法。然而，与晶体管10相反，用于形成晶体管100的该方法在一个步骤中将沟槽22和27蚀刻到它们的目标深度，并且绝缘栅电极和绝缘屏蔽电极具有近似相同的横向宽度。
图22示出了在电介质叠层51被形成为覆盖在半导体基底13的主表面18上之后的晶体管100。开口58和59被形成，但是在蚀刻沟槽22和27之前，可选的电介质层被形成为覆盖在半导体基底13上并且被各向异性地蚀刻以形成隔板109。在一个实施方式中，隔板109为氮化硅并且具有约0.05微米的厚度。在隔板109被形成以后，沟槽22和27被形成为从主表面18延伸并且与隔板109自对准。如上所述，在该实施方式中，在制造的这个步骤，沟槽22和27被蚀刻至它们的最终目标深度。
接下来，电介质层168被形成为覆盖在沟槽22和27的表面上，如图23所示。在一个实施方式中，电介质层168为氧化物例如湿氧化物并且具有约0.1微米的厚度。然后，导电层被形成为覆盖在半导体基底13上，后面是光刻胶层，其被图案化以留下光刻胶层的覆盖在终接区290上的一部分。然后，导电层的部分从沟槽22被移除，从而留下在沟槽22的下部部分中的屏蔽电极44。在一个实施方式中，屏蔽电极44包括掺杂的多晶硅。在可选方案中，屏蔽电极44包括金属或硅化物，或者可包括图9至图12中所示的和所述的实施方式。在屏蔽电极44被形成以后，光刻胶层被移除。屏蔽电极接触区45保持在沟槽27中。
图24示出了在制造的后面阶段时的晶体管100。可选的步骤被用于移除保持覆盖在沟槽22中的电介质层168的被暴露表面上的任何剩余的导电材料。对于这个可选的步骤，当导电材料包括多晶硅时，小于约0.1微米的湿氧化物在沟槽22中形成。该氧化物和电介质168的沿着屏蔽电极44上的沟槽22的侧壁的那些部分被移除。接下来，沟槽22中的半导体基底13的被暴露表面被清洗，并且电介质层128被形成为覆盖在沟槽22的被暴露表面上。并且，电介质层129被形成为覆盖在屏蔽电极44上。电介质层128被配置为晶体管100的栅电介质层。在一个实施方式中，电介质层128为氧化物并且具有约0.01微米至约0.1微米之间的厚度。尽管电介质层129与电介质层128同时被形成，当屏蔽电极44为多晶硅时，由于与多晶硅的氧化相关联的较快的生长速率，电介质层129通常比电介质层128更厚。
图25示出了在额外的处理之后的晶体管100。导电层被形成为覆盖在半导体基底13上并且被平整化以形成导电栅电极78，其包括前述材料。导电栅电极78具有接近电介质叠层51的上表面54的上表面540。光刻胶/回蚀或CMP技术被用于平整化导电层以形成导电栅电极78。导电栅电极78、电介质层128和电介质层129形成了绝缘栅电极80，而屏蔽电极44、电介质层168和129形成了绝缘屏蔽电极70。
接下来，光刻胶层(未示出)被形成为覆盖在半导体基底13上并且被图案化以留下光刻胶层的覆盖在终接区290上的部分。然后，有源区280中的电介质层53和109被移除并且然后光刻胶层被剥除。然后，有源区280中的电介质层52被移除，如图26所示。在该步骤之后，绝缘栅电极80的部分781保持从主表面18延伸或者在主表面18之上延伸。然后，屏蔽电介质层183被形成为覆盖在沟槽22之间的半导体基底13的被暴露区段上并且覆盖在导电栅电极78和屏蔽电极接触层45上。在一个实施方式中，屏蔽电介质层183为约0.03微米至约0.1微米厚度的氧化物。接下来，源极区33在主体区31中形成。此时，根据图16至图21以及相关联的描述，晶体管100的处理继续。
鉴于上面的所有内容，显然公开了形成具有绝缘屏蔽电极区和绝缘栅电极区的晶体管的新颖的方法。连同其它特征包括的是利用一次性电介质叠层来形成绝缘栅电极区，移除一次性电介质叠层以及然后形成邻近绝缘栅电极区的第一组隔板。还包括的是利用第一组隔板来在绝缘栅电极区中形成第一凹槽区以及在半导体基底中形成第二凹槽区，然后在第一凹槽区和第二凹槽区中形成增强区。在又一个实施方式中，该方法包括在第一凹槽区和第二凹槽区中形成第二组隔板，以及形成与第二组隔板自对准的增强区。一次性电介质叠层实现邻近绝缘栅电极区的第一组隔板的形成，这提供了与晶体管的自对准接触区。第一组隔板还在该工艺的后期提供了凹槽部分的形成，这实现了硅化物增强区的使用。
该方法进一步包括在沟槽形成期间使用一次性电介质隔板层，这减小了光刻要求并且实现了在沟槽中多次氧化和湿剥除循环的使用。这改善了工艺控制、灵活性和可制造性。
虽然本发明的主题利用具体的优选实施方式被描述，但是显然对半导体领域中的技术人员来说很多替换和变化是明显的。更具体地，尽管该方法可直接应用于在其它半导体材料上形成的其它晶体管以及BiCOMS、金属半导体FET(MESFET)、HFET、IGBT和其它晶体结构，但是本发明的主题是针对硅基底上的特殊N沟道MOS晶体管结构描述的。

Claims (10)

1.一种形成半导体器件的方法，包括以下步骤：
提供具有主表面的半导体基底；
形成覆盖在所述主表面上的电介质叠层，其中所述电介质叠层包括至少两层不同的材料，并且其中所述电介质叠层具有第一表面；
在所述电介质叠层中形成第一开口；
在所述半导体基底中形成通过所述第一开口到第一深度的沟槽；
在所述沟槽的下部部分中形成绝缘屏蔽电极；
在所述绝缘屏蔽电极上的所述沟槽中形成绝缘栅电极，其中所述绝缘栅电极包括具有与所述第一表面接近的上表面的导电栅材料；
至少移除所述电介质叠层的部分，从而留下所述导电栅材料的在所述主表面上延伸的部分；
形成邻近所述导电栅材料的所述部分的第一隔板，其中所述主表面的区段被暴露在相邻的沟槽之间；
移除与所述第一隔板自对准的所述导电栅材料的部分和所述半导体基底的部分，其中所述移除步骤形成覆盖在所述导电栅材料上的第一凹槽部分和在所述半导体基底内的第二凹槽部分；
在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；
在与所述第二隔板自对准的所述第一凹槽部分和所述第二凹槽部分中形成增强区；
形成覆盖在所述第一凹槽部分上的绝缘区；以及
形成通过所述第二凹槽部分耦合到所述半导体基底的第一导电层。
2.根据权利要求1所述的方法，其中形成所述绝缘屏蔽电极的步骤包括以下步骤：
形成覆盖在所述沟槽的表面上的第一电介质层，其中所述第一电介质层具有第一厚度；
形成覆盖在所述第一电介质层上的第二电介质层，其中所述第一电介质层和所述第二电介质层包括不同的材料；
形成沿着所述沟槽的下部部分的通过所述第一电介质层和所述第二电介质层的第二开口；
使所述沟槽形成为通过所述第二开口到大于所述第一深度的第二深度以形成屏蔽电极沟槽部分；
形成沿着所述屏蔽电极沟槽部分的表面的第三电介质层，其中所述第三电介质层具有第二厚度；
形成覆盖在所述第三电介质层上的屏蔽电极，其中所述屏蔽电极在所述沟槽内被凹进；以及
形成覆盖在所述屏蔽电极上的第四电介质层。
3.根据权利要求2所述的方法，其中形成所述屏蔽电极的所述步骤包括形成包含多晶硅和硅化物的所述屏蔽电极。
4.根据权利要求1所述的方法，其中至少移除所述电介质叠层的部分的步骤包括以下步骤：
移除所有的所述电介质叠层；以及
暴露在所述主表面上的导电栅材料。
5.一种用于形成半导体器件的方法，包括以下步骤：
提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的所述主表面上的电介质叠层的半导体基底，其中每个沟槽包括绝缘栅电极部分，所述绝缘栅电极部分包括形成有与所述电介质叠层的上表面接近的第一表面的栅电极层；
移除沿着所述主表面上的所述绝缘栅电极的侧表面的所述电介质叠层；
形成与所述侧表面相邻的第一隔板；
移除与所述第一隔板相邻的所述栅电极层的一部分以形成第一凹槽部分；
移除所述半导体基底的一部分以形成与所述第一隔板自对准的第二凹槽部分；以及
在所述第一凹槽部分和所述第二凹槽部分中形成增强区。
6.根据权利要求5所述的方法，其中提供所述半导体基底的步骤还包括：给第一导电类型的半导体基底提供形成于相邻的沟槽之间的第二导电类型的主体区和形成于所述主体区内的源极区，形成所述增强区的方法包括形成沿着邻接所述源极区的所述第二凹槽部分的侧表面的所述增强区。
7.根据权利要求5所述的方法，还包括在形成所述增强区的步骤之前在所述第一凹槽部分和第二凹槽部分中形成第二隔板的步骤，并且其中形成所述增强区的步骤包括形成与所述第二隔板自对准的所述增强区。
8.根据权利要求5所述的方法，其中提供半导体基底的步骤包括提供半导体基底，其中每个沟槽包括位于所述绝缘栅电极部分之下的绝缘屏蔽电极部分。
9.一种用于形成半导体器件的方法，包括以下步骤：
提供具有主表面、一对相邻的沟槽和覆盖在该对相邻的沟槽之间的所述主表面上的电介质叠层的半导体基底，其中每个沟槽包括包含栅电极层的绝缘栅电极部分和位于所述绝缘栅电极部分之下的绝缘屏蔽电极部分；
移除沿着所述主表面上的所述绝缘栅电极的侧表面的所述电介质叠层；
形成与所述侧表面相邻的第一隔板；
移除与所述第一隔板相邻的所述栅电极层的一部分以形成第一凹槽部分；
移除所述半导体基底的一部分以形成与所述第一隔板自对准的第二凹槽部分；
在所述第一凹槽部分和所述第二凹槽部分中形成第二隔板；以及
在与所述第二隔板自对准的所述第一凹槽部分和所述第二凹槽部分中形成增强区。
10.根据权利要求9所述的方法，其中提供所述半导体基底的步骤包括提供所述半导体基底，其中与至少一个绝缘栅电极部分的横向尺寸相比，至少一个绝缘屏蔽电极部分的横向尺寸更宽。
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