CN117650179A - 一种屏蔽栅场效应晶体管及其制备方法 - Google Patents
一种屏蔽栅场效应晶体管及其制备方法 Download PDFInfo
- Publication number
- CN117650179A CN117650179A CN202311611439.3A CN202311611439A CN117650179A CN 117650179 A CN117650179 A CN 117650179A CN 202311611439 A CN202311611439 A CN 202311611439A CN 117650179 A CN117650179 A CN 117650179A
- Authority
- CN
- China
- Prior art keywords
- gate structure
- dielectric layer
- effect transistor
- field effect
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 128
- 239000002184 metal Substances 0.000 claims abstract description 128
- 230000004888 barrier function Effects 0.000 claims abstract description 71
- 230000005669 field effect Effects 0.000 claims abstract description 64
- 210000000746 body region Anatomy 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 193
- 239000011229 interlayer Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 abstract description 12
- 230000005684 electric field Effects 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 238000000034 method Methods 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 14
- 230000008569 process Effects 0.000 description 11
- 239000000126 substance Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 238000005498 polishing Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- -1 aluminum ions Chemical class 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005441 electronic device fabrication Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种屏蔽栅场效应晶体管及制备方法，属于半导体技术领域，该屏蔽栅场效应晶体管包括：衬底层；外延层；体区；第一沟槽；源区；第二沟槽；肖特基接触势垒金属。本发明通过在屏蔽栅场效应晶体管中集成肖特基势垒二极管，即在屏蔽栅场效应晶体管旁边设置若干个第二沟槽，各个第二沟槽中设置有栅极结构，在屏蔽栅场效应晶体管通电工作时，将肖特基接触势垒金属、栅极结构和分布于栅极结构周围的第一导电类型的外延层之间进行短接形成MOS结构屏蔽电场，降低了肖特基二极管的反向漏电流，从而有效降低了续流二极管的导通电压，进而降低了导通损耗。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种屏蔽栅场效应晶体管及其制备方法。
背景技术
屏蔽栅场效应晶体管在半导体技术领域扮演着不可或缺的角色，对于集成电路设计、电子器件制造和半导体技术的发展至关重要。然而，由于半导体技术领域的高度复杂性，传统的屏蔽栅沟槽型场效应晶体管自带的寄生二极管是由其P型体基区和N型外延层所构成的PN结二极管，存在开启电压较高的问题。
因此，如何以更低的开启电压开启二极管，实现有效降低屏蔽栅沟槽型场效应晶体管的续流二极管的导通电压、降低续流二极管导通损耗，成为亟待解决的问题。
发明内容
基于此，本申请实施例提供了一种屏蔽栅场效应晶体管及其制备方法，以解决当前屏蔽栅沟槽型场效应晶体管自带的寄生二极管是由其P型体基区和N型外延层所构成的PN结二极管，存在开启电压较高的问题。
第一方面，本申请实施例提供一种屏蔽栅场效应晶体管及其制备方法，包括：
第一导电类型的衬底层；
第一导电类型的外延层，所述外延层位于所述衬底层上；
第二导电类型的体区，所述体区位于所述外延层上的第一区域上；
若干个第一沟槽，各个所述第一沟槽沿深度方向贯穿所述体区，并延伸至所述外延层上的第一区域内，各个所述第一沟槽中设置有屏蔽栅结构和控制栅结构，所述控制栅结构位于所述屏蔽栅结构的上方；
第一导电类型的源区，所述源区位于所述体区上；
若干个第二沟槽，各个所述第二沟槽沿深度方向延伸至所述外延层上的第二区域内，各个所述第二沟槽中设置有栅极结构；
肖特基接触势垒金属，所述肖特基接触势垒金属位于所述外延层上的第二区域以及各个所述栅极结构上。
可选的，所述屏蔽栅结构包括：位于所述第一沟槽上的第一介质层，位于所述第一介质层上的第一栅极。
可选的，所述控制栅结构包括：位于所述屏蔽栅结构上的第二介质层，位于所述所述第二介质层上的第二栅极。
可选的，所述栅极结构包括：位于所述第二沟槽上的第一介质层，位于所述第一介质层上的第一栅极。
可选的，金属孔，所述金属孔位于所述体区上，所述金属孔内设置有欧姆接触势垒金属，以及位于所述欧姆接触势垒金属上的填孔金属，所述欧姆接触势垒金属的厚度小于所述肖特基接触势垒金属的厚度。
可选的，层间介质层，所述层间介质层位于所述源区、所述控制栅结构和部分所述外延层上的第二区域上。
可选的，正面金属、背面金属，所述正面金属位于所述层间介质层、所述欧姆接触势垒金属、所述填孔金属和所述肖特基接触势垒金属上，所述背面金属位于所述衬底层下方。
第二方面，本申请实施例提供一种屏蔽栅场效应晶体管的制备方法，包括：
提供第一导电类型的衬底层；
在所述衬底层上形成第一导电类型的外延层；
形成位于所述外延层上的第一区域内的若干个第一沟槽，形成位于所述外延层上的第二区域内的若干个第二沟槽；
在所述第一沟槽中形成屏蔽栅结构；在所述第二沟槽中形成栅极结构；在所述第一沟槽中形成控制栅结构，所述控制栅结构位于所述屏蔽栅结构上方；
在所述外延层上的第一区域内形成第二导电类型的体区，使得所述第一沟槽沿深度方向贯穿所述体区，并延伸至所述外延层上的第一区域内；
在所述体区上形成第一导电类型的源区；
在所述源区、所述控制栅结构和部分所述外延层上的第二区域上形成层间介质层；
在所述层间介质层、部分所述源区、部分所述体区的内部形成金属孔，所述金属孔设置有欧姆接触势垒金属，以及位于所述欧姆接触势垒金属上的填孔金属；
在所述栅极结构和部分所述外延层上的第二区域上形成肖特基接触势垒金属。
可选的，在所述第一沟槽中形成屏蔽栅结构、在所述第二沟槽中形成栅极结构包括：
在所述第一沟槽的内壁上生长第一介质层，在所述第一介质层上淀积第一栅极，对部分所述第一栅极和部分所述第一介质层分别进行刻蚀得到所述屏蔽栅结构和所述栅极结构；
在所述第二沟槽的内壁上生长第一介质层，在所述第一介质层上淀积第一栅极，对部分所述第一栅极和部分所述第一介质层进行刻蚀得到所述栅极结构。
可选的，在所述第一沟槽中形成控制栅结构包括：
在所述屏蔽栅结构上生长第二介质层，在所述第二介质层上淀积第二栅极，对部分所述第二栅极进行刻蚀得到所述控制栅结构。
本申请实施例相对于现有技术相比存在的有益效果是：通过在屏蔽栅场效应晶体管中集成肖特基势垒二极管，即在屏蔽栅场效应晶体管旁边设置若干个第二沟槽，各个第二沟槽中设置有栅极结构，在屏蔽栅场效应晶体管通电工作时，将肖特基接触势垒金属、栅极结构和分布于栅极结构周围的第一导电类型的外延层之间进行短接形成MOS结构屏蔽电场，降低了肖特基二极管的反向漏电流，从而有效降低了续流二极管的导通电压，进而降低了导通损耗。并且，由于在屏蔽栅场效应晶体管集成的肖特基势垒二极管的开启电压在0.4V左右，在反向续流时，产生的功耗相比常规屏蔽栅场效应晶体管更低。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的一种屏蔽栅场效应晶体管结构的示意图；
图2为本发明一实施例提供的一种屏蔽栅场效应晶体管的制备方法流程图；
图3-图30是本发明一实施例提供的一种屏蔽栅场效应晶体管的各个制备过程下得到的相应结构示意图；
标号说明：
101、衬底层；102、外延层；103、体区；104、第一区域；105、第一沟槽；106、屏蔽栅结构；107、控制栅结构；108、源区；109、第二沟槽；110、第二区域；111、栅极结构；112、肖特基接触势垒金属；113、硬掩模介质层；114、光刻胶；115、第一介质层；116、第一栅极；117、第二介质层；118、第二栅极；119、金属孔；120、欧姆接触势垒金属；121、填孔金属；122、层间介质层；123、正面金属；124、背面金属；125、接触孔；127、MOS结构屏蔽电场。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
应理解，以下实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
为了说明本申请的技术方案，下面通过具体实施例来进行说明。
在一实施例中，如图1所示，提供的一种屏蔽栅场效应晶体管，包括：
第一导电类型的衬底层101；
第一导电类型的外延层102，外延层102位于衬底层101上；
第二导电类型的体区103，体区103位于外延层102上的第一区域104上；
若干个第一沟槽105，各个第一沟槽105沿深度方向贯穿体区103，并延伸至外延层102上的第一区域104内，各个第一沟槽105中设置有屏蔽栅结构106和控制栅结构107，控制栅结构107位于屏蔽栅结构106的上方；
第一导电类型的源区108，源区108位于体区103上；
若干个第二沟槽109，各个第二沟槽109沿深度方向延伸至外延层102上的第二区域110内，各个第二沟槽109中设置有栅极结构111；
肖特基接触势垒金属112，肖特基接触势垒金属112位于外延层102上的第二区域110以及各个栅极结构111上。
上述的屏蔽栅场效应晶体管中，衬底层101为第一导电类型，第一导电类型可以为N型，也可以为P型，衬底层101中掺杂的离子为N型重掺杂离子，N型掺杂离子可以为铝离子、硼离子以及铟(In)和镓(Ga)等。
上述的屏蔽栅场效应晶体管中，外延层102为第一导电类型，外延层102中掺杂的离子为N型轻掺杂离子，N型轻掺杂离子可以为氮离子、磷离子等。
上述的屏蔽栅场效应晶体管中，体区103通常具有与外延层102相反的导电类型，举例说明，在N型体区中，通常添加磷(P)等掺杂物质，而在P型体区中，通常添加硼(B)等掺杂物质。
上述的屏蔽栅场效应晶体管中，第一沟槽105按照预设形状进行刻蚀，穿过半导体器件的体区103，延伸至外延层102内部。沟槽通常通过光刻或者刻蚀等制造过程形成，光刻用于定义沟槽的形状，刻蚀用于将沟槽延预设方向刻入半导体材料，沟槽的深度和形状取决于器件的设计和所需的功能。
上述的屏蔽栅场效应晶体管中，源区108为N型，其导电类型与衬底层101和外延层102相同，均是第一导电类型。
上述的屏蔽栅场效应晶体管中，第二沟槽109按照预设形状进行刻蚀，穿过半导体器件的体区103，延伸至外延层102内部。举例说明，沟槽通常用于隔离不同部分的器件，定义电子元件的边界或形状，在半导体器件中，沟槽一般用于分离不同电子元件，以确保各电子元件之间互不干扰。
上述的屏蔽栅场效应晶体管中，肖特基接触势垒金属112可以通过PVD物理气相沉积等方法生长势垒层金属。
本实施例中，将外延层102分为左边的第一区域104和右边的第二区域110。分别形成第一区域104上的屏蔽栅场效应晶体管结构，形成第二区域110上的肖特基势垒二极管结构，即肖特基势垒二极管结构在屏蔽栅场效应晶体管结构旁边。
本申请实施例的一种屏蔽栅场效应晶体管，通过在屏蔽栅场效应晶体管中集成肖特基势垒二极管，即在屏蔽栅场效应晶体管旁边设置若干个第二沟槽109，各个第二沟槽109中设置有栅极结构111，在屏蔽栅场效应晶体管通电工作时，将肖特基接触势垒金属112、栅极结构111和分布于栅极结构111周围的第一导电类型的外延层102之间进行短接形成MOS结构屏蔽电场，降低了肖特基二极管的反向漏电流，从而有效降低了续流二极管的导通电压，进而降低了导通损耗。并且，由于在屏蔽栅场效应晶体管集成的肖特基势垒二极管的开启电压在0.4V左右，在反向续流时，产生的功耗相比常规屏蔽栅场效应晶体管更低。
在一实施例中，如图1所示，屏蔽栅场效应晶体管的屏蔽栅结构106包括：位于第一沟槽105上的第一介质层115，位于第一介质层115上的第一栅极116。
具体地，第一介质层115可以是二氧化硅，也可以是多晶硅、金属、或者其他氧化物等材料。第一栅极116可以是多晶硅、金属等材料。
本申请实施例的一种屏蔽栅场效应晶体管，第一介质层115可以减小电容，增减耐压，第一栅极116可以通过施加适当的电场来控制或调节电子通道的导通和截止。
在一实施例中，如图1所示，屏蔽栅场效应晶体管的控制栅结构107包括：位于屏蔽栅结构106上的第二介质层117，位于第二介质层117上的第二栅极118。
具体地，通过生长、淀积等方式形成U型的第二介质层117，第二介质层包括底部介质层和两个侧壁介质层，其中，第二介质层的形状可以为U型，也可以是其他形状。通过化学机械研磨、刻蚀等方式形成第二栅极118，具体地的生长、淀积、化学机械研磨、刻蚀的厚度，次数可以根据实际需要电压平台的器件确定。
本申请实施例的一种屏蔽栅场效应晶体管，通过生长、淀积、化学机械研磨、刻蚀等方式形成控制栅结构107，以便于在后续步骤中得到符合设计要求的结构和性能。
在一实施例中，如图1所示，屏蔽栅场效应晶体管的栅极结构111包括：位于第二沟槽109上的第一介质层115，位于第一介质层115上的第一栅极116。
具体地，第一介质层115的厚度为第一栅极116的厚度为例如，第一介质层115的厚度可以为/>等，第一栅极116的厚度可以为/>等，具体的厚度根据实际需要电压平台的器件确定。
本申请实施例的一种屏蔽栅场效应晶体管，通过设置栅极结构111，可以在后续步骤中形成MOS结构屏蔽电场127，降低肖特基二极管的反向漏电流。
在一实施例中，如图1所示，屏蔽栅场效应晶体管还设置有：金属孔119，金属孔119位于体区103上，金属孔119内设置有欧姆接触势垒金属120，以及位于欧姆接触势垒金属120上的填孔金属121，欧姆接触势垒金属120的厚度小于肖特基接触势垒金属112的厚度。
具体地，金属孔119的形状可以根据具体情况预先设计，金属孔119的形状为规则四边形，还可以是不规则的多边形，圆形等。欧姆接触势垒金属120的厚度小于退火温度在700C以上，填孔金属121的厚度范围为/>肖特基接触势垒金属112的厚度大于/>退火温度为500C～700C。举例说明，填孔金属121的厚度为/>欧姆接触势垒金属120的厚度/>肖特基接触势垒金属112的厚度为/>
本申请实施例的一种屏蔽栅场效应晶体管，通过退火后与硅形成低电阻的欧姆接触、退火后形成肖特基接触势垒金属112，其中，欧姆接触势垒金属120的退火温度在700C以上，肖特基接触势垒金属112的退火温度为500C～700C，即不同的退火温度，对金属和半导体的接触电阻会产生一定影响，对于欧姆接触势垒金属120，需要的是小电阻，金属越厚，电阻就会越大。对于肖特基接触势垒金属112，需要的是形成稳定的肖特基接触势垒，如果金属太薄，工艺不稳定，形成的肖特基接触势垒太低，会造成反向漏电较大，因此，欧姆接触势垒金属120的厚度设置为小于肖特基接触势垒金属112的厚度。
在一实施例中，如图1所示，屏蔽栅场效应晶体管还设置有：层间介质层122，层间介质层122位于源区108、控制栅结构107和部分外延层102上的第二区域110上。
具体地，可以通过CVD化学气相沉积形成层间介质层122，层间介质层122可以是二氧化硅，还可以是氮化硅等材料。举例说明，层间介质层122的厚度范围为
本申请实施例的一种屏蔽栅场效应晶体管，通过在源区108、控制栅结构107和部分外延层102上的第二区域110上设置层间介质层122，以便在后续步骤中得到符合设计要求的结构和性能。
在一实施例中，如图1所示，屏蔽栅场效应晶体管还设置有：正面金属123、背面金属124，正面金属123位于层间介质层122、欧姆接触势垒金属120、填孔金属121和肖特基接触势垒金属112上，背面金属124位于衬底层101下方。
具体地，正面金属123和背面金属124的材料可以分别为铝、硅、铜合金等材料。举例说明，可以通过淀积的方式生长正面金属123和背面金属124，其中，正面金属123的厚度在4um以上，背面金属124的厚度在1um以上。
本申请实施例的一种屏蔽栅场效应晶体管，正面金属123和背面金属124通常用于引出电子流，以便将电流输入或输出到半导体器件。
在一实施例中，如图2所示，提供一种屏蔽栅场效应晶体管的制备方法，包括以下步骤：
步骤S21，提供第一导电类型的衬底层101；
如图3所示，第一导电类型的衬底层101为N型重掺杂浓度的衬底，掺杂浓度为1e19-4e19。举例说明，衬底层101可以是硅(Si)、碳化硅(SiC)等半导体材料。
步骤S22，在衬底层101上形成第一导电类型的外延层102；
如图3所示，第一导电类型的外延层102为N型低掺杂浓度的外延层102。举例说明，外延层102的掺杂浓度为1e15-1e17，具体的掺杂浓度可以根据实际需要电压平台的器件决定。
步骤S23，形成位于外延层102上的第一区域104内的若干个第一沟槽105，形成位于外延层102上的第二区域110内的若干个第二沟槽109；
如图4所示，在外延层102的表面生长硬掩模介质层113，将硬掩模介质层113作为后续刻蚀第一沟槽105和第二沟槽109的阻挡层，举例说明，硬掩模介质层113的生长范围可以为具体的生长范围还可以根据实际需要刻蚀的沟槽和刻蚀沟槽时介质层和栅极被刻蚀的比例来决定。
如图5所示，通过光刻工艺在硬掩模介质层113涂覆光刻胶114，定义出需要刻蚀的沟槽图形。如图6所示，通过刻开暴露区域的硬掩模介质层113，把图形转移到硬掩模介质层113上。去除光刻胶114，进行沟槽刻蚀。如图7所示，形成若干个第一沟槽105和若干个第二沟槽109。举例说明，刻蚀的沟槽宽度范围为0.2um-2um。
步骤S24，在第一沟槽105中形成屏蔽栅结构106；在第二沟槽109中形成栅极结构111；在第一沟槽105中形成控制栅结构107，控制栅结构107位于屏蔽栅结构106上方；
形成栅极结构111的具体过程如下：
如图8所示，在第一沟槽105和第二沟槽109中生长第一介质层115，举例说明，第一介质层115的厚度为如图9所示，在第一介质层115上淀积第一栅极116，举例说明，第一栅极116的厚度为/>如图10所示，通过化学机械研磨方式去除部分第一栅极116。通过CMP或者刻蚀第一介质层115，如图11所示，得到在第二沟槽109中形成的栅极结构111。
形成屏蔽栅结构106的具体过程如下：
在栅极结构111的表面涂覆光刻胶114，对第一沟槽105中的第一栅极116进行部分刻蚀，如图12所示。举例说明，刻蚀的深度范围为0.8um-1um。对第一沟槽105中的第一介质层115进行部分刻蚀，刻蚀过程中保证第一沟槽105中的第一介质层115刻蚀的刻蚀深度与第一沟槽105中的第一栅极116的刻蚀深度一样，使第一沟槽105中的第一介质层115与第一沟槽105中的第一栅极116保持齐平。举例说明，若第一沟槽105中第一栅极116的刻蚀深度为0.9um，则第一沟槽105中的第一介质层115的刻蚀深度也为0.9um，然后去除光刻胶114，得到第一沟槽105的屏蔽栅结构106，如图13所示。
形成控制栅结构107的具体过程如下：
在得到屏蔽栅结构106后，如图14所示，在屏蔽栅结构106上生长第二介质层117，第二介质层117的厚度为如图15所示，在第二介质层117上生长第二栅极118，第二栅极118的厚度为/>如图16所示，通过化学机械研磨方式去除部分第二栅极118，使得屏蔽栅结构106上第二栅极118的生长厚度小于栅极结构111上第一栅极116的生长厚度。在第二栅极118表面生长第二介质层117，得到控制栅结构107，如图17所示，控制栅结构107的深度为0.8um-1um。
步骤S25，在外延层102上的第一区域104内形成第二导电类型的体区103，使得第一沟槽105沿深度方向贯穿体区103，并延伸至外延层102上的第一区域104内；
具体地，在得到屏蔽栅结构106、控制栅结构107和栅极结构111之后，如图18所示，首先在栅极结构111上涂覆光刻胶114，从第一区域104表面向下注入P型离子，离子的浓度为1e17-1e18。去除光刻胶114，利用炉管工艺退火激活注入的离子，形成体区103，如图19所示，体区103的深度为0.6um-0.8um。其中，体区103的深度小于控制栅结构107的深度。
步骤S26，在体区103上形成第一导电类型的源区108；
具体地，首先在栅极结构111和第二区域110上涂覆光刻胶114，利用光刻胶114在体区103上定义需要注入离子的区域，并从第一区域104表面向下注入N型离子，如图20所示。去除光刻胶114，利用炉管工艺退火激活注入的离子，形成源区108，如图21所示。举例说明，注入的离子可以是砷离子，也可以是磷离子等。源区108的深度为0.1um左右，离子的浓度为1e19-1e20。
步骤S27，在源区108、控制栅结构107和部分外延层102上的第二区域110上形成层间介质层122；
如图22所示，利用CVD化学气相沉积生长二氧化硅形成层间介质层122，举例说明，层间介质层122的厚度为
步骤S28，在层间介质层122、部分源区108、部分体区103的内部形成金属孔119，金属孔119设置有欧姆接触势垒金属120，以及位于欧姆接触势垒金属120上的填孔金属121；
形成金属孔119的具体过程如下：
首先，在层间介质层122上涂覆光刻胶114，通过光刻胶114定义体区103和源区108上方需要刻蚀的接触孔125的图形，并进行刻蚀，如图23所示。其中，接触孔125的宽度为0.2um-0.4um。去除光刻胶114，并从源区108表面向下继续刻蚀硅，形成接触孔125，如图24所示。举例说明，刻蚀的深度超过源区108的深度，接触孔125的深度为0.2um-0.4um。
然后，通过PVD物理气相沉积方式在接触孔125和层间介质层122上生长一层势垒层金属，退火后与硅形成低电阻率的欧姆接触势垒金属120，如图25所示。举例说明，欧姆接触势垒金属120的厚度小于在欧姆接触势垒金属120上生长一层台阶覆盖能力强的金属，形成填孔金属121，如图26所示。举例说明，填孔金属121的厚度为/>通过CMP化学机械研磨或者刻蚀等方式去除部分填孔金属121，形成金属孔119，如图27所示。
步骤S29，在栅极结构111和部分外延层102上的第二区域110上形成肖特基接触势垒金属112。
在形成金属孔119后，在层间介质层122和金属孔119的上方涂覆光刻胶114，其中，涂覆的光刻胶114为负胶，形成倒梯形结构。对栅极结构111上的层间介质层122进行刻蚀，如图28所示。然后，通过PVD物理气相沉积方式在光刻胶114和栅极结构111上生长一层势垒层金属，然后利用lift-off(剥离)工艺去除层间介质层122和金属孔119上的光刻胶114和光刻胶114上的势垒层金属，并退火以形成肖特基接触势垒金属112，如图29所示。
本实施例的制备方法，通过在屏蔽栅场效应晶体管中集成肖特基势垒二极管，即在屏蔽栅场效应晶体管旁边设置若干个第二沟槽109，各个第二沟槽109中设置有栅极结构111，在屏蔽栅场效应晶体管通电工作时，将肖特基接触势垒金属112、栅极结构111和分布于栅极结构111周围的第一导电类型的外延层102之间进行短接形成MOS结构屏蔽电场，降低了肖特基二极管的反向漏电流，从而有效降低了续流二极管的导通电压，进而降低了导通损耗。并且，由于在屏蔽栅场效应晶体管集成的肖特基势垒二极管的开启电压在0.4V左右，在反向续流时，产生的功耗相比常规屏蔽栅场效应晶体管更低。
在一实施例中，在形成肖特基接触势垒金属112之后，屏蔽栅场效应晶体管的制备方法还包括：
在层间介质层122、金属孔119和肖特基接触势垒金属112上淀积金属，形成正面金属123。在衬底层101的下方淀积金属，形成背面金属124，如图30所示。其中正面金属123的厚度大于背面金属124的厚度，举例说明，正面金属123的厚度大于4um，背面金属124的厚度范围为1um-4um。
在一实施例中，在第一沟槽105中形成屏蔽栅结构106、在第二沟槽109中形成栅极结构111包括：
在第一沟槽105的内壁上生长第一介质层115，在第一介质层115上淀积第一栅极116，对部分第一栅极116和部分第一介质层115分别进行刻蚀得到屏蔽栅结构106和栅极结构111；
如图8-图13所示，在第一沟槽105和第二沟槽109中生长第一介质层115，在第一介质层115上淀积第一栅极116，通过化学机械研磨方式去除部分第一栅极116。通过化学机械研磨方式或者刻蚀的方式刻蚀第一介质层115，得到在第二沟槽109中形成的栅极结构111。在栅极结构111的表面涂覆光刻胶114，对第一沟槽105中的第一栅极116进行部分刻蚀，对第一沟槽105中的第一介质层115进行部分刻蚀，去除光刻胶114，得到第一沟槽105的屏蔽栅结构106。
本申请实施例的制备方法，通过在第一沟槽105的内壁上生长第一介质层115，在第一介质层115上淀积第一栅极116，分别对部分第一栅极116和部分第一介质层115进行刻蚀得到栅极结构111和屏蔽栅结构106。
在一实施例中，在第一沟槽105中形成控制栅结构107包括：
在屏蔽栅结构106上生长第二介质层117，在第二介质层117上淀积第二栅极118，对部分第二栅极118进行刻蚀得到控制栅结构107。
如图14-图17所示，在屏蔽栅结构106上生长第二介质层117，在第二介质层117上生长第二栅极118，通过化学机械研磨方式去除部分第二栅极118，在第二栅极118表面生长第二介质层117，得到控制栅结构107。
本申请实施例的制备方法，通过生长第二介质层117，在第二介质层117上淀积第二栅极118，分别对部分第二栅极118和部分第二介质层117进行刻蚀得到控制栅结构107。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
Claims (10)
1.一种屏蔽栅场效应晶体管，其特征在于，包括：
第一导电类型的衬底层；
第一导电类型的外延层，所述外延层位于所述衬底层上；
第二导电类型的体区，所述体区位于所述外延层上的第一区域上；
若干个第一沟槽，各个所述第一沟槽沿深度方向贯穿所述体区，并延伸至所述外延层上的第一区域内，各个所述第一沟槽中设置有屏蔽栅结构和控制栅结构，所述控制栅结构位于所述屏蔽栅结构的上方；
第一导电类型的源区，所述源区位于所述体区上；
若干个第二沟槽，各个所述第二沟槽沿深度方向延伸至所述外延层上的第二区域内，各个所述第二沟槽中设置有栅极结构；
肖特基接触势垒金属，所述肖特基接触势垒金属位于所述外延层上的第二区域以及各个所述栅极结构上。
2.如权利要求1所述的屏蔽栅场效应晶体管，其特征在于，所述屏蔽栅结构包括：位于所述第一沟槽上的第一介质层，位于所述第一介质层上的第一栅极。
3.如权利要求1所述的屏蔽栅场效应晶体管，其特征在于，所述控制栅结构包括：位于所述屏蔽栅结构上的第二介质层，位于所述所述第二介质层上的第二栅极。
4.如权利要求1所述的屏蔽栅场效应晶体管，其特征在于，所述栅极结构包括：位于所述第二沟槽上的第一介质层，位于所述第一介质层上的第一栅极。
5.如权利要求1所述的屏蔽栅场效应晶体管，其特征在于，还包括：
金属孔，所述金属孔位于所述体区上，所述金属孔内设置有欧姆接触势垒金属，以及位于所述欧姆接触势垒金属上的填孔金属，所述欧姆接触势垒金属的厚度小于所述肖特基接触势垒金属的厚度。
6.如权利要求5所述的屏蔽栅场效应晶体管，其特征在于，还包括：
层间介质层，所述层间介质层位于所述源区、所述控制栅结构和部分所述外延层上的第二区域上。
7.如权利要求6所述的屏蔽栅场效应晶体管，其特征在于，还包括：
正面金属、背面金属，所述正面金属位于所述层间介质层、所述欧姆接触势垒金属、所述填孔金属和所述肖特基接触势垒金属上，所述背面金属位于所述衬底层下方。
8.一种屏蔽栅场效应晶体管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型的衬底层；
在所述衬底层上形成第一导电类型的外延层；
形成位于所述外延层上的第一区域内的若干个第一沟槽，形成位于所述外延层上的第二区域内的若干个第二沟槽；
在所述第一沟槽中形成屏蔽栅结构；在所述第二沟槽中形成栅极结构；在所述第一沟槽中形成控制栅结构，所述控制栅结构位于所述屏蔽栅结构上方；
在所述外延层上的第一区域内形成第二导电类型的体区，使得所述第一沟槽沿深度方向贯穿所述体区，并延伸至所述外延层上的第一区域内；
在所述体区上形成第一导电类型的源区；
在所述源区、所述控制栅结构和部分所述外延层上的第二区域上形成层间介质层；
在所述层间介质层、部分所述源区、部分所述体区的内部形成金属孔，所述金属孔设置有欧姆接触势垒金属，以及位于所述欧姆接触势垒金属上的填孔金属；
在所述栅极结构和部分所述外延层上的第二区域上形成肖特基接触势垒金属。
9.如权利要求8所述的制备方法，其特征在于，在所述第一沟槽中形成屏蔽栅结构、在所述第二沟槽中形成栅极结构包括：
在所述第一沟槽的内壁上生长第一介质层，在所述第一介质层上淀积第一栅极，对部分所述第一栅极和部分所述第一介质层分别进行刻蚀得到所述屏蔽栅结构和所述栅极结构。
10.如权利要求8所述的制备方法，其特征在于，在所述第一沟槽中形成控制栅结构包括：
在所述屏蔽栅结构上生长第二介质层，在所述第二介质层上淀积第二栅极，对部分所述第二栅极进行刻蚀得到所述控制栅结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311611439.3A CN117650179A (zh) | 2023-11-27 | 2023-11-27 | 一种屏蔽栅场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311611439.3A CN117650179A (zh) | 2023-11-27 | 2023-11-27 | 一种屏蔽栅场效应晶体管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117650179A true CN117650179A (zh) | 2024-03-05 |
Family
ID=90044512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311611439.3A Pending CN117650179A (zh) | 2023-11-27 | 2023-11-27 | 一种屏蔽栅场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117650179A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097322A (zh) * | 2009-12-09 | 2011-06-15 | 半导体元件工业有限责任公司 | 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 |
| US20130181319A1 (en) * | 2012-01-17 | 2013-07-18 | Richtek Technology Corporation | Trench Schottky Barrier Diode and Manufacturing Method Thereof |
| CN104681448A (zh) * | 2013-11-29 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 肖特基晶体管的结构及制造方法 |
| CN113972203A (zh) * | 2021-11-16 | 2022-01-25 | 无锡先瞳半导体科技有限公司 | 整合肖特基二极管的沟槽mos功率器件及其制造工艺 |
-
2023
- 2023-11-27 CN CN202311611439.3A patent/CN117650179A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097322A (zh) * | 2009-12-09 | 2011-06-15 | 半导体元件工业有限责任公司 | 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 |
| US20130181319A1 (en) * | 2012-01-17 | 2013-07-18 | Richtek Technology Corporation | Trench Schottky Barrier Diode and Manufacturing Method Thereof |
| CN104681448A (zh) * | 2013-11-29 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 肖特基晶体管的结构及制造方法 |
| CN113972203A (zh) * | 2021-11-16 | 2022-01-25 | 无锡先瞳半导体科技有限公司 | 整合肖特基二极管的沟槽mos功率器件及其制造工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11081575B2 (en) | Insulated gate bipolar transistor device and method for manufacturing the same | |
| US8653535B2 (en) | Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof | |
| KR101398125B1 (ko) | 자기정렬 고속 회복 다이오드 및 그 제조 방법 | |
| US7368371B2 (en) | Silicon carbide Schottky diode and method of making the same | |
| US8835935B2 (en) | Trench MOS transistor having a trench doped region formed deeper than the trench gate | |
| WO2003073468A2 (en) | Silicon carbide bipolar junction transistor with overgrown base region | |
| US10686051B2 (en) | Method of manufacturing power semiconductor device | |
| CN113972261A (zh) | 碳化硅半导体器件及制备方法 | |
| WO2012150161A1 (en) | Bipolar junction transistor in silicon carbide with improved breakdown voltage | |
| US20140210052A1 (en) | Semiconductor Device and Method for Manufacturing a Semiconductor Device | |
| US20070205430A1 (en) | Method and structure of refractory metal reach through in bipolar transistor | |
| CN111081758B (zh) | 降低导通电阻的SiC MPS结构及制备方法 | |
| US20180019348A1 (en) | High Speed Schottky Rectifier | |
| CN110931548A (zh) | 一种半导体器件结构及其制造方法 | |
| US11616123B2 (en) | Enhancement on-state power semiconductor device characteristics utilizing new cell geometries | |
| CN111164759A (zh) | 具有高电流容量的馈线设计 | |
| CN113471301B (zh) | 一种沟槽肖特基二极管及其制备方法 | |
| CN117650179A (zh) | 一种屏蔽栅场效应晶体管及其制备方法 | |
| CN111799336B (zh) | 一种SiC MPS二极管器件及其制备方法 | |
| CN117594658B (zh) | 一种沟槽型场效应晶体管及其制备方法 | |
| CN116344628B (zh) | 一种屏蔽栅结构的肖特基二极管及其制备方法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| CN103515449A (zh) | 一种具有电荷补偿沟槽肖特基半导体装置及其制备方法 | |
| KR101928253B1 (ko) | 전력 반도체 소자의 제조 방법 | |
| CN115332263A (zh) | 半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |