CN113471301B - 一种沟槽肖特基二极管及其制备方法 - Google Patents
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Abstract
本发明提供了一种沟槽肖特基二极管，包括形成于N型重掺杂半导体衬底上的N型轻掺杂半导体外延层，形成于所述N型轻掺杂半导体外延层的上部的多个沟槽，所述沟槽的底部形成有P型掺杂区；形成于所述沟槽的侧壁栅氧化层，覆盖在所述沟槽侧壁的栅氧化层和沟槽圆弧形底部的P型掺杂区的多晶硅，形成于势垒源区的浅层P型掺杂区，形成于所述N型轻掺杂半导体外延层上的绝缘层，形成于所述势垒源区和所述绝缘层之上的势垒金属层，形成于所述势垒金属层之上的阳极金属层，以及形成于所述N型重掺杂半导体衬底之下的阴极金属层。本发明可有效改善沟槽底部电场分布以及晶圆正面的表面态，在提高反向击穿电压的同时降低了正向导通电压。
Description
技术领域
本发明属于半导体器件领域，特别涉及一种沟槽结构肖特基二极管器件及其制备方法。
背景技术
沟槽肖特基二极管(TMBS)是利用金属与半导体之间接触势垒进行工作的一种多数载流子器件，通过利用金属-氧化物-半导体(MOS)结构的电荷耦合作用，改变在MOS结构之间漂移区的电场强度分布，抑制了漂移区肖特基势垒结表面峰值电场强度，使得峰值电场强度出现在器件的体内，从而优化了器件的正反向电参数特性。由于这种二极管与普通的P-N结构型二极管相比，具有正向压降小、速度快等特点，因此在现代通讯、超高速器件、微波电路、开关电源、变频器及驱动器等领域中具有广泛用途。
TMBS整流器件如图1所示，其具有沟槽结构，在沟槽内壁具有绝缘层，在沟槽内填充导电材料，从而形成沟槽MOS结构，沟槽MOS结构围绕在肖特基势垒结周围。在器件接反向偏压时，沟槽MOS结构有利于降低肖特基表面的电场强度，抑制了肖特基势垒结随反向偏压增大而势垒高度降低的效应。沟槽之间的宽度和深度对肖特基势垒降低效应影响显著，沟槽的宽度越窄和沟槽的深度越深，肖特基表面的电场强度越小，这样有利于器件的反向漏电流的降低和反向击穿电压的升高，但是沟槽的宽度的减少和深度的增加会降低器件的正向导通特性，引起导通电阻的升高。
专利CN106129126A提供了一种沟槽肖特基二极管(如图1所示)，该专利包括先在沟槽底部形成P型注入区110，然后在沟槽内部形成栅氧化层30，并在所述栅氧化层30上淀积多晶硅40等工艺步骤，用于改善沟槽底部的电场分布。但该专利肖特基二极管的沟槽底部的电场分布以及晶圆正面的表面态仍存在较大改进空间。
发明内容
本发明所要解决的技术问题是克服上述现有技术缺陷，提供一种新型沟槽肖特基二极管，可有效改善沟槽底部电场分布以及晶圆正面的表面态，在提高反向击穿电压的同时降低正向导通电压。
为解决上述技术问题，本发明提供了一种沟槽肖特基二极管，包括：
N型重掺杂半导体衬底；
N型轻掺杂半导体外延层，形成于所述N型重掺杂半导体衬底之上；
多个沟槽，形成于所述N型轻掺杂半导体外延层中，所述沟槽的底部形成有P型掺杂区，所述沟槽的侧壁上形成有栅氧化层，且所述沟槽内沉积有多晶硅以覆盖所述栅氧化层和所述P型掺杂区；
绝缘层，形成于所述N型轻掺杂半导体外延层之上，且所述绝缘层上开设有窗口以形成势垒源区；
浅层P型掺杂区，通过P型掺杂方式形成在位于所述势垒源区的所述N型轻掺杂半导体外延层表面上；势垒金属层，形成在所述绝缘层和位于所述势垒源区的所述N型轻掺杂半导体外延层之上；
阳极金属层，形成于所述势垒金属层之上；
阴极金属层，形成于所述N型重掺杂半导体衬底之下。
可选的，所述沟槽肖特基二极管还包括保护层，所述保护层形成于所述阳极金属层和所述绝缘层之上，并在对应所述绝缘层的所述窗口位置处开设有电极窗口。
可选的，所述N型重掺杂半导体衬底的掺杂源为砷，掺杂电阻率小于0.005Ω.cm。
可选的，所述N型轻掺杂半导体外延层的掺杂源为磷或砷，掺杂电阻率范围为0.1～20Ω.cm。
可选的，所述多个沟槽的深度为1～5um。
可选的，所述栅氧化层厚度范围为500～5000埃，所述多晶硅的淀积厚度范围为2500～10000埃，且所述多晶硅的掺杂电阻率小于10Ω.cm。
可选的，所述沟槽底部的P型掺杂区的掺杂源为硼，掺杂剂量范围为1e10～1e13atom/cm2。
可选的，所述浅层P型掺杂区的掺杂源为硼或铝，掺杂剂量范围为1e10～1e14atom/cm2。
可选的，所述沟槽的底部为圆弧形底部。
为解决上述技术问题，本发明还提供了一种沟槽肖特基二极管的制备方法，包括如下步骤：
在N型重掺杂半导体衬底上形成N型轻掺杂半导体外延层；
在所述N型轻掺杂半导体外延层上形成多个沟槽；
在所述多个沟槽底部注入P型离子，形成P型掺杂区；
在所述多个沟槽的侧壁上形成栅氧化层；
在所述多个沟槽内沉积多晶硅，使得所述多晶硅填充满所述沟槽内，并覆盖所述栅氧化层和P型掺杂区；
在所述N型轻掺杂半导体外延层上形成绝缘层；
在所述绝缘层上开设窗口以形成势垒源区；
在位于所述势垒源区的所述N型轻掺杂半导体外延层表面上形成浅层P型掺杂区；
在所述绝缘层和位于所述势垒源区的所述N型轻掺杂半导体外延层上淀积势垒金属层；
在所述势垒金属层上形成阳极金属层；
在所述N型重掺杂半导体衬底之下形成阴极金属层。
本发明的有益效果：本发明提供的沟槽肖特基二极管，1、因在沟槽底部形成有P型掺杂区，相当于沟槽底部增加一个PN结构，在器件反向耗尽时达到扩展电场和改善沟槽底部直角拐角处的峰值电场目的，最终在不改变正向导通电压的情况下，提高反向击穿电压，2、通过在势垒源区的表层通过离子注入的方式形成浅层P型掺杂区，可以有效的调节表面态，降低反向漏电流和正向导通电压。3、虽然专利CN106129126A提供的沟槽肖特基二极管也在沟槽底部形成P型注入区，但该专利和本发明的区别在于，该专利是在沟槽底部形成了P型注入区后，在沟槽内形成栅氧化层，然后在栅氧化层上淀积多晶硅，使得多晶硅和P型注入区之间存在着栅氧化层的隔离，这种结构反向耐压主要依靠沟槽的物理扩展来对电场进行夹断，其存在同等条件下反向击穿电压偏低的问题；而本发明是先把沟槽底部的栅氧化层去除之后，再淀积多晶硅，使得多晶硅覆盖至P型掺杂区，二者直接接触，本发明与之相比的优点是通过多晶硅和沟槽底部P型掺杂区相连，等于在沟槽底部设置了一个PN结，该结构不尽可以将耗尽电场扩展的更深，也使电场更加平缓且更容易对势垒区形成夹断，这样在同等条件下就获得了更高的反向击穿电压和降低了漏电流。
附图说明
图1是现有技术的肖特基二极管结构示意图；
图2是本发明实施例的肖特基二极管结构示意图；
图3是本发明实施例制备N型重掺杂半导体衬底的示意图；
图4是本发明实施例制备N型轻掺杂半导体外延层的示意图；
图5是本发明实施例在N型轻掺杂半导体外延层中形成多个沟槽的示意图；
图6是本发明实施例在沟槽底部形成P型掺杂区并形成圆弧形底部的示意图；
图7是本发明实施例在沟槽内形成栅氧化层及淀积多晶硅的示意图；
图8是本发明实施例在N型轻掺杂半导体外延层上形成绝缘层及势垒源区窗口的示意图；
图9是本发明实施例在势垒源区上形成浅层P型掺杂区的示意图；
图10是本发明实施例制备势垒金属层的示意图；
图11是本发明实施例制备阳极金属层的示意图；
图12是本发明实施例制备保护层的示意图；
图13是本发明实施例制备阴极金属层的示意图。
图中：101、N型重掺杂半导体衬底；200、N型轻掺杂半导体外延层；210、沟槽；220、沟槽底部P型掺杂区；230、栅氧化层；240、多晶硅；300、浅层P型掺杂区；400、绝缘层；500、势垒金属层；600、阳极金属层；700、阴极金属层；800、保护层；810、电极窗口。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例首先提供了一种沟槽肖特基二极管(如图2所示)，具体包括：
N型重掺杂半导体衬底101，所述N型重掺杂半导体衬底可以为高掺杂浓度(N+型)的半导体基板，例如可以为硅衬底、锗衬底或锗硅衬底等。所述半导体衬底内原位掺杂有N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本发明的优选实施例中具体提供N型重掺杂半导体衬底101为N+掺杂的<100>晶向的衬底，掺杂源为砷，掺杂电阻率优选小于0.005Ω.cm。所述范围可以使衬底电阻率对正向压降的影响基本可以忽略，且成本较低。
N型轻掺杂半导体外延层200，形成于N型重掺杂半导体衬底101之上。N型轻掺杂半导体外延层200可以为低掺杂浓度(N-型)的半导体基板，N型轻掺杂半导体外延层200具有一定的厚度，以便后续在其上进行多个沟槽210的蚀刻。本发明的优选实施例具体提供在N型重掺杂半导体衬底101(即N+衬底)上通过扩散工艺形成N型掺杂构成N型轻掺杂半导体外延层200(即N-外延层)，其掺杂源为磷或砷，其掺杂电阻率范围优选为0.1～20Ω.cm，该层外延的厚度和电阻率可根据不同的反向击穿电压要求，进行调整。
多个沟槽210，可通过干法蚀刻的方式形成于所述N型轻掺杂半导体外延层200中，本发明的优选实施例中所述沟槽210的深度优选为1～5um。所述沟槽210的底部注入有P型离子，以形成P型掺杂区220，其掺杂源为硼，掺杂剂量范围为1e10～1e13atom/cm2。其中，沟槽210的底部可以是圆弧形底部，即P型掺杂区220为圆弧形掺杂区。
栅氧化层230，仅存在于所述沟槽210的侧壁上(沟槽210底部和N型轻掺杂半导体外延层200上的栅氧化层均在工艺过程中被去除掉)。本发明的优选实施例中所述栅氧化层230的厚度范围优选为500～5000埃，可根据反向电压要求不同，进行相应的厚度调整。其中，沟槽210内沉积有多晶硅240，多晶硅240覆盖在所述沟槽210侧壁的栅氧化层和沟槽210圆弧形底部的P型掺杂区上，本发明的优选实施例中所述多晶硅240的淀积厚度范围优选为2500～10000埃，其掺杂电阻率小于10Ω.cm。电阻率越小其接触电阻越小，对器件正向电压的影响就越小。
绝缘层400，形成于所述N型轻掺杂半导体外延层200之上，且所述绝缘层400开设有窗口(也即开口)以形成势垒源区，即绝缘层400的窗口区域即为势垒源区，通过在绝缘层400开设窗口，以暴露部分的N型轻掺杂半导体外延层200，即位于势垒源区的N型轻掺杂半导体外延层200未被绝缘层400覆盖。此外，如图2所示，在势垒源区的N型轻掺杂半导体外延层200上具有部分沟槽210。本发明的优选实施例中该绝缘层400可以是热氧化或淀积形成有硼磷掺杂或没有硼磷掺杂的氧化层。
浅层P型掺杂区300，通过P型掺杂的方式形成位于所述势垒源区的所述N型轻掺杂半导体外延层表面上。即本申请实施例中，在未被绝缘层400覆盖(也即位于势垒源区)的N型轻掺杂半导体外延层表面上，通过离子注入方式离子注入掺杂有硼或者铝的P型离子，从而在N型轻掺杂半导体外延层表面上形成浅层P型掺杂区300。本发明的优选实施例中所述浅层P型掺杂区300的掺杂源为硼或铝，掺杂剂量范围优选为1e10～1e14atom/cm2，可以有效的调节表面态，降低正向导通电压。
势垒金属层500，形成于所述绝缘层400和位于所述势垒源区的所述N型轻掺杂半导体外延层200之上，本发明的优选实施例中通过蒸镀或溅射的方式在已形成浅层P型掺杂区300的晶圆面淀积势垒金属层500，势垒金属可以是镍、铂、金、钛、钼等，并通过合金过程与N型轻掺杂半导体外延层200形成的肖特基接触区。
阳极金属层600，形成于所述势垒金属层500之上。本发明的优选实施例中通过蒸镀或溅射的方式在晶圆正面淀积阳极金属层600，正面金属可以为铝、金、钛镍银等，并使用预先设计的掩膜版定义，通过光刻和蚀刻的方式形成阳极金属电极。
阴极金属层700，形成于所述N型重掺杂半导体衬底101之下。本发明的优选实施例中阴极金属结构包括但不限于TiNiAg/NiAg/AlTiNiAg等，通过蒸镀工艺使金属结构与硅界面形成欧姆接触，降低背面接触电阻，并形成背面引线。
本发明的优选实施例中还包括有保护层800，所述保护层800形成于所述阳极金属层600和所述绝缘层400之上，并在所述阳极金属层600中对应绝缘层400的窗口的区域开设有电极窗口810。本发明的优选实施例中晶圆正面通过淀积或涂布的方式形成绝缘保护层，该绝缘层可以是聚酰亚胺、氧化层、氮化硅等膜层结构或组合，并使用预先设计的掩膜版定义，通过光刻和蚀刻的方式在所述阳极金属层600区域开设有电极窗口810。
本申请实施例中，因在沟槽底部形成有P型掺杂区，相当于沟槽底部增加一个PN结构，在器件反向耗尽时达到扩展电场和改善沟槽底部直角拐角处的峰值电场目的，最终在不改变正向导通电压的情况下，提高反向击穿电压；此外、通过在势垒源区的表层通过离子注入的方式形成浅层P型掺杂区，可以有效的调节表面态，降低反向漏电流和正向导通电压。此外，本发明是先把沟槽底部的栅氧化层去除之后，再淀积多晶硅，使得多晶硅覆盖至P型掺杂区，二者直接接触，本发明与现有技术相比的优点是通过多晶硅和沟槽底部P型掺杂区相连，等于在沟槽底部设置了一个PN结，该结构不尽可以将耗尽电场扩展的更深，也使电场更加平缓且更容易对势垒区形成夹断，这样在同等条件下就获得了更高的反向击穿电压和降低了漏电流。
此外，通过先在注入沟槽底部注入形成P型掺杂区，再对底部进行圆弧化处理的步骤，使沟槽底部P型掺杂区的拐角处变成圆弧状形态，底部圆弧位于P型掺杂区内，二者合二为一可发生协同作用，PN结环形电场结合圆角处的圆弧电场，使该处电场更加平坦化，提高了反向击穿电压。此结构改变漂移区的电场强度分布，从而降低了器件在沟槽拐角处的峰值电场，因此进一步改善器件的反向阻断特性和器件的正向导通特性。可以更加有效的降低其电场强度,提高反向击穿电压。
本发明的又一实施例提供了一种肖特基二极管的制备方法(如图3-13所示)，包括如下步骤：
在N型重掺杂半导体衬底101上形成N型轻掺杂半导体外延层200；
在所述N型轻掺杂半导体外延层200上形成多个沟槽210；
在所述多个沟槽210底部注入P型离子，形成P型掺杂区220；
在所述多个沟槽210内通过热氧化的方式生成牺牲氧化层，然后通过湿法腐蚀的方式，将所述牺牲氧化层去除，使得沟槽210底部形成为带有所述P型掺杂区220的圆弧形底部；
在所述多个沟槽210的侧壁上形成栅氧化层230，例如，可以在沟槽210内部和所述N型轻掺杂半导体外延层200表面形成栅氧化层230，将所述N型轻掺杂半导体外延层200表面及所述沟槽底部210的栅氧化层蚀刻干净，只保留沟槽侧壁上的栅氧化层230；
在所述多个沟槽210内淀积多晶硅240，使得所述多晶硅240填充满所述沟槽210内，并覆盖栅氧化层230和所述沟槽210圆弧形底部的P型掺杂区220；
在所述N型轻掺杂半导体外延层200上形成绝缘层400；
在所述绝缘层400上开设窗口以形成势垒源区；
在位于所述势垒源区的所述N型轻掺杂半导体外延层表面上通过离子注入的方式形成浅层P型掺杂区300，并进行高温激活；
在所述浅层P型掺杂区300上淀积势垒金属层500，并通过合金过程与所述N型轻掺杂半导体外延层200形成的肖特基接触区；
在所述势垒金属层500上形成阳极金属层600；
在所述N型重掺杂半导体衬底101之下形成阴极金属层700。
更具体的，作为优选实施例，结合图3-图13详述如下，
如图3所示，提供N型重掺杂半导体衬底101，所述N型重掺杂半导体衬底可以为高掺杂浓度(N+型)的半导体基板，例如可以为硅衬底、锗衬底或锗硅衬底等。所述半导体衬底内原位掺杂有N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本发明的优选实施例中具体提供N型重掺杂半导体衬底101为N+掺杂的<100>晶向的衬底，掺杂源为砷，掺杂电阻率优选小于0.005Ω.cm。
如图4所示，在N型重掺杂半导体衬底101上形成N型轻掺杂半导体外延层200。本发明的优选实施例中在N型重掺杂半导体衬底101上通过扩散工艺形成N型掺杂，构成N型轻掺杂半导体外延层200，其掺杂源为磷或砷，其掺杂电阻率范围优选为0.1～20Ω.cm，该层外延的厚度和电阻率可根据不同的反向击穿电压要求，进行调整。
如图5所示，在所述N型轻掺杂半导体外延层200上形成多个沟槽210，本发明的优选实施例中所述沟槽210可通过干法蚀刻的方式形成于所述N型轻掺杂半导体外延层200的上部，所述沟槽210的深度优选为1～5um，底部拐角角度范围优选为87℃～90℃。
如图6所示，首先，在所述多个沟槽210底部注入P型离子，退火形成P型掺杂区220，本发明的优选实施例中其掺杂源为硼，掺杂剂量范围为1e10～1e13atom/cm2。然后，在所述多个沟槽210内通过热氧化的方式生成牺牲氧化层(图上未示出)，所述牺牲氧化层的厚度范围优选为100～3000埃，再通过湿法腐蚀的方式，将所述牺牲氧化层(图上未示出)去除，使得沟槽210底部形成为带有所述P型掺杂区220的圆弧形底部。
如图7所示，先通过热氧化的方式在所述多个沟槽210内部和所述N型轻掺杂半导体外延层200表面形成栅氧化层230，再通过干法蚀刻将所述N型轻掺杂半导体外延层200表面及所述沟槽底部210的栅氧化层(图上未示出)蚀刻干净，只保留沟槽侧壁上的栅氧化层230。所述栅氧化层230的厚度范围优选为500～5000埃，可根据反向电压要求不同，进行相应的厚度调整。
在所述多个沟槽210侧壁上的栅氧化层230上淀积多晶硅240，使得所述多晶硅240填充满所述沟槽210内，并覆盖至所述沟槽210圆弧形底部的P型掺杂区220。作为本发明的优选实施例，还包括通过蚀刻的方式去除沟槽210以外的多晶硅。所述多晶硅240的淀积厚度范围优选为2500～10000埃，其掺杂电阻率小于10Ω.cm。电阻率越小其接触电阻越小，对器件正向电压的影响就越小。
如图8所示，在所述N型轻掺杂半导体外延层200上形成绝缘层400，本发明的优选实施例中该绝缘层400可以是热氧化或淀积形成有硼磷掺杂或没有硼磷掺杂的氧化层。通过预先设计的掩膜版在绝缘层400上通过自对准定义出势垒源区，并通过蚀刻的方式将势垒源区的绝缘层去除，去除的方式可以是干法蚀刻和湿法蚀刻，从而在绝缘层400上形成窗口，该窗口的区域即为势垒源区。
如图9所示，位于所述势垒源区的N型轻掺杂半导体外延层200未被绝缘层400覆盖，在位于所述势垒源区的N型轻掺杂半导体外延层200的表面通过离子注入的方式形成浅层P型掺杂区300，并进行高温激活。本发明的优选实施例中通过离子注入的方式进行硼或铝的P型杂质注入，掺杂剂量范围优选为1e10～1e14atom/cm2，去除光阻后进行高温激活，包括高温退火、快速退火、激光退火等方式，该工艺主要使注入离子激活。本步骤通过离子注入的方式形成浅层P型掺杂区300，可以有效的调节表面态，降低正向导通电压。
如图10所示，本发明的优选实施例中通过蒸镀或溅射的方式在已形成浅层P型掺杂区300的晶圆面淀积势垒金属层500，势垒金属可以是镍、铂、金、钛、钼等，并通过合金过程与N型轻掺杂半导体外延层200形成的肖特基接触区。
如图11所示，在所述势垒金属层500上形成阳极金属层600，本发明的优选实施例中通过蒸镀或溅射的方式在晶圆正面淀积阳极金属层600，正面金属可以为铝、金、钛镍银等，并使用预先设计的掩膜版定义，通过光刻和蚀刻的方式形成阳极金属电极。
如图12所示，本发明的优选实施例中在所述阳极金属层600和所述绝缘层400之上形成保护层800，并通过光刻和蚀刻的方式在所述阳极金属层600中对应绝缘层400的窗口的区域开设有电极窗口810。本发明的优选实施例中晶圆正面通过淀积或涂布的方式形成保护层800，所述保护层800可以是聚酰亚胺、氧化层、氮化硅等膜层结构或组合，并使用预先设计的掩膜版定义。
作为本发明的优选实施例，还包括对所述N型重掺杂半导体衬底101下表面进行研磨，研磨后厚度优选为50um～350um，根据不同产品进行相应的调整。该工艺主要目的为将衬底厚度减薄，以降低器件导通电阻，降低器件工作时的发热量，提高产品性能和可靠性。
作为本发明的优选实施例，还包括对研磨后的衬底进行腐蚀，用化学的方法消除产品研磨产生的应力和硅颗粒残留，腐蚀厚度范围优选为0.5um～20um。
如图13所示，在所述N型重掺杂半导体衬底101之下形成阴极金属层700。本发明的优选实施例中形成阴极金属层700的过程包括对N型重掺杂半导体衬底101下表面进行金属蒸镀，所述金属选自TiNiAg、NiAg或AlTiNiAg中的至少一种，并形成背面引线。
本发明提供的沟槽肖特基二极管，因在沟槽底部形成有P型掺杂区，在器件反向耗尽时达到扩展电场和改善沟槽底部直角拐角处的峰值电场目的，在不改变正向导通电压的情况下，提高反向击穿电压；此外，通过先在注入沟槽底部注入形成P型掺杂区，再对底部进行圆弧化处理的步骤，使沟槽底部P型掺杂区的拐角处变成圆弧状形态，底部圆弧位于P型掺杂区内，二者合二为一可发生协同作用，PN结环形电场结合圆角处的圆弧电场，使该处电场更加平坦化，提高了反向击穿电压。此结构改变漂移区的电场强度分布，从而降低了器件在沟槽拐角处的峰值电场，因此进一步改善器件的反向阻断特性和器件的正向导通特性。可以更加有效的降低其电场强度,提高反向击穿电压。并且，本发明通过在势垒源区的表层通过离子注入的方式形成浅层P型掺杂区，可以有效的调节表面态，进一步降低了正向导通电压，提高了本发明沟槽肖特基二极管的综合电性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种沟槽肖特基二极管，其特征在于，包括：
N型重掺杂半导体衬底；
N型轻掺杂半导体外延层，形成于所述N型重掺杂半导体衬底之上；
多个沟槽，形成于所述N型轻掺杂半导体外延层中，所述沟槽的底部形成有P型掺杂区，所述沟槽的侧壁上形成有栅氧化层，且所述沟槽内沉积有多晶硅以覆盖所述栅氧化层和所述P型掺杂区；
绝缘层，形成于所述N型轻掺杂半导体外延层之上，且所述绝缘层上开设有窗口以形成势垒源区；
浅层P型掺杂区，通过离子注入的方式进行P型杂质注入并去除光阻后进行高温激活，形成在位于所述势垒源区的所述N型轻掺杂半导体外延层表面上，并覆盖所述势垒源区内沟槽的顶部区域和非沟槽的全部区域；
势垒金属层，形成在所述绝缘层和位于所述势垒源区的所述N型轻掺杂半导体外延层之上；
阳极金属层，形成于所述势垒金属层之上；
阴极金属层，形成于所述N型重掺杂半导体衬底之下。
2.根据权利要求1所述的沟槽肖特基二极管，其特征在于，还包括保护层，所述保护层形成于所述阳极金属层和所述绝缘层之上，并在对应所述绝缘层的所述窗口位置处开设有电极窗口。
3.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述N型重掺杂半导体衬底的掺杂源为砷，掺杂电阻率小于0.005Ω.cm。
4.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述N型轻掺杂半导体外延层的掺杂源为磷或砷，掺杂电阻率范围为0.1～20Ω.cm。
5.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述多个沟槽的深度为1～5um。
6.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述栅氧化层厚度范围为500～5000埃，所述多晶硅的淀积厚度范围为2500～10000埃，且所述多晶硅的掺杂电阻率小于10Ω.cm。
7.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述沟槽底部的P型掺杂区的掺杂源为硼，掺杂剂量范围为1e10～1e13 atom/cm2。
8.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述浅层P型掺杂区的掺杂源为硼或铝，掺杂剂量范围为1e10～1e14 atom/cm2。
9.根据权利要求1所述的沟槽肖特基二极管，其特征在于，所述沟槽的底部为圆弧形底部。
10.一种沟槽肖特基二极管的制备方法，其特征在于，包括如下步骤：
在N型重掺杂半导体衬底上形成N型轻掺杂半导体外延层；
在所述N型轻掺杂半导体外延层上形成多个沟槽；
在所述多个沟槽底部注入P型离子，形成P型掺杂区；
在所述多个沟槽的侧壁上形成栅氧化层；
在所述多个沟槽内沉积多晶硅，使得所述多晶硅填充满所述沟槽内，并覆盖所述栅氧化层和P型掺杂区；
在所述N型轻掺杂半导体外延层上形成绝缘层；
在所述绝缘层上开设窗口以形成势垒源区；
在位于所述势垒源区的所述N型轻掺杂半导体外延层表面上通过离子注入的方式进行P型杂质注入并去除光阻后进行高温激活，形成覆盖所述势垒源区内沟槽的顶部区域和非沟槽的全部区域的浅层P型掺杂区；
在所述绝缘层和位于所述势垒源区的所述N型轻掺杂半导体外延层上淀积势垒金属层；
在所述势垒金属层上形成阳极金属层；
在所述N型重掺杂半导体衬底之下形成阴极金属层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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