CN116344628B - 一种屏蔽栅结构的肖特基二极管及其制备方法 - Google Patents
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Abstract
本申请适用于半导体功率器件技术领域，提供了一种屏蔽栅结构的肖特基二极管及其制备方法，在第一外延层顶面形成有栅状沟槽结构，在第一外延层的顶面设置有第二外延层，第二外延层覆盖在栅状沟槽结构上，将栅状沟槽结构埋在第一外延层和第二外延层之间，省去了芯片表面的沟槽宽度的面积，正面金属层和第二外延层形成肖特基接触，增大了肖特基结的面积，从而大大增强器件的正向特性；同时在第二外延层上设置有第一通孔和第二通孔将栅状沟槽结构引出与正面金属层相联，在加反向电压时，由于沟槽间的电荷平衡效应，会在反向截止时形成耗尽区，实现反向耐压的需求。
Description
技术领域
本申请属于半导体功率器件技术领域，尤其涉及一种屏蔽栅结构的肖特基二极管及其制备方法。
背景技术
开关电源中运用了大量的功率整流器。功率整流器的性能对开关电源的整体性能有着重要的影响。肖特基二极管较传统的PN结二极管（PN结二极管是一种半导体器件，由p型半导体和n型半导体组成，通过将两种半导体材料结合在一起形成PN结，实现单向导电的特性。）具有较低的正向导通压降，无载流子存储效应，属于单极性器件，因而被广泛用作高频和快速幵关的理想器件。
传统的沟槽肖特基的芯片的有源区包含了沟槽与肖特基结两部分，沟槽和肖特基结的占比会影响器件的电流和电压特性。具体而言，沟槽的宽度占比越大，器件的开关速度越快，但是导通时的电流损耗也会增加；而肖特基结的占比面积越大，则器件的导通电压降低，但是开关速度会变慢。在正向导通时，正向导通电压的大小是由肖特基结的面积所占有源区的百分比决定；而在反向关断时，沟槽可以通过电荷调节，耗尽夹断沟槽间的肖特基通流路径减小漏电，同时承担反向耐压的作用。
所以为了保证反向的耐压不得不牺牲正向的肖特基结的面积，导致正向导通特性较低。
发明内容
本申请提供了一种屏蔽栅结构的肖特基二极管及其制备方法，可以解决有源区肖特基结的占比面积低、正向导通特性低的问题。
第一方面，本申请提供一种屏蔽栅结构的肖特基二极管，包括：
衬底；
设置于衬底上的第一外延层；
形成于第一外延层顶端的第一沟槽、第二沟槽和多个第三沟槽，第一沟槽、第二沟槽和多个第三沟槽互相连通形成栅状沟槽结构，栅状沟槽结构中填充有多晶硅，多晶硅与栅状沟槽结构之间形成有第一氧化层，多晶硅的顶面形成有第二氧化层；
设置于第一外延层顶端的第二外延层，第二外延层覆盖栅状沟槽结构，第二外延层上形成有第一通孔和第二通孔，第一通孔与第一沟槽对应设置，第二通孔与第二沟槽对应设置，第一通孔和第二通孔内均填充有第三氧化层；
正面金属层，正面金属层覆盖于第二外延层上，并与第二外延层形成肖特基接触，且正面金属层与第一通孔对应的位置处向第二外延层的方向延伸形成第一连接部，正面金属层与第二通孔对应的位置处向第二外延层的方向延伸形成第二连接部，第一连接部依次穿过第一通孔和第二氧化层，第二连接部依次穿过第二通孔和第二氧化层；
设置于正面金属层的底面的外表面的势垒金属层，势垒金属层与第一连接部底端对应的位置与多晶硅接触，势垒金属层与第二连接部底端对应的位置与多晶硅接触。
可选的，第一沟槽和第二沟槽的横截面积相等、且大于多个第三沟槽的横截面积，第一沟槽、第二沟槽和多个第三沟槽的深度均相等。
可选的，第一沟槽、第二沟槽和多个第三沟槽的深度为1500 ~ 2500nm。
可选的，第三氧化层的顶面与第二外延层的顶面处于同一水平面。
可选的，第二氧化层的顶面与第一外延层的顶面处于同一水平面。
可选的，第二外延层为低阻外延层。
可选的，第一氧化层的厚度为100 ~ 150nm。
可选的，第二氧化层的厚度为150 ~ 250nm。
第二方面，本申请还提供一种屏蔽栅结构的肖特基二极管的制备方法，其制备方法包括：
在衬底上生长第一外延层；
在第一外延层上刻蚀沟槽，使第一外延层上形成第一沟槽、第二沟槽和多个第三沟槽；第一沟槽、第二沟槽和多个第三沟槽互相连通形成栅状沟槽结构；
去除第一外延层顶面刻蚀残留的光刻胶；
在栅状沟槽结构的内壁进行牺牲氧化和栅氧生长，在栅状沟槽结构内壁上形成第一氧化层；
延第一外延层顶面进行多晶硅沉积，并进行多晶回刻，使栅状沟槽结构中填充多晶硅；
通过多晶氧化在多晶硅的顶面形成第二氧化层；
在第一外延层的顶面沉积第二外延层；
在第二外延层上与第一沟槽对应的位置处刻蚀出第一通孔，并在第二外延层上与第二沟槽对应的位置处刻蚀出第二通孔；
在第一通孔和第二通孔内沉积第三氧化层；
在第一通孔内刻蚀第一多晶硅接触孔，第一多晶硅接触孔依次穿过第三氧化层和第二氧化层，在第二通孔内刻蚀第二多晶硅接触孔，第二多晶硅接触孔依次穿过第三氧化层和第二氧化层；
在第二外延层的顶面、第一多晶硅接触孔的内壁和第二多晶硅接触孔的内壁溅射沉积势垒金属，形成势垒金属层；
在势垒金属层的顶面溅射沉积正面金属，形成正面金属层，且第一多晶硅接触孔内的正面金属形成第一连接部，第二多晶硅接触孔内的正面金属形成第二连接部。
可选的，在第一通孔和第二通孔内沉积第三氧化层后，研磨第三氧化层，使第三氧化层的顶面与第二外延层顶面处于同一水平面。
本申请的上述方案有如下的有益效果：
本申请提供的屏蔽栅结构的肖特基二极管，在第一外延层顶面形成有栅状沟槽结构，在第一外延层的顶面设置有第二外延层，第二外延层覆盖在栅状沟槽结构上，将栅状沟槽结构埋在第一外延层和第二外延层之间，省去了芯片表面的沟槽宽度的面积，正面金属层和第二外延层外延层形成肖特基接触，增大了肖特基结的面积，从而大大增强器件的正向特性；同时在第二外延层上设置有第一通孔和第二通孔将栅状沟槽结构引出与正面金属层相联，在加反向电压时，由于沟槽间的电荷平衡效应，会在反向截止时形成耗尽区，实现反向耐压的需求。
本申请的其它有益效果将在随后的具体实施方式部分予以详细说明。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图一；
图2为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图二；
图3为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图三；
图4为本申请提供的第一外延层的俯视示意图；
图5为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图四；
图6为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图五；
图7为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图六；
图8为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图七；
图9为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图八；
图10为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图九；
图11为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图十；
图12为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图十一；
图13为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图十二；
图14为本申请提供的制备屏蔽栅结构的肖特基二极管的剖面示意图十三。
【附图标记说明】
1—第一外延层、11—掩膜层、2—栅状沟槽结构、21—第一沟槽、22—第二沟槽、23—第三沟槽、3—多晶硅、4—第一氧化层、5—第二氧化层、6—第二外延层、7—第三氧化层、8—正面金属层、9—势垒金属层。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
下面结合具体实施例对本申请提供的屏蔽栅结构的肖特基二极管进行示例性的说明。
如图1所示，本申请实施例提供的屏蔽栅结构的肖特基二极管，包括衬底（图中未示出），衬底上设置有第一外延层1，第一外延层1的顶端刻蚀有第一沟槽21、第二沟槽22和多个第三沟槽23，第一沟槽21、第二沟槽22和多个第三沟槽23互相连通形成栅状沟槽结构2，栅状沟槽结构2中填充有多晶硅3，多晶硅3与栅状沟槽结构2之间形成有第一氧化层4，多晶硅3的顶面形成有第二氧化层5；第一外延层1顶端的设置有第二外延层6，第二外延层6覆盖栅状沟槽结构2，第二外延层6上刻蚀有第一通孔和第二通孔，第一通孔与第一沟槽21对应设置，第二通孔与第二沟槽22对应设置，第一通孔和第二通孔内均填充有第三氧化层7；第二外延层6上覆盖有正面金属层8以形成肖特基接触，且正面金属层8与第一通孔对应的位置处向第二外延层6的方向延伸形成第一连接部，正面金属层8与第二通孔对应的位置处向第二外延层6的方向延伸形成第二连接部，第一连接部依次穿过第一通孔和第二氧化层5，第二连接部依次穿过第二通孔和第二氧化层5；正面金属层8的底面的外表面设置有势垒金属层9，势垒金属层9与第一连接部底端对应的位置与多晶硅3接触，势垒金属层9与第二连接部底端对应的位置与多晶硅3接触。
在上述实施例中，在第一外延层1顶面形成有栅状沟槽结构2，在第一外延层1的顶面设置有第二外延层6，第二外延层6覆盖在栅状沟槽结构2上，将栅状沟槽结构2埋在第一外延层1和第二外延层6之间，省去了芯片表面的沟槽宽度的面积，正面金属层8和第二外延层6形成肖特基接触，增大了肖特基结的面积，从而大大增强器件的正向特性；同时在第二外延层6上设置有第一通孔和第二通孔将栅状沟槽结构引出与正面金属层8相联，在加反向电压时，由于沟槽间的电荷平衡效应，会在反向截止时形成耗尽区，实现反向耐压的需求。
如图4所示，由于栅状沟槽结构2是埋在第一外延层1和第二外延层6之间，并且与正面金属层8隔着第二氧化层5和第三氧化层7两个绝缘层，所以为了把栅状沟槽结构2与正面金属层8短接在一起，通过将第一沟槽21、第二沟槽22和多个第三沟槽23互相连通形成栅状沟槽结构2，然后通过第一沟槽21和第二沟槽22与阳极引出与正面金属层8相连，使整个栅状沟槽结构2能与正面金属层8相连，保证器件反向的特性。
示例性的，上述衬底为碳化硅（SiC）层，第一外延层1为碳化硅（SiC）外延层。在其他示例中，衬底的材料还可以为单晶硅（Si）、单晶锗（Ge）、锗硅（GeSi）或氮化镓（GaN）等半导体材料，第一外延层1材料可以为其他材料的外延半导体层，例如硅（Si）外延层、锗（Ge）外延层、锗硅（GeSi）外延层或氮化镓（GaN）外延层等。
示例性的，正面金属层8可以是肖特基二极管中常用的金属材料（例如钛、镍或银等），为了实际用途，正面金属层8可被设计为接触导电元件(诸如例如所谓的“引线”)，以连接电源的阳极。势垒金属层9的作用是形成一个电子势垒，阻碍电子从正面金属层8进入半导体材料中，这样可以控制电流的流动，实现半导体器件的正常工作，势垒金属层9可以是常见的势垒金属层9材料（例如铝、钼或钨等）。衬底远离第一外延层1的一端溅射一层阴极金属层（例如钛或镍等），为了实际用途，阴极金属层可被设计为接触导电元件(诸如例如所谓的“引线”)，以连接电源的阴极。
如图2和图4所示，第一沟槽21和第二沟槽22的横截面积相等大于多个第三沟槽23的横截面积，第一沟槽21、第二沟槽22和多个第三沟槽23的深度均相等。
如图2和图3所示，第一沟槽21、第二沟槽22和多个第三沟槽23的深度为1500 ~2500nm。
在上述实施例中，通过设置横截面积较大的第一沟槽21和第二沟槽22，使第二外延层6能对准横截面积较大的第一沟槽21和第二沟槽22刻蚀出第一通孔和第二通孔，降低刻蚀的工艺成本。同时，在图3中，第一沟槽21和第二沟槽22位于边缘位置处，而在本申请中第一沟槽21和第二沟槽22的位置是能改变的，例如：将第一沟槽21和第二沟槽22设置在多个第三沟槽23的中间或将第一沟槽21和第二沟槽22设置与多个第三沟槽23垂直的两端以及其他类似的结构均能实现本申请将栅状沟槽结构2引出与正面金属层8相联，在漏区加反向电压时，由于沟槽间的电荷平衡效应，会在反向截止时形成耗尽区，实现反向耐压的需求。
如图12所示，第三氧化层7的顶面与第二外延层6的顶面处于同一水平面，以使得第二外延层6的顶面平坦。
如图9所示，第二氧化层5的顶面与第一外延层1的顶面处于同一水平面，以使得第一外延层1的顶面平坦。
如图10所示，第二外延层6为低阻外延层，引入第二外延层6会额外增加器件正向压降，而通过低阻外延层能其降低正向压降，从而体现出器件结构的优势。
如图5所示，第一氧化层4的厚度为100 ~ 150nm。
如图8所示，第二氧化层5的厚度为150 ~ 250nm。
如图1-14所示，本申请的实施例还提供了一种屏蔽栅结构的肖特基二极管的制备方法，应用于上述的屏蔽栅结构的肖特基二极管，所述制备方法包括：
在衬底上生长第一外延层1；
在第一外延层1上刻蚀沟槽，使第一外延层1上形成第一沟槽21、第二沟槽22和多个第三沟槽23；第一沟槽21、第二沟槽22和多个第三沟槽23互相连通形成栅状沟槽结构2；
去除第一外延层1顶面刻蚀残留的光刻胶；
在栅状沟槽结构2的内壁进行牺牲氧化和栅氧生长，在栅状沟槽结构2内壁上形成第一氧化层4；
延第一外延层1顶面进行多晶硅沉积，并进行多晶回刻，使栅状沟槽结构2中填充多晶硅3；
通过多晶氧化在多晶硅3的顶面形成第二氧化层5；
在第一外延层1的顶面沉积第二外延层6；
在第二外延层6上与第一沟槽21对应的位置处刻蚀出第一通孔，并在第二外延层6上与第二沟槽对应的位置处刻蚀出第二通孔；
在第一通孔和第二通孔内沉积第三氧化层7；
在第一通孔内刻蚀第一多晶硅接触孔，第一多晶硅接触孔依次穿过第三氧化层7和第二氧化层5，在第二通孔内刻蚀第二多晶硅接触孔，第二多晶硅接触孔依次穿过第三氧化层7和第二氧化层5；
在第二外延层6的顶面、第一多晶硅接触孔的内壁和第二多晶硅接触孔的内壁溅射沉积势垒金属，形成势垒金属层9；
在势垒金属层9的顶面溅射沉积正面金属，形成正面金属层8，且第一多晶硅接触孔内的正面金属形成第一连接部，第二多晶硅接触孔内的正面金属形成第二连接部。
下面结合实例对本发明屏蔽栅结构的肖特基二极管的的制备过程做详细介绍：
提供制备好的衬底材料，在衬底上生长第一外延层1。
如图2和图4所示，首先利用掩模版进行器件图形转印，然后通过干法刻蚀在第一外延层1上刻蚀第一沟槽21、第二沟槽22和多个第三沟槽23，得到栅状沟槽结构2，第一沟槽21、第二沟槽22和多个第三沟槽23互为连通，为后续多晶硅3的引出奠定了基础。根据器件耐压的不同要求，槽深一般在1500 ~ 2500nm。
如图3所示，去除第一外延层1顶面刻蚀残留的光刻胶掩膜层11。
如图5所示，为了保证栅状沟槽结构2槽壁的光滑和后续栅氧的生长质量会首先进行牺牲氧化，牺牲氧化的厚度50 ~ 100nm。然后再进行栅氧的生长，通过热生长在栅状沟槽结构2内壁上形成第一氧化层4，第一氧化层4厚度为100 ~ 150nm。由于第一氧化层4是在高温的炉管中生长的，第一外延层1顶面也会自然氧化，实际的过程中在沟槽刻蚀前一般都会先在外延层上沉积一层硬掩模（即HardMask）。
如图6和图7所示，在第一外延层1顶面进行多晶硅沉积，使多晶硅3填充在栅状沟槽结构2内，形成屏蔽栅，屏蔽栅能对栅状沟槽结构2之间的第一外延层1进行横向耗尽，从而能提高第一外延层1的耐压，在保持第一外延层1的耐压不变或提高的条件下能采用更高掺杂浓度的外延层。然后进行多晶回刻，以保证第一沟槽21、第二沟槽22和多个第三沟槽23之间的第一外延层1顶面无多晶硅3残留。
如图8和图9所示，为了实现屏蔽栅的功能，需要进行热氧生长，使多晶硅3的顶端一部分形成第二氧化层5。由于栅状沟槽结构2的槽内为掺杂的多晶硅3，所以在热氧的环境下，生长第二氧化层5较厚，可以通过控制时间来进行精确控制第二氧化层5厚度，使第二氧化层5的厚度达到150 ~ 250nm。然后利用化学机械研磨(CMP，Chemical MechanicalPolish)工艺，去除第一外延层1顶面在栅氧生长时形成的第一氧化层4，并保证第一外延层1顶面的平坦，为后续的第二外延层6沉积做准备。
如图10所示，在第一外延层1的顶面沉积一层第二外延层6，通过采用低阻的第二外延层6来进一降低器件导通时的正向压降。
如图11所示，通过掩模版利用光刻和刻蚀工艺在第二外延层6的顶面上与第一沟槽21对应的位置处刻蚀出第一通孔，并在第二外延层6上与第二沟槽22对应的位置处刻蚀出第二通孔，为后续第三氧化层7的沉积和屏蔽栅的引出做准备。
如图12所示，在第一通孔和第二通孔内沉积第三氧化层7，然后利用化学机械研磨第三氧化层7，使第三氧化层7的顶面与第二外延层6顶面处于同一水平面；该步主要目的是为了保证栅状沟槽结构2内的屏蔽栅与第二外延层6的绝缘性，避免屏蔽栅与第二外延层6短接，使得屏蔽栅失去反偏电压时调节电荷耗尽夹断肖特基的功能。
如图13所示，利用光刻和刻蚀工艺在第一通孔内刻蚀第一多晶硅接触孔，第一多晶硅接触孔依次穿过第三氧化层7和第二氧化层5，在第二通孔内刻蚀第二多晶硅接触孔，第二多晶硅接触孔依次穿过第三氧化层7和第二氧化层5，通过第一多晶硅接触孔和第二多晶硅接触孔将屏蔽栅引出。
如图14和图1所示，在第二外延层6的顶面、第一多晶硅接触孔的内壁和第二多晶硅接触孔的内壁溅射沉积势垒金属，形成势垒金属层9。
在势垒金属层9的顶面溅射沉积正面金属，形成正面金属层8，且第一多晶硅接触孔内的正面金属形成第一连接部，第二多晶硅接触孔内的正面金属形成第二连接部，通过第一连接部和第二连接部将屏蔽栅引出，从而实现屏蔽栅电位与阳极短接，在器件反偏时进行电荷调节优化电场承担耐压。
以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种屏蔽栅结构的肖特基二极管，包括衬底，其特征在于，所述肖特基二极管还包括：
设置于所述衬底上的第一外延层（1）；
形成于所述第一外延层（1）顶端的第一沟槽（21）、第二沟槽（22）和多个第三沟槽（23），所述第一沟槽（21）、所述第二沟槽（22）和多个所述第三沟槽（23）互相连通形成栅状沟槽结构（2），所述栅状沟槽结构（2）中填充有多晶硅（3），所述多晶硅（3）与所述栅状沟槽结构（2）之间形成有第一氧化层（4），所述多晶硅（3）的顶面形成有第二氧化层（5）；
设置于所述第一外延层（1）顶端的第二外延层（6），所述第二外延层（6）覆盖所述栅状沟槽结构（2），所述第二外延层（6）上形成有第一通孔和第二通孔，所述第一通孔与所述第一沟槽（21）对应设置，所述第二通孔与所述第二沟槽（22）对应设置，所述第一通孔和所述第二通孔内均填充有第三氧化层（7）；
正面金属层（8），所述正面金属层（8）覆盖于所述第二外延层（6）上，并与所述第二外延层（6）形成肖特基接触，且所述正面金属层（8）与所述第一通孔对应的位置处向所述第二外延层（6）的方向延伸形成第一连接部，所述正面金属层（8）与所述第二通孔对应的位置处向所述第二外延层（6）的方向延伸形成第二连接部，所述第一连接部依次穿过所述第一通孔和所述第二氧化层（5），所述第二连接部依次穿过所述第二通孔和所述第二氧化层（5）；
设置于所述正面金属层（8）的底面的外表面的势垒金属层（9），所述势垒金属层（9）与所述第一连接部底端对应的位置与所述多晶硅（3）接触，所述势垒金属层（9）与第二连接部底端对应的位置与所述多晶硅（3）接触。
2.根据权利要求1所述的肖特基二极管，其特征在于，所述第一沟槽（21）和所述第二沟槽（22）的横截面积相等、且大于多个所述第三沟槽（23）的横截面积，所述第一沟槽（21）、所述第二沟槽（22）和多个所述第三沟槽（23）的深度均相等。
3.根据权利要求2所述的肖特基二极管，其特征在于，所述第一沟槽（21）、所述第二沟槽（22）和多个所述第三沟槽（23）的深度为1500 ~ 2500nm。
4.根据权利要求1所述的肖特基二极管，其特征在于，所述第三氧化层（7）的顶面与所述第二外延层（6）的顶面处于同一水平面。
5.根据权利要求1所述的肖特基二极管，其特征在于，所述第二氧化层（5）的顶面与所述第一外延层（1）的顶面处于同一水平面。
6.根据权利要求1所述的肖特基二极管，其特征在于，所述第二外延层（6）为低阻外延层。
7.根据权利要求1所述的肖特基二极管，其特征在于，所述第一氧化层（4）的厚度为100~ 150nm。
8.根据权利要求1所述的肖特基二极管，其特征在于，所述第二氧化层（5）的厚度为150~ 250nm。
9.一种肖特基二极管的制备方法，其特征在于，所述肖特基二极管为如权利要求1-8任一项所述的屏蔽栅结构的肖特基二极管，所述制备方法包括：
在衬底上生长第一外延层（1）；
在所述第一外延层（1）上刻蚀沟槽，使所述第一外延层（1）上形成第一沟槽（21）、第二沟槽（22）和多个第三沟槽（23）；所述第一沟槽（21）、所述第二沟槽（22）和多个所述第三沟槽（23）互相连通形成栅状沟槽结构（2）；
去除所述第一外延层（1）顶面刻蚀残留的光刻胶；
在所述栅状沟槽结构（2）的内壁进行牺牲氧化和栅氧生长，在所述栅状沟槽结构（2）内壁上形成第一氧化层（4）；
延所述第一外延层（1）顶面进行多晶硅沉积，并进行多晶回刻，使所述栅状沟槽结构（2）中填充多晶硅（3）；
通过多晶氧化在所述多晶硅（3）的顶面形成第二氧化层（5）；
在所述第一外延层（1）的顶面沉积第二外延层（6）；
在所述第二外延层（6）上与所述第一沟槽（21）对应的位置处刻蚀出第一通孔，并在所述第二外延层（6）上与所述第二沟槽（22）对应的位置处刻蚀出第二通孔；
在所述第一通孔和所述第二通孔内沉积第三氧化层（7）；
在所述第一通孔内刻蚀第一多晶硅接触孔，所述第一多晶硅接触孔依次穿过所述第三氧化层（7）和所述第二氧化层（5），在所述第二通孔内刻蚀第二多晶硅接触孔，所述第二多晶硅接触孔依次穿过所述第三氧化层（7）和所述第二氧化层（5）；
在所述第二外延层（6）的顶面、第一多晶硅接触孔的内壁和第二多晶硅接触孔的内壁溅射沉积势垒金属，形成势垒金属层（9）；
在所述势垒金属层（9）的顶面溅射沉积正面金属，形成正面金属层（8），且所述第一多晶硅接触孔内的正面金属形成第一连接部，所述第二多晶硅接触孔内的正面金属形成第二连接部。
10.根据权利要求9所述的肖特基二极管的制备方法，其特征在于，在所述第一通孔和所述第二通孔内沉积所述第三氧化层（7）后，研磨所述第三氧化层（7），使所述第三氧化层（7）的顶面与所述第二外延层（6）顶面处于同一水平面。
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