CN101673741A - 半导体元件及制造方法 - Google Patents

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Abstract

一种具有低电阻导电通路的半导体元件和一种用于制造该半导体元件的方法。当该半导体元件是肖特基二极管时，在具有第一导电类型的半导体衬底上形成的具有第一导电类型的外延层内形成一个或多个沟槽。该沟槽可延伸进半导体材料。具有第二导电类型的外延半导体材料沿沟槽的侧壁选择性生长。形成与外延层和选择性生长的外延材料连接的阳极接触以及形成与半导体衬底连接的阴极接触。

Description

半导体元件及制造方法
技术领域
本发明一般涉及半导体元件，更具体地涉及半导体元件中的电荷平衡。
背景技术
半导体元件(诸如肖特基二极管和结型场效应晶体管(JFET))非常适于在高频应用中使用，这是因为它们具有短的反向恢复时间和低正向电压，即低损失。然而，它们具有小于200伏特的击穿电压(崩溃电压)从而限制它们对于低电压应用的使用。肖特基二极管典型地包括与N型导电性外延层接触的高功函数金属，该外延层生长在N型导电性衬底材料上。用于提高击穿电压的技术使正向电压提高并使肖特基二极管的转换速度减小。
因此，如能使肖特基二极管或JFET在保持低正向电压降和快速转换特性的同时能够承受大反向偏压，这将会是有益的。更有益的是使该肖特基二极管或JFET的制造方法高效、省时并与肖特基二极管或JFET的制造工艺兼容。
附图说明
阅读以下详尽的描述并结合附图将更好地理解本发明，在附图中相同的参考字符指示相同的元件，并且其中：
图1是根据本发明的一个实施方式的制造初期的半导体元件的横断面视图；
图2是制造后期的图1所示半导体元件的横断面视图；
图3是制造后期的图2所示半导体元件的横断面视图；
图4是制造后期的图3所示半导体元件的横断面视图；
图5是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图6是在根据本发明的又一个实施方式的制造期间的半导体元件的横断面视图；
图7是根据本发明的另一个实施方式的制造期间的半导体结构的横断面视图；
图8是制造后期的图7所示半导体元件的横断面视图；
图9是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图10是根据本发明的另一个实施方式的制造期间的半导体的横断面视图；
图11是在制造后期的图10所示半导体结构的横断面视图；
图12是在制造后期的图11所示半导体元件的横断面视图；
图13是在制造后期的图12所示半导体元件的横断面视图；
图14是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图15是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图16是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图17是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图18是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图19是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图20是在制造后期的图19所示半导体元件的横断面视图；
图21是在制造后期的图20所示半导体元件的横断面视图；
图22是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图23是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图24是制造后期的图23的半导体元件的横断面视图；
图25是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图26是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图27是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图28是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图29是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图30是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图31是根据本发明的另一个实施方式的制造期间的半导体元件的横断面视图；
图32是根据本发明的另一个实施方式的制造初期的半导体元件的横断面视图；
图33是在制造后期的图32所示半导体元件的横断面视图；以及
图34是在制造后期的图33所示半导体元件的横断面视图。
具体实施方式
本发明一般提供一种半导体元件和一种制造包括垂直和水平电荷平衡的半导体元件的方法。根据本发明的实施方式，用包括在半导体基板上形成的外延层的半导体材料来制造肖特基二极管，其中半导体基板和外延层的导电类型相同。在该半导体材料中形成彼此横向相隔的多个沟槽。更具体地，多个沟槽从半导体材料的主表面延伸进至少外延层。在半导体基板和外延层的导电类型是N型的实施方式中，在沟槽的侧壁和底部形成选择性生长P型导电性外延层。通过选择在沟槽的侧壁上形成的选择生长的具有P型导电性外延层的浓度和厚度以及选择沟槽间的横向距离，用以在选择生长的外延层和外延层之间提供电荷平衡。该类型电荷平衡被称为水平电荷平衡。提供电荷平衡的结构被称为电荷平衡结构。选择沟槽的底部选择性生长具有P型导电性外延层的浓度和选择沟槽的底部与处于外延层和沟槽底部之间界面(基板-外延层界面)之间的距离以在沟槽底部选择性生长外延层和位于沟槽底部和基板-外延层界面间的外延层部分之间提供电荷平衡。该类型的电荷平衡被称为垂直电荷平衡。提供电荷平衡的结构被称为电荷平衡结构。在沟槽侧部或侧壁以及沟槽底部的超结效应(superiunction effect)的产生使肖特基二极管的击穿电压增加至700伏特并且降低其电阻。选择性地，当该基板和外延层具有P型导电性且选择性生长外延层具有N型导电性时能够获得该超结效应。
电荷的优值(figure of merit)、度量(figure of metric)或测量指示在半导体区域中的电荷，且是掺杂浓度和均匀掺杂的半导体区域宽度的乘积。该度量还被称为电荷优值或电荷度量。例如，在两个相邻沟槽间的外延层部分中的电荷是均匀掺杂的外延层浓度和宽度的乘积。对水平电荷平衡而言，相邻沟槽之间的外延层部分所贡献的电荷由相邻沟槽最近侧壁上的选择性生长外延层所贡献的电荷来平衡。因此，该外延层部分的电荷优值是外延层的均匀掺杂浓度与外延层的宽度相乘。在沟槽侧壁上的选择性生长外延层的电荷优值是选择性生长外延层的均匀掺杂浓度和选择性生长外延层的宽度的乘积。然而，每个选择性生长外延层都贡献电荷，因此在沟槽侧壁上的每个选择性生长外延层的电荷优值是外延层的电荷优值的一半。例如，当外延层内的相邻沟槽间的横向距离为4μm，并且外延层的掺杂浓度为1×1016原子/cm3时，该区域外延层的电荷优值为4×1012原子/cm2。为了获得电荷平衡，相邻沟槽的侧壁上彼此相对的选择性生长外延层贡献电荷。因具有两个选择性生长外延层，每个选择性生长外延层都为电荷平衡贡献电荷。对于均匀掺杂的选择性生长外延层而言，每个选择性生长外延层贡献约一半的电荷。因此，每个选择性生长外延层贡献2×1012原子/cm2的电荷优值。对于1×1016原子/cm3的掺杂浓度，通过选取每个选择性生长外延层的宽度为2μm而实现电荷平衡。
除垂直电荷平衡是在沟槽下方的外延层和沟槽底部上的选择性生长外延材料之间发生之外，垂直电荷平衡和垂直的电荷优值与水平电荷平衡和水平的电荷优值相似。单个选择性生长外延层此处与外延层一起平衡电荷。例如，当选择性生长外延层的厚度为2μm，并且选择性生长外延层的掺杂浓度为1×1016原子/cm3时，选择性生长半导体材料的电荷优值为2×1012原子/cm2。对于垂直电荷平衡而言，如果外延层的掺杂浓度为1×1016原子/cm3，沟槽底部和基板-外延层界面之间的垂直距离为2μm时，电荷优值为2×1012原子/cm2。
根据选择性实施方式，结型场效应晶体管由半导体材料制造，其中该JFET包括如上所述的电荷平衡结构。
图1为处于根据本发明一种实施方式的制造过程中的半导体元件10(例如肖特基二极管)的一部分。图1所示的为具有相对表面14和16的半导体材料12。表面14也称为正面或上表面，表面16也称为底面或背面。根据该实施方式，半导体材料12包括在半导体基板18上形成的外延层20。优选地，基板18为重度掺杂N型掺杂物或杂质材料的硅，外延层20是轻度掺杂N型掺杂物的硅。举例来说，基板18的掺杂浓度范围为约每立方厘米1×1019原子(原子/cm3)至约5×1019原子/cm3。下文将进一步讨论外延层20的掺杂浓度。基板层18提供低电阻导电通路以使电流从肖特基二极管阳极流至阴极。应当注意，掺杂有N型掺杂物的区域或层被认为具有N型导电性或N导电类型，掺杂有P型掺杂物的区域或层被认为具有P型导电性或P导电类型。
在外延层20上或自外延层20形成一层介电材料26。在根据本发明的一种实施方式中，介电层26的材料是厚度为约200埃(Angstrom)()至约
Figure G2009101517495D00052
的二氧化硅。用于形成二氧化硅层26的技术是所属领域的技术人员已知的。在介电层26上形成保护层28。保护层28也称为硬掩膜(hard mask)，且其可以为厚度约
Figure G2009101517495D00061
至约的氮化硅。举例来说，介电层26的厚度约为且保护层28的厚度约为
Figure G2009101517495D00064
优选地，选取层26和保护层28的材料以便保护层28限制氧扩散从而阻止下垫层氧化。尽管图示中保护层28为单层材料，但其还可为不同材料类型的多层结构。在保护层28上通过四乙基正硅酸盐(tetraethylorthosilicate)沉积形成氧化物层29，即TEOS层。举例来说，TEOS层29的厚度为约
Figure G2009101517495D00065
且使用等离子体增强化学气相沉积法进行沉积。
仍参见图1，在TEOS层29上方进行图案化光阻层(layer ofphotoresist)以形成具有遮光组件36和具有暴露部分TEOS层29的开口38的遮光结构34。该遮光结构34也称为遮光罩或蚀刻遮光罩。
现在参见图2，通过去除部分TEOS层29、部分保护层28、部分介质层26和部分外延层20在外延层20内形成具有侧壁42和底部44的沟槽40。更具体地，去除TEOS层29的暴露部分和在TEOS层29的暴露部分下方的部分介电层26和28以及外延层20。沟槽40在表面14上具有宽度46。在一个示例性实施方式中，使用通过基于化学的氟或氯深反应离子蚀刻(DRIE)以形成沟槽40。几项技术可用于DRIE蚀刻，包括低温、高密度电浆或Bosch DRIE处理。沟槽40优选地具有基本垂直的侧壁。然而，沟槽40可具有锥形剖面，其中沟槽40底部44的宽度小于宽度46。在侧壁42基本垂直且底部44基本平行于表面14的实施方式中，侧壁42作为垂直表面，底部44作为水平表面。尽管如上所述沟槽40是复数的，也应当理解沟槽40可以是单个连续沟槽或者连接的沟槽矩阵。沟槽40选择地可为具有密封端且由部分半导体材料12所分隔的多个单独沟槽。如图所示，沟槽40终止在外延层20内，然而，这并非限制本发明。例如，沟槽40可终止于基板18或可延伸进基板18。蚀刻技术以及在外延层20内形成的沟槽40的数目并非限制本发明。
沿沟槽40的侧壁42和底部44选择性生长一层外延材料50。该选择性生长外延层50具有基本与表面14同一平面内的上表面52。外延层50也为选择性生长外延层。优选地选取外延层20和选择性生长外延层50的厚度和掺杂浓度以在它们之间保持电荷平衡。均匀掺杂的外延层的电荷优值是均匀掺杂的外延层的浓度和宽度的乘积。外延层20的厚度是相邻沟槽40之间的横向距离，并且由箭头21所指示，而每个选择性生长外延层50的厚度是侧壁42和相邻的选择性生长外延层50的表面之间的横向距离，其由箭头23所指示。例如，当在外延层20内的相邻沟槽之间的横向距离为2μm并且外延层20的掺杂浓度为1×1016原子/cm3时，该区域外延层20的电荷优值为2×1012原子/cm2。对于电荷平衡而言，相邻沟槽之间的选择性生长外延层50的电荷优值为2×1012原子/cm2。然而，每个选择性生长外延层50都贡献电荷，从而每个选择性生长外延层50的电荷优值被设置为相邻沟槽40之间的外延层20区域的电荷优值的一半。在该例中，由每个选择性生长外延层50所贡献的电荷值为1×1012原子/cm2。对于1×1016原子/cm3的掺杂浓度而言，通过选取每个选择性生长外延层50的宽度为1μm而获得电荷平衡。应当注意掺杂浓度、电荷和尺寸的选取是用于保持电荷平衡的设计选择。举例来说，选择性生长外延层具有P型导电性，外延层20具有N型导电性，并且它们的掺杂浓度范围为约1×1016原子/cm3至约5×1016原子/cm3。
尽管层50为优选的选择性生长外延层，可这并非限制本发明。在沟槽40内在表面14上可选择地形成外延层(未示出)，并且该外延层可经平面化在侧壁42上方和底部44上方留下外延层。选择性生长外延层50的优点是该层可以是具有基本恒定的掺杂水平或掺杂浓度的薄层，即基本恒定的掺杂剖面。此外，外延层的选择性生长允许形成较薄层内衬侧壁42和底部44，这减小肖特基二极管的尺寸和自选择性生长外延层50向外扩散进入外延层20的扩散数量，其中向外扩散增加肖特基二极管的尺寸。
现参见图3，使用所属领域的技术人员已知的技术去除介电层29、28和26。在外延层20和选择性生长外延层50上方形成材料。该材料优选地过度填充沟槽40。根据本发明的一种实施方式，该材料是无掺杂多晶硅。用于在沟槽内形成多晶硅的技术是所属领域技术人员已知的。例如使用化学机械研磨(CMP)平面化该材料。平面化该材料使得在沟槽40内残留部分54。部分54被称为多晶硅塞或电容调制结构。应当注意的是未掺杂多晶硅塞54以保持选择性生长外延层50和外延层20之间电荷平衡。部分外延层20、部分选择性生长外延层50和部分多晶硅塞54由具有P型导电性的杂质材料例如硼或铟所掺杂以形成势垒高度调节区域或势垒高度调节层56，其厚度范围为约
Figure G2009101517495D00081
至约
Figure G2009101517495D00082
举例来说，通过将杂质材料注入外延层20、选择性生长外延层50和多晶硅塞54形成势垒高度调节层56，所形成的势垒高度调节层56的电荷优值范围为约1×1010至约5×1011原子/cm2。用于形成势垒高度调节层56的注入剂被称为势垒高度调节注入剂。使用快速热退火技术来使选择性生长外延层50、外延层20和多晶硅塞54退火。应当注意势垒高度调节注入剂可为依赖于所期望势垒高度的N型导电性或P型导电性掺杂物注入剂。
现参见图4，在外延层20、选择性生长外延层50和多晶硅塞54上方沉积一层耐火金属(refractory metal)(未示出)。举例来说，该耐火金属为钛，其厚度范围为约
Figure G2009101517495D00083
至约
Figure G2009101517495D00084
将该耐火金属加热为约350℃至约700℃。热处理使得钛与硅反应从而在所有钛与硅或多晶硅接触的区域内形成硅化钛。因此，硅化钛层58由在外延层20、外延生长的外延层50和未掺杂的多晶硅塞54内的部分势垒高度调节层56所形成。
形成与硅化钛层58所接触的势垒金属层60。适用于势垒金属层60的材料包括氮化钛、钛、钨、铂等。形成与势垒金属层60接触的金属层62。适用于金属层62的材料包括铝、镍、银等。硅化层58、势垒金属层60和金属层62形成肖特基二极管10的阳极或阳极接触64且其也称作金属化系统。形成与表面16接触的导电体66以作为肖特基二极管10的阴极或阴极接触且其可称作金属化系统。适用于导电体66的金属化系统包括金合金、钛-镍-金、钛-镍-银等。
图5是根据本发明的另一实施方式的半导体元件70例如肖特基二极管的横截面视图。除在沟槽40内形成氧化物塞72用以代替多晶硅塞54外，该半导体元件70与半导体元件10相似。因耐火金属不与氧化物塞72的氧化物材料反应，所以氧化物塞72不形成硅化物。因此，由外延层20和选择性生长外延层50而不是由氧化物塞72的氧化物材料形成硅化物层74。为了明晰起见，未示出势垒高度调节层56在氧化物塞72内形成。然而，应当理解势垒高度调节层56也在氧化物塞72内形成。形成与硅化物层74和氧化物塞72接触的势垒金属层60，并且形成与势垒金属层60接触的金属层62。硅化物层74、势垒金属层60和金属层62形成阳极或阳极接触64。形成与表面16接触的导电体66且作为肖特基二极管70的阴极或阴极接触。适用于导电体66、势垒金属层60和金属层62的金属化系统如上所述。
因此，在相邻沟槽40之间的部分外延层20与侧壁42上的部分选择性生长外延层50相结合在肖特基二极管10和70内形成水平或横向电荷平衡结构78。底部44和半导体基板18之间的部分外延层20与底部44上的部分选择性生长外延层50相结合在肖特基二极管10和70内形成垂直电荷平衡结构79。水平和垂直电荷平衡结构在肖特基二极管10和70内产生超结效应，该效应提高其击穿电压，减小其线上电阻(on resistance)，降低其正向电压降，并且该超结效应提供具有软恢复的快速转换，同时通过控制外延层20内的少数载体的注入保持击穿电压。例如，肖特基二极管10和70的击穿电压范围可达700伏特以上。
图6是根据本发明的另一实施方式的半导体元件75例如肖特基二极管的横截面视图。应当注意有关图1和图2所示一部分描述的制造肖特基二极管10的加工步骤可以与制造肖特基二极管75的加工步骤相同。图6的描述为形成沟槽40之后的图2描述的继续。在沟槽40的侧壁42和底部44上形成一层选择性生长本征硅或无掺杂硅76，其厚度范围为约
Figure G2009101517495D00091
至约
Figure G2009101517495D00092
沿该无掺杂硅层76选择性生长一层外延材料50A。将该外延层50A称为选择性生长外延层。除它们在无掺杂硅层76上而非在沟槽40的侧壁42和底部44上形成外，该选择性生长外延层50A与选择性生长外延层50相似。因此，对选择性生长外延层50的形成描述以及掺杂浓度的说明适用于选择性生长外延层50A的形成。本征硅层76充当不同导电类型区域之间的缓冲区以抑制或降低这些区域之间的互相补偿。更具体地，本征硅层76充当N型导电性外延层20和具有P型导电性的选择性生长外延层50A之间的缓冲区。在不存在本征硅层76的情况下，来自N型外延层20的掺杂物或杂质材料和来自选择性生长P型外延层50A的杂质材料将彼此合并且补偿。这些区域内将依然保持电荷平衡，但是电荷将减少。例如，当目标电荷优值为1×1012原子/cm2时，杂质材料的合并可能使得电荷优值减小到0.7×1012原子/cm2。杂质材料的合并提高肖特基二极管的线上电阻。
仍参考图6并且如肖特基二极管10，在外延层50A上形成无掺杂多晶硅塞54且在外延层20、选择性生长外延层50A、无掺杂多晶硅塞54和本征硅层76内形成势垒高度调节层56。由外延层20、选择性生长外延层50、无掺杂多晶硅塞54和本征硅层或无掺杂硅层76形成硅化层58。形成与硅化钛层58接触的势垒金属层60，形成与势垒金属层60接触的金属层62，并形成与表面16接触的导电体66。硅化层58、势垒金属层60、金属层62和导电体66已在上文描述。
肖特基二极管75具有包括外延层20和选择性生长外延层50A的超接面，其中这些区域内的电荷彼此间相互抵消。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管75的正向电压降。肖特基二极管75还包括抑制由掺杂物从选择性生长外延层50A向外扩散引起的电荷补偿的补偿抑制层76。如上所述，在存在补偿的情况下保持电荷平衡，然而该补偿减小总电荷优值。
图7是根据本发明的另一实施方式的半导体元件80例如肖特基二极管的横截面视图。应当注意有关第1至3图描述的制造半导体元件10的加工步骤可以与制造半导体元件80的步骤相同。因此，图7的描述是图3描述的继续。图7示出的是具有沟槽40的半导体材料12，且其延伸进外延层20、选择性生长外延层50、多晶硅塞54和势垒高度调节层56内。在势垒高度调节层56上形成厚度范围为约0.5μm至约1.5μm的一层介电材料82。应当注意，势垒高度调节层56在部分外延层20、部分选择性生长外延层50和多晶硅塞54内形成，从而介电层82在外延层20、选择性生长外延层50和多晶硅塞54上形成。举例来说，介电层82是TEOS层。在介电层82上方图案化光阻层以形成具有遮光组件86和暴露部分介电层82开口88的遮光结构84。遮光结构84也称为遮光罩或蚀刻遮光罩。
现参见图8，将介电层82的暴露部分各向异性地蚀刻以暴露势垒高度调节层56的部分即暴露外延层20和选择性生长外延层50的部分，剩余部分90充当肖特基控制结构。肖特基控制结构90通过控制被硅化的选择性生长外延层50的数量来控制P型肖特基装置。增大或减小被硅化的选择性生长外延层50的面积以调整表面电场和肖特基二极管80的电流运载能力。在势垒高度调节层56的暴露部分和肖特基控制结构90上方沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度约
Figure G2009101517495D00111
至约
Figure G2009101517495D00112
的钛。使用例如上文参考图4描述的技术将与耐火金属接触的部分硅或部分多晶硅转换成硅化物。因此，硅化钛层92由外延层20和选择性生长外延层50的暴露部分所形成，即硅化钛层92由其内已形成势垒高度调节层56的外延层20的部分所形成。
形成与硅化层92和肖特基控制结构90接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化层92、势垒金属层60和金属层62形成阳极或阳极接触94。形成与表面16接触的导电体66且作为肖特基二极管80的阴极或阴极接触。适用于导电体66、势垒金属层60和金属层62的金属化系统已在上文描述。
肖特基二极管80具有包括外延层20和选择性生长外延层50的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管80的正向电压降。
图9是根据本发明另一实施方式的半导体元件85的横截面视图。举例来说，半导体元件85为肖特基二极管。应当注意除半导体元件85包括沟槽40的侧壁和底部上的一层本征硅或无掺杂硅76外，半导体元件85与半导体元件80相似。可如上文参考制造半导体元件75的图6所述形成无掺杂硅层76。半导体元件85像半导体元件75一样包括选择性生长外延层50A、势垒高度调节层56和阴极接触66。此外，肖特基二极管85还包括如上文参考图8所述的肖特基控制结构90和阳极接触94。
肖特基二极管85具有包括外延层20和选择性生长外延层50A的超结，其中在这些区域内的电荷彼此间相互平衡。在这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管85的正向电压降。肖特基二极管85还包括补偿抑制层76，该补偿抑制层76抑制具有N导电类型的外延层20与具有P导电类型的选择性生长外延层50A之间的掺杂物的补偿。
图10是根据本发明的另一个实施方式的半导体元件100的横断面视图。应当注意有关图1和图2描述的制造半导体元件10的加工步骤可与制造半导体元件100的步骤相同。因此，图10的描述为图2描述的继续。图10所示是具有沟槽40的半导体材料12且其延伸进外延层20和选择性生长外延层50内。在外延层20和选择性生长外延层50上或从外延层20和选择性生长外延层50中生长厚度为约
Figure G2009101517495D00121
至约
Figure G2009101517495D00122
的一层介电材料102。举例来说，通过热氧化形成介电层102。用于形成介电层102的方法和材料并非限制本发明。例如，介电层102可为TEOS层、氮化硅等。
现参见图11，使用例如各向同性蚀刻分别从外延层20的表面14和选择性生长外延层50的表面52去除介电层102。蚀刻在沟槽40内留下介电层102的部分104和选择性生长外延层50的暴露部分51。部分102充当介电衬里。
现参见图12，在外延层20的暴露部分、选择性生长外延层50的部分51和表面52和介电衬里104上外延生长一层硅(未示出)。外延硅层密封沟槽40形成密封腔108。密封腔108优选为真空密封腔且可称为空隙。外延硅层的材料称为密封材料。用于外延层的材料并非限制本发明。平面化外延层以留下密封腔体108的部分110。用于平面化外延层的技术是所属领域技术人员已知的。部分110称为密封盖或密封塞。用P型导电性的杂质材料例如硼或铟掺杂部分外延层20、部分选择性生长外延层50和部分密封塞110以形成势垒高度调节区或层56。用于形成势垒高度调节区或层56的技术已在上文描述。应当注意势垒高度调节区或层56延伸进密封盖110的硅外延材料内并延伸进外延层20和选择性生长外延层50内。为了明晰起见，标配垂直线111以区别密封盖110的外延材料和势垒高度调节层56的位置。因此，两个相邻垂直线111之间并在沟槽40上方的区域是部分密封塞110。在外延层20、选择性生长外延层50的表面52和密封塞110上方形成一层介电材料112例如氧化物。举例来说，介电层112的厚度为约0.5μm至1.5μm。在该介电层112上方图案化光阻层以形成具有遮光特征116和暴露部分介电层112开口118的遮光结构114。遮光结构114也称为遮光罩或蚀刻遮光罩。
现参见图13，将被开口118暴露的部分介电层112各向异性地蚀刻以暴露部分外延层20和具有势垒高度调节层56的部分选择性生长外延层50。在蚀刻介电层112之后，介电层112的部分115保留下来且其被称为肖特基控制结构。肖特基控制结构115的结构和功能与上文参考图8描述的肖特基控制结构90相似。去除遮光结构114。在具有势垒高度调节层56的外延层20和选择性生长外延层50的暴露部分和肖特基控制结构115上沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度约
Figure G2009101517495D00131
至约
Figure G2009101517495D00132
的钛。使用上文已描述的技术通过耐火材料层形成硅化物。从而，由外延层20和选择性生长外延层50的暴露部分即由外延层20和选择性生长外延层50所形成的部分势垒高度调节层56形成硅化钛层117。应当注意，耐火金属的种类并非限制本发明的。然而，可通过所形成的硅化物种类部分地选择肖特基二极管100的电流运载能力。形成与硅化层117和肖特基控制结构115接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化层117、势垒金属层60和金属层62形成阳极或阳极接触118。形成与表面16接触的导电体66并充当肖特基二极管100的阴极或阴极接触。适用于导电体66、势垒金属层60和金属层62的金属化系统已在上文描述。
肖特基二极管100具有包括外延层20和选择性生长外延层50的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管100的正向电压降。肖特基二极管100还包括降低肖特基二极管的电容并提高其速度的气隙108。
图14是根据本发明的另一个实施方式的半导体元件105例如肖特基二极管的横断面视图。应当注意除包括在沟槽40的侧壁和底部上的一层无掺杂硅76外，半导体元件105与半导体元件100相似。可如上文参考图6所示半导体元件75形成无掺杂硅层76。半导体元件105像半导体元件100一样包括肖特基控制结构115、势垒高度调节层56、阳极接触118和阴极接触66。因在本征硅层76上形成选择性生长外延层，由参考字符50A标识该选择性生长外延层。
肖特基二极管105具有包括外延层20和选择性生长外延层50A的超结，其中这些区域内的电荷彼此间相互抵消。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管105的正向电压降。肖特基二极管105还包括降低肖特基二极管105的电容并提高其速度的气隙108。肖特基二极管105还包括补偿抑制层76，该补偿抑制层76抑制由掺杂物从选择性生长外延层50A向外扩散引起的电荷补偿。如上所述，在存在补偿的情况下保持电荷平衡，然而该补偿减小总电荷优值。
图15根据本发明的另一个实施方式的半导体元件例如肖特基二极管130的横断面视图。除半导体元件130不存在肖特基控制结构115外，半导体元件130与半导体元件100相似。图15所示的是具有沟槽40的半导体材料12，并且其延伸进外延层20、势垒高度调节层56、选择性生长外延层50、介电衬里104、密封腔108和密封盖110内。应当注意，势垒高度调节层56延伸进密封盖110内；然而，为了明晰起见，在密封盖110内未示出势垒高度调节层56的掺杂物。在外延层20的暴露部分、选择性生长外延层50和密封盖110上沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度约
Figure G2009101517495D00151
至约
Figure G2009101517495D00152
的钛。已在上文描述了由耐火金属和硅或多晶硅形成硅化物。硅化钛132由外延层20和选择性生长外延层50的暴露部分和密封盖110所形成。形成与硅化层132接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化层132、势垒金属层60和金属层62形成阳极或阳极接触134。形成与表面16接触的导电体66且导电体66充当肖特基二极管130的阴极或阴极接触。已在上文描述了适用于导电体66、势垒金属层60和金属层62的金属化系统。
肖特基二极管130具有包括外延层20和选择性生长外延层50A的超结，其中这些区域内的电荷彼此间相互抵消。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管130的正向电压降。肖特基二极管130还包括降低肖特基二极管130的电容并且提高其速度的气隙108。
图16为根据本发明的另一个实施方式的半导体元件例如肖特基二极管135的横断面视图。应当注意除包括在沟槽40的侧壁和底部上的一层无掺杂硅76外，半导体元件135与半导体元件130相似。如图6所示肖特基二极管76，肖特基二极管135包括在无掺杂硅层76上方形成的选择性生长外延层50A。可使用上文参考图6所述的技术形成无掺杂硅层76。肖特基二极管135像肖特基二极管130一样包括势垒高度调节层56、密封盖110、密封腔108、阳极接触134和阴极接触66。
肖特基二极管135具有包括外延层20和选择性生长外延层50A的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管135的正向电压降。肖特基二极管135还包括补偿抑制层76，该补偿抑制层76抑制由掺杂物从选择性生长外延层50A向外扩散引起的电荷补偿。如上所述，在存在补偿的情况下保持电荷平衡，然而该补偿减小总电荷优值。肖特基二极管135还包括降低肖特基二极管135的电容并且提高其速度的气隙108。
图17是根据本发明的另一个实施方式的半导体元件例如肖特基二极管140的横断面视图。除沟槽延伸进半导体基板18内以外，肖特基二极管140与肖特基二极管130相似。图17所示的是具有沟槽40B的半导体材料12，并且其延伸进外延层20、势垒高度调节层56、选择性生长外延层50B、介电衬里104B、密封腔108B、密封盖110、硅化层132、势垒金属层60、金属层62和导电体66内。像肖特基二极管130一样，势垒高度调节区延伸进密封盖110内；然而，为了明晰起见，在密封盖110内未示出势垒高度调节层56的掺杂物。除半导体元件140的沟槽比沟槽40延伸进半导体材料12延伸得更远外，以与形成半导体元件130的沟槽40相似的方式形成半导体元件140的沟槽。相似地，半导体元件140的选择性生长外延层50B、介电衬里104B和密封腔108B比半导体元件130的选择性生长外延层50、介电衬里104和密封腔108延伸进半导体材料12延伸得更远。因此，对参考字符40、50、104和108附加参考字符“B ”以区别半导体元件130和140的沟槽、选择性生长外延层、介电衬里和密封腔。于是，用参考字符40标识半导体元件130的沟槽，用参考字符50标识半导体元件130的选择性生长外延层，用参考字符104标识半导体元件130的介电衬里，并且用参考字符108标识半导体元件130的密封腔，反之用参考字符40B标识半导体元件140的沟槽，用参考字符50B标识半导体元件140的选择性生长外延层，用参考字符104B标识半导体元件140的绝缘衬里，并且用参考字符108B标识半导体元件140的密封腔。
肖特基二极管140具有包括外延层20和选择性生长外延层50B的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管140的正向电压降。肖特基二极管140还包括降低肖特基二极管140的电容并且提高其速度的气隙108B。此外，将沟槽40B延伸至半导体基板18以提高肖特基二极管140的击穿电压。
图18是根据本发明的另一个实施方式的半导体元件例如肖特基二极管145的横断面视图。应当注意除包括在沟槽40B的侧壁和底部上的一层无掺杂硅76B外，半导体元件145与半导体元件140相似。能够以与上文参考图6所描述的形成无掺杂硅层76相似的方式形成无掺杂硅层76B。类似于肖特基二极管140，肖特基二极管145包括选择性生长外延层50B、势垒控制区或层56、密封盖110、介电衬里104B、密封腔108B、阳极接触134和阴极接触66。
肖特基二极管145具有包括外延层20和选择性生长外延层50B的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管140的正向电压降。肖特基二极管140还包括介电衬里104B和降低肖特基二极管140的电容的气隙108B。此外，将沟槽40B延伸至半导体基板18以提高肖特基二极管140的击穿电压。因半导体基板18的掺杂浓度大于选择性生长外延层50B和选择性生长无掺杂硅层76B的掺杂浓度较多，以至于在半导体基板18内的部分选择性生长外延层50B和部分选择性生长无掺杂硅层76B本质上变为半导体基板18的一部分。
图19是根据本发明的另一个实施方式的半导体元件150的横断面视图。应当注意，参考图1描述的制造半导体元件10的加工步骤可以与制造半导体元件150的步骤相同。因此图14的描述为图1描述的继续。如图2所示，在外延层20内形成具有侧壁42和底部44的沟槽40。
沿沟槽40的侧壁42和底部44选择性生长导电类型与外延层20相同的外延材料层152。选择性生长外延层152具有基本平行于表面14的上表面154。外延层152被称为选择性生长外延层。根据本发明的实施方式，选择性生长外延层152具有N型导电性，并且其掺杂浓度范围为约1×1016原子/cm3至约5×1016原子/cm3。优选地，选择性生长外延层152的掺杂浓度远远超过外延层20的掺杂浓度。例如，当选择性生长外延层152的掺杂浓度范围为约1×1016原子/cm3至约5×1016原子/cm3时，外延层20的掺杂浓度范围可为约1×1013原子/cm3至1×1014原子/cm3。
在选择性生长外延层152上选择性生长导电类型与外延层20和选择性生长外延层152相反的外延材料层156。外延层156也称为选择性生长外延层。选择性生长外延层156具有基本平行于表面14和表面154的上表面158。优选地，当选择性生长外延层152和156具有相同厚度时，选择性生长外延层156的掺杂浓度基本与选择性生长外延层152的掺杂浓度相同。例如，当选择性生长外延层152和156的厚度为1μm且它们的掺杂浓度为1×1016原子/cm3时，选择性生长外延层152和156中每一个的电荷优值都为1×1012原子/cm2。因此，设定选择性生长外延层152和156的掺杂浓度和厚度基本相同以保持它们之间的电荷平衡。应当注意，当选择性生长外延层152和156具有不同掺杂浓度时，通过将其厚度调整为与均匀掺杂材料中电荷优值为掺杂浓度和厚度的乘积的关系相一致，能够保持电荷平衡。同样地，当选择性生长外延层152和156具有不同厚度时，通过将其掺杂浓度调整为与均匀掺杂材料中电荷优值为掺杂浓度和厚度的乘积的关系相一致，能够保持电荷平衡。为了进一步保持电荷平衡，外延层20的掺杂浓度远小于选择性生长外延层152和156的掺杂浓度。
尽管优选层152和156为选择性生长外延层，但这并非限制本发明。选择性生长外延层152和156的优点是层可以是薄的并且具有基本恒定的掺杂水平或掺杂浓度。此外，选择性生长外延层还允许形成较薄的层，这将减小肖特基二极管的尺寸和来自选择性生长外延层152向外扩散进外延层20中的数量，该向外扩散将增加肖特基二极管的尺寸。
现参见图20，使用所属领域技术人员已知的技术去除介电层26、28和29。在外延层20和选择性生长外延层152和156上方形成材料，并且该材料过度填充沟槽40。该材料优选为介电材料例如氧化物。用于在沟槽内形成氧化物的技术是所属领域技术人员已知的。使用例如化学机械研磨(“CMP”)平面化介电材料。平面化介电材料以在沟槽40内留下部分72。部分72被称为氧化物塞、介电塞、电容调制结构等等。应当注意，塞72由介电材料组成以限制选择性生长外延层156的外扩散，从而保持选择性生长外延层152和156之间的电荷平衡。用P型导电性杂质材料例如硼或铟掺杂部分外延层20、部分选择性生长外延层152和156以及部分氧化物塞72以形成势垒高度调节区或层56。举例来说，通过将杂质材料注入外延层20、选择性生长外延层152和154和氧化塞72内而形成势垒高度调节层56。为了明晰起见，在氧化塞72内未示出势垒高度调节层56的杂质材料。然而，应当理解势垒高度调节层56的掺杂材料也在氧化物塞72内形成。使用快速热退火技术退火选择性生长外延层152和156及外延层20。
现参见图21，在外延层20、选择性生长外延层152和156和氧化物塞72上方沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度约
Figure G2009101517495D00191
至
Figure G2009101517495D00192
的钛。通过上述技术由耐火技术和外延层20的硅形成硅化物。因此，硅化钛层160由外延层20和选择性生长外延层152和156所形成。
形成与硅化钛层160和氧化塞72接触的势垒金属层60。适用于势垒金属层60的材料包括氮化钛、钛、铂等。形成与势垒金属层60接触的金属层62。适用于金属层62的材料包括铝、镍、银等。硅化物层160、势垒金属层60和金属层62形成肖特基二极管150的阳极或阳极接触。形成与表面16接触的导电体66，并且其充当肖特基二极管150的阴极或阴极接触。适用于导电体66的金属化系统已在上文描述。
肖特基二极管150具有包括选择性生长外延层152和156的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管150的正向电压降。
图22为根据本发明的另一个实施方式的半导体元件155例如肖特基二极管的横断面视图。应当注意除包括在沟槽40的侧壁和底部上的一层无掺杂硅76外，半导体元件155与半导体元件150相似。此外，肖特基二极管155还包括在选择性生长外延层152A和156A之间的一层无掺杂硅76C。能够以相似于上文参考图6所述形成无掺杂硅层76的方式形成无掺杂硅层76C。类似于肖特基二极管150，肖特基二极管155包括沟槽40、氧化物塞72、硅化物层160、势垒金属层60和金属层62。除在无掺杂硅层76上而非沟槽40的侧壁42和底部44上形成外，选择性生长外延层152A与选择性生长外延层152相似以及除生长在无掺杂硅层76C上外，选择性生长外延层156A与选择性生长外延层156相似。因此，可将对选择性生长外延层152和156的形成和掺杂浓度的描述应用于选择性生长外延层152A和156A的形成。类似地，将半导体元件150的外延层20的掺杂浓度应用于半导体元件155。本征硅层76通过抑制掺杂物从选择性生长外延层152A向外扩散进外延层20内所引起的补偿来帮助维持期望的电荷平衡，本征硅层76C通过抑制掺杂物从选择性生长外延层152A和156A向外相互扩散所引起的补偿来帮助维持期望的电荷平衡。
肖特基二极管155具有包括选择性生长外延层152A和156A的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管155的正向电压降。肖特基二极管155还包括本征硅衬里76和76C，该本征硅衬里76和76C进一步抑制来自肖特基二极管155的掺杂物的外扩散所引起的补偿。应当注意如由较低电荷优值所指示，尽管当发生补偿时电荷保持平衡，但补偿降低电荷水平。因此，抑制补偿保证平衡的电荷处于所期望的水平。
图23是根据本发明的另一个实施方式的半导体元件170例如肖特基二极管的横断面视图。应当注意，参考图19和图20描述的制造半导体元件150的加工步骤可以与制造半导体元件170的步骤相同。因此图23的描述为图20描述的继续。图23所示的是具有沟槽40的半导体材料12，并且其延伸进外延层20、选择性生长外延层152和156、介电塞72和势垒高度调节层56内。在外延层20、选择性生长外延层152和156和介电塞72上形成厚度为约0.5μm至约1.5μm的介电材料层172。举例来说，该介电层172为TEOS层。在介电层172上图案化光阻层以形成具有遮光组件176和暴露部分介电层172开口178的遮光结构174。遮光结构174也称为遮光罩或蚀刻遮光罩。
现参见图24，将介电层172的暴露部分各向异性地蚀刻以暴露外延层20和选择性生长外延层152和156以及充当肖特基控制结构的剩余部分180。肖特基控制结构180通过控制转化为硅化物的选择性生长外延层156的面积而控制P型肖特基装置。增加被硅化的选择性生长外延层152的面积，即让肖特基控制结构180变小，以减小表面电场并且提高肖特基二极管170的电流运载能力。选择地，减小被硅化的选择性生长外延层152的面积，即让肖特基控制结构180变大，以增加表面电场并且降低肖特基二极管170的电流运载能力。在外延层20的暴露部分和肖特基控制结构180上沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度为约
Figure G2009101517495D00211
至
Figure G2009101517495D00212
的钛。使用上述技术由该耐火金属和硅或多晶硅形成硅化物。因此，硅化钛层182由外延层20和选择性生长外延层152和156的暴露部分所形成。
形成与硅化物层182和肖特基控制结构180接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化物层182、势垒金属层60和金属层62形成阳极或阳极接触184。形成与表面16接触的导电体66，并且其充当肖特基二极管170的阴极或阴极接触。适用于导电体66、势垒金属层60和金属层62的金属化系统已在上文描述。
肖特基二极管170具有包括选择性生长外延层152和156的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管170的正向电压降。
图25是根据本发明的另一个实施方式的半导体元件175例如肖特基二极管的横断面视图。应当注意除包括在沟槽40的侧壁和底部上的一层本征硅或无掺杂硅76外，肖特基二极管175与肖特基二极管170相似。此外，肖特基二极管175还包括在选择性生长外延层152A和156A之间的一层本征硅或无掺杂硅76C。能够以相似于上文参考图6所述形成本征或无掺杂硅层76的方式形成无掺杂硅层76C。与肖特基二极管170相类似，肖特基二极管175包括沟槽40、氧化物塞72、硅化物层182、势垒金属层60和金属层62。除在本征或无掺杂硅层76上而非沟槽40的侧壁42和底部44上形成外，选择性生长外延层152A与选择性生长外延层152相似，以及除生长在本征或无掺杂硅层76C上外，选择性生长外延层156A与选择性生长外延层156相似。因此，可将对选择性生长外延层152和156的形成和掺杂浓度的描述应用于选择性生长外延层152A和156A的形成上。类似地，将半导体元件150的外延层20的掺杂浓度应用于半导体元件175上。本征硅层76通过抑制掺杂物从选择性生长外延层152A向外扩散进外延层20内所引起的补偿来帮助维持电荷平衡，本征硅层76C通过抑制掺杂物从选择性生长外延层152A和156A向外相互扩散所引起的补偿来帮助维持电荷平衡。
肖特基二极管175具有包括选择性生长外延层152A和156A的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管175的正向电压降。肖特基二极管175还包括本征或无掺杂硅衬里76和76C，该本征或无掺杂硅衬里76和76C进一步抑制肖特基二极管175的掺杂物的外扩散所引起的补偿。如上所述且如由较低电荷优值所指示，尽管当发生补偿时电荷保持平衡，但补偿降低电荷水平。因此，抑制补偿保证平衡的电荷处于所期望的水平。
图26是根据本发明的另一个实施方式的半导体元件200的横断面视图。应当注意，参考图19和图20描述的制造半导体元件200的加工步骤可以与制造半导体元件150的步骤相同。因此，图26的描述为图20描述的继续。图26所示的是具有沟槽40的半导体材料12，并且其延伸进外延层20、选择性生长外延层152和156内。沿选择性生长外延层156和密封盖或塞110形成氧化物衬里104，并且在沟槽40内形成密封腔108。在外延层20、选择性生长外延层152和156及密封盖110内形成势垒高度调节区或层56。选择性生长外延层152和156的掺杂浓度远远大于外延层20的掺杂浓度。应当注意，势垒高度调节区或层56延伸进密封盖110内；然而，为了明晰起见，在密封盖110内未示出势垒高度调节区或层56的掺杂物。上文已描述用于形成氧化物衬里104、密封盖110、密封腔108和势垒高度调节层56的方法。
在密封盖110和部分选择性生长外延层156上形成肖特基控制结构115，并且由部分外延层20和部分选择性生长外延层156形成硅化物层117。参考图13描述用于形成肖特基控制结构115和硅化物层117的方法。形成与硅化物层117和肖特基控制结构115接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化层117、势垒金属层60和金属层62形成阳极或阳极接触202。形成与表面16接触的导电体66，并且充当肖特基二极管200的阴极或阴极接触。适用于导电体66、势垒金属层60和金属层62的金属化系统已在上文描述。
肖特基二极管200具有包括选择性生长外延层152和156的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管200的正向电压降。肖特基二极管200还包括降低肖特基二极管200电容并提高其速度的气隙108。
图27是根据本发明的另一个实施方式的半导体元件205例如肖特基二极管的横断面视图。应当注意除包括在沟槽40的侧壁或底部上的一层本征硅或无掺杂硅76外，肖特基二极管205与肖特基二极管200相似。此外，肖特基二极管205还包括在选择性生长外延层152A和156A之间的一层本征硅或无掺杂硅76C。能够以相似于上文参考图6所述形成无掺杂硅层76的方式形成无掺杂硅层76C。与肖特基二极管200类似，肖特基二极管205包括沟槽40、密封腔108、密封盖110、硅化物层117、势垒金属层60和金属层62。除在无掺杂硅层76上而非沟槽40的侧壁42和底部44上(如图6所示)形成外，选择性生长外延层152A与选择性生长外延层152相似，除生长在无掺杂硅层76C上外，选择性生长外延层156A与选择性生长外延层156相似。因此，可将对选择性生长外延层152和156的形成和掺杂浓度的描述应用于选择性生长外延层152A和156A的形成上。选择性生长外延层152A和156A的掺杂浓度远远大于外延层20的掺杂浓度。本征硅层76通过抑制掺杂物从选择性生长外延层152A向外扩散进外延层20所引起的补偿来帮助维持电荷平衡，以及本征硅层76C通过抑制掺杂物从选择性生长外延层152A和156A向外相互扩散所引起的补偿来帮助维持电荷平衡。
肖特基二极管205具有包括选择性生长外延层152A和156A的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管205的正向电压降。肖特基二极管205还包括本征硅衬里76和76C，该本征硅衬里76和76C抑制选择性生长外延层152A和156A的掺杂物的外扩散所引起的补偿。如上所述且如电荷优值所指示，尽管当发生补偿时电荷保持平衡，但补偿降低电荷水平。因此，抑制补偿保持或保证平衡的电荷处于所期望的水平。
图28是根据本发明的另一个实施方式的半导体元件210的横断面视图。除半导体元件210不存在肖特基控制结构115外，制造半导体元件210的加工步骤与制造半导体元件200的步骤相似。图28所示的是具有沟槽40的半导体材料12，并且其延伸进外延层20、选择性生长外延层152和156、氧化物衬里104、密封盖或塞110和在沟槽40内的密封腔108内形成。势垒高度调节区或层56在外延层20、选择性生长外延层152和156和密封盖110内形成。用于形成氧化物衬里104、密封盖110、密封腔108和势垒高度调节层56的方法已在上文描述。势垒高度调节层56延伸进密封盖110内；然而，为了明晰起见，未在密封盖110内示出势垒高度调节层56的掺杂物。
在外延层20、选择性生长外延层152和156和密封盖110上沉积一层耐火金属(未示出)。举例来说，该耐火金属为厚度约至
Figure G2009101517495D00252
的钛。硅化物由该耐火金属和硅或多晶硅所形成。因此，硅化钛212由外延层20、选择性生长外延层152和156和密封盖110所形成。形成与硅化钛层212接触的势垒金属层60和形成与势垒金属层60接触的金属层62。硅化钛层212、势垒金属层60和金属层62形成肖特基二极管210的阳极或阳极接触214。形成与表面16接触的导电体66，并且充当肖特基二极管210的阴极或阴极接触。适用于势垒金属层60、金属层62和阴极66的金属化系统已在上文描述。
肖特基二极管210具有包括选择性生长外延层152和156的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管210的正向电压降。肖特基二极管210还包括降低其电容并增加其速度的空气隙108。
图29是根据本发明的另一个实施方式的半导体元件215例如肖特基二极管的横断面视图。应当注意除包括在沟槽40的侧壁和底部上的一层无掺杂硅76外，肖特基二极管215与肖特基二极管210相似。此外，肖特基二极管215还包括在选择性生长外延层152A和156A之间的一层本征硅或无掺杂硅76C。能够以相似于上文参考图6所述形成无掺杂硅层76的方式形成无掺杂硅层76C。与肖特基二极管210类似，肖特基二极管215包括沟槽40、密封腔108、密封盖110、硅化层212、势垒金属层60、金属层62、阳极或阳极接触214和阴极或阴极接触66。选择性生长外延层152A和156A的形成已在上文描述。选择性生长外延层152A和156A的掺杂浓度远远大于外延层20的掺杂浓度。本征硅层76通过抑制掺杂物从选择性生长外延层152A向外扩散进外延层20内所引起的补偿来帮助维持电荷平衡，本征硅层76C通过抑制掺杂物从选择性生长外延层152A和156A向外相互扩散所引起的补偿来帮助维持电荷平衡。如上所述且如由电荷优值所指示，尽管当发生补偿时电荷保持平衡，但补偿降低电荷水平。因此，抑制补偿保持或保证平衡的电荷处于所期望的水平。
肖特基二极管215具有包括选择性生长外延层152A和156A的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管215的正向电压降。肖特基二极管215包括本征硅或无掺杂硅衬里76和76C，该本征硅或无掺杂硅衬里76和76C进一步抑制选择性生长外延层152A和156A的掺杂物外扩散所引起的电荷补偿。
图30是根据本发明的另一个实施方式的半导体元件例如肖特基二极管220的横断面视图。除沟槽延伸进半导体基板18内外，肖特基二极管220与肖特基二极管210相似。图30所示的是具有沟槽40B的半导体材料12，并且其延伸进外延层20、势垒高度调节层56、选择性生长外延层152B和156B、介电衬里104B、密封腔108B、密封塞或盖110、硅化物层212、势垒金属层60、金属层62、阳极214和阴极66内。与肖特基二极管210类似，势垒高度调节区延伸进密封盖110内；然而，为了明晰起见，未在密封盖110内示出势垒高度调节层56的掺杂物。以与形成半导体元件210的沟槽40相似的方法形成肖特基二极管220的沟槽；然而，肖特基二极管220的沟槽比沟槽40延伸进半导体材料12延伸得更远。类似地，肖特基二极管220的选择性生长外延层152B和156B、介电衬里104B和密封腔108B比肖特基二极管130的选择性生长外延层152A和156A、介电衬里104和密封腔108延伸进半导体材料12延伸得更远。因此，对参考字符40、104、108、152和156附加参考字符“B”以与肖特基二极管210的沟槽、选择性生长外延层、介电衬里和密封腔区别。于是，用参考字符40标识肖特基二极管210的沟槽，用参考字符152和156标识肖特基二极管210的选择性生长外延层，用参考字符104标识肖特基二极管210的介电衬里，并且用参考字符108标识肖特基二极管210的密封腔，反之用参考字符40B标识肖特基二极管220的沟槽，用参考字符152B和156B标识肖特基二极管220的选择性生长外延层，用参考字符104B标识肖特基二极管220的绝缘衬里，并且用参考字符108B标识肖特基二极管220的密封腔。
肖特基二极管220具有包括选择性生长外延层152B和156B的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管220的正向电压降。肖特基二极管220还包括介电衬里104B和空气隙108B，其中空气隙108B降低肖特基二极管220的电容并且增加其速度。此外，将沟槽40B延伸至半导体基板18以增加肖特基二极管220的击穿电压。因半导体基板18的掺杂浓度远远大于选择性生长外延层152B和156B的掺杂浓度，在半导体基板18内的部分选择性生长外延层152B和156B本质上变为半导体基板18的一部分。此外，选择性生长外延层152B和156B的掺杂浓度远远大于外延层20的掺杂浓度。
图31是根据本发明的另一个实施方式的半导体元件225例如肖特基二极管的横断面视图。应当注意除包括在沟槽40B的侧壁和底部上的一层无掺杂硅76B外，肖特基二极管225与肖特基二极管220相似。无掺杂硅或本征硅层76B已参考图18进行描述。此外，肖特基二极管225包括在选择性生长外延层152B和156B之间的一层本征硅或无掺杂硅76D。能够以相似于上文参考图6所述形成本征或无掺杂硅层76的方式形成无掺杂硅层76D。与肖特基二极管220类似，肖特基二极管225包括沟槽40B、密封腔108B、密封盖110、硅化层212、势垒金属层60、金属层62、阳极214和阴极66。选择性生长外延层152B和156B的形成已在上文描述。本征硅层76B通过抑制掺杂物从选择性生长外延层152B向外扩散进外延层20内来帮助维持电荷平衡，本征硅层76D通过抑制掺杂物从选择性生长外延层152B和156B向外相互扩散来帮助维持电荷平衡。
肖特基二极管225具有包括选择性生长外延层152B和156B的超结，其中在这些区域内的电荷彼此间相互平衡。这些区域内的电荷平衡对阳极至阴极的电流提供低电阻的电流通路从而降低肖特基二极管225的正向电压降。肖特基二极管225还包括介电衬里104B和空气隙108B，其中空气隙108B降低肖特基二极管225的电容并且增加其速度。此外，将沟槽40B延伸至半导体基板18以增加肖特基二极管225的击穿电压。肖特基二极管225包括本征硅或无掺杂硅衬里76B和76D，该本征硅或无掺杂硅衬里76B和76D进一步抑制选择性生长外延层152B和156B的掺杂物向外扩散所引起的补偿。如上所述且如由电荷优值所指示，尽管当发生补偿时电荷保持平衡，但补偿降低电荷水平。因此，抑制补偿保持或保证平衡的电荷处于所期望的水平。
与半导体元件220类似，半导体基板18的掺杂浓度远远大于选择性生长外延层152B和156B的掺杂浓度。因此，在半导体基板18内的部分选择性生长外延层152B和156B及本质衬里76B和76D本质上变为半导体基板18的一部分。此外，选择性生长外延层152B和156B的掺杂浓度远远大于外延层20的掺杂浓度。
图32是根据本发明的另一实施方式的制造过程中的半导体元件250例如结型场效应管(“JFET”)的一部分的横截面视图。图32所示的是具有相对表面14和16的半导体材料12。根据本发明的实施方式，半导体材料12包括沉积在半导体基板18上的外延层20。掺杂区252在外延层20内形成，并且其从表面14延伸进外延层20内。在外延层20的导电类型为N型的实施方式中，掺杂区252的导电类型也为N型。例如，掺杂区252的掺杂浓度范围为约1×1018原子/cm3至约1×1020原子/cm3。应当注意，在外延层20的导电类型为P型的实施方式中，掺杂区252的导电类型也为P型。
在外延层20上或从外延层20形成一层介电材料26，在介电层18上形成介电层28，在介电层18上形成介电层29，并且在介电层29上形成遮光结构34。半导体材料12、介电层26、28和29和遮光结构34已在上文参考图1中描述。
现参见图33，通过去除部分TEOS层29、部分保护层28、部分介电层26和部分外延层20在外延层20内形成具有侧壁42和底部44的沟槽40。在沟槽40的侧壁42和底部44上形成选择性生长外延层50。沟槽40和选择性生长外延层50的形成已在上文参考图2中描述。
现参见图34，在选择性生长外延层50和外延层20上方形成材料(未示出)。该材料优选为过度填充沟槽40的氧化物。使用例如化学机械研磨(“CMP”)平面化该材料。平面化该材料以在沟槽40内的选择性生长外延层50上方留下部分254。
硅化钛256由选择性生长外延层50和外延层20所形成。形成与硅化钛256接触的势垒层258。适用于势垒层258的材料包括氮化钛、钛、钨、铂等。形成与势垒层258接触的金属层260。适用于金属层260的材料包括铝、镍、银等。
硅化物层256和选择性生长外延层50形成JFET250的门触点。掺杂区252和在相邻沟槽40之间的部分外延层20形成JFET250的源极。形成与表面16接触的导电体262，并且充当JFET250的漏极接触或导电体。适用于导电体262的金属化系统包括金合金、钛-镍-金、钛-镍-银等。
至此，应当理解已经提供半导体元件(诸如肖特基二极管或JFET)以及制造半导体元件的方法。根据本发明的实施方式，半导体元件为包括在其内形成有具有侧壁的沟槽的半导体基板上的N型导电性外延层的肖特基二极管。选择性生长P型导电性外延层生长在沟槽的侧壁上，并且沟槽剩余部分由无掺杂多晶硅或诸如氧化物的介电材料所填充或部分填充。使得阳极与在相邻沟槽之间的部分N型外延层和沿沟槽侧壁形成的选择性生长外延层接触，并且使得阴极与半导体基板接触。该实施方式的优点在于在顺向偏压(正向偏压)的情况下，电流沿着低电阻导电通路从阳极流向阴极，从而提供低正向电压降。在逆向偏压(反向偏压)的情况下，N型外延层和P型选择性生长外延层在横向和纵向耗尽。在预设的阳极至阴极的电压下，耗尽层夹断导电通路以抑制肖特基二极管在等同于或大于室内温度的温度下泄漏，从而帮助实现所期望的击穿电压。此外，可调整P型选择性生长外延层和N型外延层的宽度以及它们的掺杂浓度以获得零偏压下的夹断状态并同时获得电荷平衡以降低象力(image force)势垒的影响。
在N型外延层的边缘周围形成P型外延生长层降低电场，尤其是降低在N型肖特基二极管的边缘附近表面上的电场。这阻止肖特基二极管过早击穿，减少泄漏并且提高击穿电压。因此，P型外延生长层充当保护环并且减小表面电场。根据本发明的实施方式的肖特基二极管的其它优点在于肖特基二极管的击穿电压与沟槽的深度成比例，并且正向电压降具有负温度系数，反之击穿电压具有正温度系数。例如，对于具有约35μm沟槽深度的肖特基二极管而言，可获得大于700伏特的击穿电压，并且对于具有约2μm沟槽深度的肖特基二极管而言，可获得大于100伏特的击穿电压。
根据本发明的另一实施方式，在相邻沟槽之间的区域由P型导电性多晶硅填充或部分填充，并且在相邻沟槽之间的外延层的一部分由N型导电性杂质材料或掺杂物所掺杂以形成JFET。
尽管在此已描述特定优选实施方式以及方法，根据前文所述可对此类实施方式以及方法做出不脱离本发明的主旨和范围的变更和修改，这对于所属领域技术人员而言是显而易见的。本发明的意图在于仅受所附权利要求和可适用法律的规则和原则范围的限制。

Claims (10)

1.一种半导体元件，包括：
具有第一和第二主表面的第一导电类型的第一半导体材料；
从所述第一主表面延伸入所述半导体材料的至少一个沟槽，所述至少一个沟槽具有侧壁和底部；
与所述至少一个沟槽的所述侧壁和所述底部相邻的第二半导体材料，其中所述第二半导体材料的第一部分沿第一方向平衡电荷，并且所述第二半导体材料的第二部分沿第二方向平衡电荷；以及
与所述第一半导体材料和所述第二半导体材料相接触的导电性材料。
2.根据权利要求1所述的半导体元件，还包括与所述至少一个沟槽的所述侧壁和所述底部相邻的电容调制结构。
3.根据权利要求2所述的半导体元件，其中所述电容调制结构包括无掺杂半导体材料或介电材料中的一种。
4.根据权利要求2所述的半导体元件，其中所述电容调制结构包括气隙。
5.根据权利要求1所述的半导体元件，其中所述第二半导体材料具有第二导电类型。
6.根据权利要求1所述的半导体元件，其中所述第二半导体材料是选择性生长的外延层，并且其中所述第二半导体材料的所述第一部分与邻近所述侧壁的所述第一半导体材料的一部分相配合以沿所述第一方向平衡电荷，并且所述第二半导体材料的所述第二部分与邻近所述底部的所述第一半导体材料的一部分相配合以沿所述第二方向平衡电荷。
7.一种用于制造半导体元件的方法，包括：
提供具有主表面的第一导电类型的半导体材料；
在所述半导体材料内形成一个或多个沟槽，所述一个或多个沟槽从所述主表面延伸入所述半导体材料，其中所述一个或多个沟槽中的每一个具有侧壁和底部；
形成与所述一个或多个沟槽的所述侧壁和所述底部相邻的半导体材料的第一层，其中与所述侧壁相邻的所述半导体材料的第一层的第一部分用于沿第一方向平衡电荷，且所述半导体材料的第一层的第二部分用于沿第二方向平衡电荷；以及
形成与所述半导体材料和所述半导体材料的第一层相接触的导电材料。
8.根据权利要求7所述的方法，还包括在所述一个或多个沟槽中的至少一个内形成密封腔，所述密封腔与所述半导体材料的第一层相邻。
9.根据权利要求7所述的方法，还包括在所述一个或多个沟槽的所述侧壁和所述半导体材料的第一层之间形成无掺杂半导体材料的层。
10.根据权利要求7所述的方法，其中所述半导体材料的第一层的所述第一部分与所述半导体材料的第一部分相配合以平衡电荷，所述半导体材料的所述第一部分与所述一个或多个沟槽的所述侧壁相邻。
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