KR20220041358A - 반도체장치 및 그 제조 방법 - Google Patents

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KR20220041358A
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Abstract

본 발명의 실시예에 따른 반도체장치는 기판 내에 활성영역을 정의하는 트렌치, 트렌치 상의 제1반도체라이너, 제1반도체라이너 상의 제2반도체라이너 및 제2반도체라이너 상에서 트렌치를 채우는 소자분리층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조방법은 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계, 트렌치 상에 복수의 반도체라이너를 형성하는 단계, 반도체라이너 각각을 형성하기 전에 수행되는 전처리 단계 및 반도체라이너 각각을 형성한 후에 수행되는 후처리 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조방법은 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계, 트렌치 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계, 트렌치의 표면을 노출시키기 위해 고체상 염을 승화시키는 단계, 트렌치 상에 제1폴리실리콘라이너를 형성하는 단계, 제1폴리실리콘라이너 상에 형성된 오염원을 제거하기 위한 후처리 단계, 제1폴리실리콘라이너 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계, 제1폴리실리콘라이너의 표면을 노출시키기 위해 고체상 염을 승화시키는 단계, 제1폴리실리콘라이너 상에 제2폴리실리콘라이너를 형성하는 단계, 제2폴리실리콘라이너 상에서 트렌치를 채우는 소자분리층을 형성하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 전처리 및 후처리된 복수의 반도체라이너를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 집적도가 증가하면서 트랜지스터의 활성영역이 점유하고 있는 면적이 감소되고 있다. 그에 따라, 활성영역을 형성하는 난이도가 증가하여 반도체장치의 특성이 열화되므로 이를 개선하기 위해 전처리 및 후처리된 복수의 반도체라이너를 형성하는 기술이 제안되었다.
본 발명의 실시예들은 반도체장치의 특성을 개선할 수 있는 열처리된 트렌치 및 반도체층을 구비한 반도체장치 및 반도체장치 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 기판 내에 활성영역을 정의하는 트렌치, 트렌치 상의 제1반도체라이너, 제1반도체라이너 상의 제2반도체라이너 및 제2반도체라이너 상에서 트렌치를 채우는 소자분리층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조방법은 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계, 트렌치 상에 복수의 반도체라이너를 형성하는 단계, 반도체라이너 각각을 형성하기 전에 수행되는 전처리 단계 및 반도체라이너 각각을 형성한 후에 수행되는 후처리 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조방법은 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계, 트렌치 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계, 트렌치의 표면을 노출시키기 위해 고체상 염을 승화시키는 단계, 트렌치 상에 제1폴리실리콘라이너를 형성하는 단계, 제1폴리실리콘라이너 상에 형성된 오염원을 제거하기 위한 후처리 단계, 제1폴리실리콘라이너 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계, 제1폴리실리콘라이너의 표면을 노출시키기 위해 고체상 염을 승화시키는 단계, 제1폴리실리콘라이너 상에 제2폴리실리콘라이너를 형성하는 단계, 제2폴리실리콘라이너 상에서 트렌치를 채우는 소자분리층을 형성하는 단계를 포함할 수 있다.
본 기술은, 반도체라이너를 전처리함으로써 기판 상의 오염원을 제거할 수 있다. 따라서, 반도체장치의 특성을 개선할 수 있다.
본 기술은, 반도체라이너에 후처리함으로써 반도체라이너 상의 오염원을 제거하고 반도체 장치의 불량을 개선할 수 있다.
본 기술은, 복수의 반도체라이너를 적층함으로써 트렌치의 식각난이도를 낮추고 활성영역의 너비와깊이를 확보할 수 있다.
도 1 내지 도 11은 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
도 12는 일 실시예에 따른 반도체장치의 단면의 탑 뷰(Top-View)이다.
도 13은 일 실시예에 따른 반도체장치의 단면의 탑 뷰(Top-View)이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1 내지 도 11은 실시예에 따른 반도체장치 제조방법 중 하나이다.
도 1에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘 함유물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수 있다. 기판(11)은 Ⅲ-Ⅴ족 반도체기판, 예를 들어 GaAs과 같은 화합물반도체기판을 포함할 수 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(11) 상에 트렌치하드마스크(12)가 형성될 수 있다. 트렌치하드마스크(12)는 절연물질을 포함할 수 있다. 트렌치하드마스크(12)는 기판(11)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 트렌치하드마스크(12)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 트렌치하드마스크(12)는 실리콘질화물을 포함할 수 있다.
트렌치하드마스크(12) 상에 트렌치패턴(13)이 형성될 수 있다. 트렌치패턴(13)은 감광막패턴을 포함할 수 있다. 트렌치패턴(13)은 후속공정에서 활성영역이 형성될 영역을 정의할 수 있다. 트렌치패턴(13)의 탑뷰는 어느 한 방향으로 기울어진 형상이 반복되는 형상을 포함할 수 있다. 트렌치패턴(13)의 탑뷰는 어느 한 방향으로 기울어진 직사각형, 타원 또는 모서리가 만곡된 직사각형 중 어느하나가 반복되는 형상을 포함할 수 있다.
도 2에 도시된 바와 같이, 트렌치패턴(13)을 식각마스크로 이용하여 트렌치하드마스크(12)를 식각할 수 있다. 트렌치하드마스크(12)를 식각마스크로 이용하여 기판(11)을 식각할 수 있다. 기판(11)을 식각한 후 트렌치패턴(13) 및 트렌치하드마스크(12)는 제거될 수 있다. 기판(11)을 식각함에 따라 제1트렌치(T1)와 제2트렌치(T2)가 형성될 수 있다.
제1트렌치(T1)와 제2트렌치(T2)는 활성영역(14)을 정의할 수 있다. 제2트렌치(T2)는 제1트렌치(T1)로부터 이격되어 형성될 수 있다. 제1트렌치(T1)와 제2트렌치(T2)는 서로 이웃할 수 있다. 제1트렌치(T1)와 제2트렌치(T2)의 측벽프로파일은 슬로프드-프로파일(Sloped-profile)을 포함할 수 있다. 제1트렌치(T1)와 제2트렌치(T2)는 상위레벨에서 하위레벨로 갈수록 폭이 좁아질 수 있다. 제1트렌치(T1)와 제2트렌치(T2)는 수직의 측벽프로파일을 포함할 수도 있다. 제1트렌치(T1)는 제2트렌치(T2)보다 기판(11) 내부로 깊게 형성될 수 있다. 제1트렌치(T1)의 깊이는 제2트렌치(T2)의 깊이보다 클 수 있다.
제1트렌치(T1)는 제1폭(W1)을 포함할 수 있고, 제2트렌치(T2)는 제2폭(W2)을 포함할 수 있다. 제1폭(W1) 및 제2폭(W2) 각각은 기판(11)의 상부면에 평행한 일 방향에 따른 폭일 수 있다. 제1폭(W1)은 제2폭(W2)보다 클 수 있다. 제1폭(W1)은 제2폭(W2)의 두배일 수 있다.
제1트렌치(T1) 및 제2트렌치(T2)를 형성함에 따라 기판(11) 및 활성영역(14)의 표면 상에 제1오염원(O1)이 형성될 수 있다. 제1오염원(O1)은 기판(11) 및 활성영역(14)의 표면을 따라 컨포멀하게 형성될 수 있다. 제1오염원(O1)은 산화물을 포함할 수 있다. 제1오염원(O1)은 자연산화물(Native Oxide)을 포함할 수 있다. 제1오염원(O1)은 이산화규소(SiO2)를 포함할 수 있다.
도 3 내지 도 4는 제1오염원(O1)을 제거하기 위한 제1전처리를 설명하기 위한 도면이다. 제1전처리는 제1오염원(O1)을 제1희생물질(15)로 치환하는 단계(도 3) 및 제1희생물질(15)을 제거(15R)하는 단계(도 4)를 포함할 수 있다.
도 3에 도시된 바와 같이, 제1오염원(O1)은 제1희생물질(15)로 치환될 수 있다. 제1희생물질(15)은 기판(11) 및 활성영역(14)을 커버링할 수 있다. 제1희생물질(15)은 제1트렌치(T1) 및 제2트렌치(T2)를 채울 수 있다.
제1희생물질(15)을 형성하기 위해 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합을 이용할 수 있다. 제1오염원(O1)은 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합과 반응하여 제1희생물질(15)로 치환될 수 있다. 예를 들어, 암모니아(NH3), 삼불화질소(NF3) 및 수소(H2) 가스를 이용하여 제1오염원(O1)을 제1희생물질(15)로 치환할 수 있다. 이 때, 각 가스의 양은 기판(11) 및 활성영역(14)의 표면에 형성된 제1오염원(O1)의 두께, 기판(11) 및 활성영역(14)의 형상, 제1희생물질(15)을 형성하는 장치의 용량 등에 의해 조절될 수 있다. 각 가스의 비율은 기판(11) 및 활성영역(14) 상에 형성된 제1오염원(O1)을 균일하게 제거하기 위해 변경될 수 있다. 예를 들어, 삼불화질소(NF3)에 대한 암모니아(NH3)의 몰비는 적어도 1:1일 수 있다.
다른 실시예에서, 퍼지가스 또는 캐리어가스를 더 포함할 수 있다. 안정적인 반응을 위해, 퍼지가스 또는 캐리어가스는 제1희생물질(15)이 형성되기 전에 사용될 수 있다. 퍼지가스 또는 캐리어가스는 헬륨, 수소, 질소 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 퍼지가스 또는 캐리어가스로 수소를 사용할 수 있다.
제1오염원(O1)을 제1희생물질(15)로 치환하기 위해 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합을 반응종으로 분리할 수 있다. 제1오염원(O1)을 제1희생물질(15)로 치환하기 위해 암모니아(NH3), 삼불화질소(NF3) 및 수소(H2)를 반응종으로 분리할 수 있다. 각 가스를 반응종으로 분리하기 위해 플라즈마를 사용할 수 있다. 분리된 반응종이 재결합하여 반응가스가될 수 있다. 반응가스는 플루오르화암모늄(NH4F) 및 중불화암모늄(NH4F-HF)를 포함할 수 있다.
반응가스는 제1오염원(O1)에 반응성을 가질 수 있다. 반응가스는 제1오염원(O1)과 반응할 수 있다. 반응가스는 제1오염원(O1)과 반응하여 제1희생물질(15)을 형성할 수 있다. 제1희생물질(15)은 고체상일 수 있다. 제1희생물질(15)은 '고체상 염'으로 지칭될 수 있다. 제1희생물질(15)은 수소, 질소, 불소, 실리콘 또는 이들의 조합을 포함할 수 있다. 제1희생물질(15)은 육불화규산암모늄((NH4)2SiF6)을 포함할 수 있다. 제1오염원(O1)이 제1희생물질(15)로 치환되는 반응 메카니즘은 다음과 같이 요약될 수 있다.
Figure pat00001
Figure pat00002
도 4에 도시된 바와 같이, 제1희생물질(15)에 제1열처리공정(16)을 수행할 수 있다.
제1열처리공정(16)을 통해 제1희생물질(15)이 제거(15R)될 수 있다.
제1희생물질(15)은 제1열처리공정(16)을 통해 휘발성가스로 분리될 수 있다. 제1희생물질(15)은 SiF4, NH3 및 HF로 승화되어 제거(15R)될 수 있다. 제1열처리공정(16)은 150℃ 이하의 온도에서 수행될 수 있다. 바람직하게는, 제1열처리공정(16)은 80℃ 이상 150℃ 이하의 온도에서 수행될 수 있다.
제1희생물질(15)이 제거(15R)됨에 따라, 기판(11) 및 활성영역(14)이 다시 노출될 수 있다. 제1희생물질(15)이 승화(15R)됨에 따라, 트렌치의 표면이 다시 노출될 수 있다.
제1희생물질(15)이 승화하는 반응 메카니즘은 다음과 같이 요약될 수 있다.
Figure pat00003
제1열처리공정(16)을 수행함으로써, 기판(11) 및 활성영역(14)의 손상을 최소화하면서 제1오염원(O1)이 치환된 제1희생물질(15)을 제거할 수 있다. 따라서, 반도제장치의 품질을 개선할 수 있다.
도 5에 도시된 바와 같이, 기판(11) 및 활성영역(14) 상에 제1반도체라이너(17)가 형성될 수 있다.
제1반도체라이너(17)는 기판(11) 및 활성영역(14)을 커버링할 수 있다. 제1반도체라이너(17)는 기판(11) 및 활성영역(14)의 표면 상에 컨포멀하게 형성될 수 있다. 제1반도체라이너(17)는 4nm이하의 두께를 포함할 수 있다.
제1반도체라이너(17)는 기판(11) 및 활성영역(14)으로부터 성장할 수 있다. 제1반도체라이너(17)는 기판(11) 및 활성영역(14)의 표면으로부터 선택적 에픽택셜 성장(Selective Epitaxial Growth: SEG) 방법 또는 선택적 폴리 성장(Selective Poly Growth: SPG) 방법으로 형성될 수 있다. 따라서, 제1반도체라이너(17)는 기판(11) 및 활성영역(14)의 표면으로부터 성장된 실리콘층을 포함할 수 있다. 제1반도체라이너(17)는 400℃ 이상 900℃ 이하의 온도에서 형성될 수 있다. 제1반도체라이너(17)를 형성하기 위해 실리콘, 수소 또는 이들의 조합을 포함하는 가스를 사용할 수 있다. 제1반도체라이너(17)를 형성하기 위해 디실란(Si2H6)가스를 이용할 수 있다. 제1반도체라이너(17)는 폴리실리콘(Poly-Si)을 포함할 수 있다. 따라서, 제1반도체라이너(17)는 '제1폴리실리콘라이너'로 지칭될 수 있다.
제1반도체라이너(17)는 싱글(Single) 장비, 퍼니스(Furnace) 장비 또는 이들을 혼합 사용하여 형성될 수 있다. 제1전처리(도 3 내지 도 4) 및 제1반도체라이너를 형성하는 단계(도 5, 17)는 하나의 장비에서 인시츄(In-situ)로 이루어지거나 각각의 장비에서 익시츄(Ex-situ)로 이루어질 수 있다.
활성영역(14)이 작게 형성되었다고 하더라도, 후속 공정에서 제1반도체라이너(17)를 형성하여 활성영역(14)의 너비를 증가시킬 수 있으므로, 활성영역(14)을 식각하는 단계에서 식각 난이도를 낮출 수 있다.
후속하여, 제1반도체라이너(17) 상에 제2오염원(O2)이 형성될 수 있다. 제2오염원(O2)은 제1반도체라이너(17) 내의 잔존가스를 포함할 수 있다. 제2오염원(O2)은 제1반도체라이너(17) 상에 형성되는 파티클(Particle)을 포함할 수 있다.
도 6에 도시된 바와 같이, 제1반도체라이너(17) 상에 후처리공정(18)을 수행할 수 있다. 후처리공정(18)은 열처리공정을 포함할 수 있다. 후처리공정(18)은 어닐공정(Anneal process) 또는 RTP(Rapid Thermal Process)를 통해 수행될 수 있다. 후처리공정(18)은 제1열처리공정(16)보다 높은 온도에서 수행될 수 있다. 어닐공정(Anneal process)의 경우, 500℃ 이상 900℃ 이하의 온도에서 후처리공정(18)이 수행될 수 있다.
후처리공정(18)은 가스분위기에서 수행될 수 있다. 가스분위기를 만들기 위해 질소(N2), 수소(H2) 또는 그 밖의 가스가 이용될 수 있다. 가스분위기를 형성함으로써 제1반도체라이너(17), 기판(11) 및 활성영역(14)이 산화되는 것을 방지할 수 있다.
후처리공정(18)을 수행하기 전에, 제1반도체라이너(17)를 세정하는 단계를 더 포함할 수 있다. 제1반도체라이너(17)를 세정하는 단계는 습식세정(Wet Cleaning) 또는 건식세정(Dry Cleaning)을 포함할 수 있다. 제1반도체라이너(17)를 세정하는 단계를 더 수행함으로써, 제1반도체라이너(17) 상에 잔류하는 제2오염원(O2)을 추가로 제거할 수 있다. 따라서, 반도체장치의 품질을 개선할 수 있다.
후처리공정(18)은 싱글(Single) 장비, 퍼니스(Furnace) 장비에서 수행될 수 있다. 후처리공정(18)은 제1반도체라이너(17)를 형성하는 단계(도 5)와 같은 장비에서 인시츄(In-situ)로 이루어지거나, 다른 장비에서 익시츄(Ex-situ)로 이루어질 수도 있다.
후처리공정(18)을 수행함으로써, 제1반도체라이너(17) 상에 형성된 제2오염원(O2)을 제거할 수 있다. 따라서, 반도체장치의 특성불량을 개선할 수 있다. 또한, 후속 공정에서 제1반도체라이너(17) 상에 제2반도체라이너를 형성하더라도 높은 품질의 반도체장치를 얻을 수 있다.
도 7에 도시된 바와 같이, 제1반도체라이너(17) 상에 제3오염원(O3)이 형성될 수 있다. 제3오염원(O3)은 특별한 공정을 거치지 않더라도 형성될 수 있다. 제3오염원(O3)은 제1반도체라이너(17)의 표면을 따라 컨포멀하게 형성될 수 있다. 제3오염원(O3)은 산화물을 포함할 수 있다. 제3오염원(O3)은 자연산화물(Native oxide)을 포함할 수 있다. 제3오염원(O3)은 제1오염원(O1)과 동일한 물질을 포함할 수 있다. 제3오염원(O3)은 이산화규소(SiO2)를 포함할 수 있다.
도 8 내지 도 9는 제3오염원(O3)을 제거하기 위한 제2전처리를 설명하기 위한 도면이다. 제2전처리는 제3오염원(O3)을 제2희생물질(19)로 치환하는 단계(도 8) 및 제2희생물질(19)을 제거(19R)하는 단계(도 9)를 포함할 수 있다. 제2전처리는 제1전처리(도 3 내지 도 4)와 유사할 수 있다.
도 8에 도시된 바와 같이, 제3오염원(O3)은 제2희생물질(19)로 치환될 수 있다. 제2희생물질(19)은 제1반도체라이너(17)를 커버링할 수 있다. 제1반도체라이너(17) 상에 제2희생물질(19)을 형성할 수 있다. 제2희생물질(19)은 제1희생물질(15)과 같은 물질을 포함할 수 있다.
제2희생물질(19)을 형성하기 위해 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합을 이용할 수 있다. 제3오염원(O3)은 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합과 반응하여 제2희생물질(19)로 치환될 수 있다. 예를 들어, 암모니아(NH3), 삼불화질소(NF3) 및 수소(H2) 가스를 이용하여 제3오염원(O3)를 제2희생물질(19)로 치환할 수 있다. 이 때, 각 가스의 양은 제1반도체라이너(17)의 표면에 형성된 제3오염원(O3)의 두께, 제1반도체라이너(17)의 형상, 제2희생물질(19)을 형성하는 장치의 용량 등에 의해 조절될 수 있다. 각 가스의 비율은 제1반도체라이너(17) 상에 형성된 제3오염원(O3)을 균일하게 제거하기 위해 변경될 수 있다. 예를 들어, 삼불화질소(NF3)에 대한 암모니아(NH3)의 몰비는 적어도 1:1일 수 있다.
다른 실시예에서, 퍼지가스 또는 캐리어가스를 더 포함할 수 있다. 안정적인 반응을 위해, 퍼지가스 또는 캐리어가스는 제2희생물질(19)이 형성되기 전에 사용될 수 있다. 퍼지가스 또는 캐리어가스는 헬륨, 수소, 질소 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 퍼지가스 또는 캐리어가스로 수소를 사용할 수 있다.
제3오염원(O3)을 제2희생물질(19)로 치환하기 위해 질소함유가스, 불소함유가스, 수소함유가스 또는 이들의 조합을 반응종으로 분리할 수 있다. 제3오염원(O3)을 제2희생물질(19)로 치환하기 위해 암모니아(NH3), 삼불화질소(NF3) 및 수소(H2)를 반응종으로 분리할 수 있다. 각 가스를 반응종으로 분리하기 위해 플라즈마를 사용할 수 있다. 분리된 반응종이 재결합하여 반응가스가 될 수 있다. 반응가스는 플루오르화암모늄(NH4F) 및 중불화암모늄(NH4F-HF)를 포함할 수 있다.
반응가스는 제3오염원(O3)과 반응성을 가질 수 있다. 반응가스는 제3오염원(O3)과 반응할 수 있다. 반응가스는 제3오염원(O3)과 반응하여 제2희생물질(19)을 형성할 수 있다. 제2희생물질(19)은 고체상일 수 있다. 따라서, 제2희생물질(19)은 '고체상 염'으로 지칭될 수 있다. 제2희생물질(19)은 수소, 질소, 불소, 실리콘 또는 이들의 조합을 포함할 수 있다. 제2희생물질(19)은 육불화규산암모늄((NH4)2SiF6)을 포함할 수 있다.
제3오염원(O3)이 제2희생물질(19)로 치환되는 반응 메카니즘은 다음과 같이 요약될 수 있다.
Figure pat00004
Figure pat00005
도 9에 도시된 바와 같이, 제2열처리공정(20)을 통해 제2희생물질(19)이 제거(19R)될 수 있다. 제2희생물질(19)은 제 제2열처리공정(20)을 통해 휘발성가스로 분리될 수 있다. 제2희생물질(19)은 SiF4, NH3 및 HF로 승화되어 제거(19R)될 수 있다. 제2열처리공정(20)은 150℃ 이하의 온도에서 수행되는 열처리공정을 포함할 수 있다. 바람직하게는, 제2열처리공정(20)은 80℃ 이상 150℃ 이하의 온도에서 수행될 수 있다. 제2희생물질(19)이 제거(19R)됨에 따라, 제1반도체라이너(17)의 표면이 다시 노출될 수 있다.
제2희생물질(19)을 승화시키는 반응 메카니즘은 다음과 같이 요약될 수 있다.
Figure pat00006
제2열처리공정(20)을 수행함으로써, 제1반도체라이너(17) 및 활성영역(14)의 손상을 최소화하면서 제3오염원(O3)이 치환된 제2희생물질(19)을 제거할 수 있다. 따라서, 반도제장치의 품질을 개선할 수 있다.
도 10에 도시된 바와 같이, 제1반도체라이너(17) 상에 제2반도체라이너(21)가 형성될 수 있다. 제2반도체라이너(21)은 제1반도체라이너(17)를 커버링할 수 있다. 제2반도체라이너(21)는 제1반도체라이너(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제2반도체라이너(21)는 4nm이하의 두께를 포함할 수 있다. 제2반도체라이너(21)는 제1반도체라이너(17)과 동일한 두께를 포함할 수도 있다.
제2반도체라이너(21)는 제1반도체라이너(17)으로부터 선택적 에픽택셜 성장(Selective Epitaxial Growth: SEG) 방법 또는 선택적 폴리 성장(Selective Poly Growth: SPG) 방법으로 형성될 수 있다. 따라서, 제2반도체라이너(21)는 제1반도체라이너(17)의 표면으로부터 성장된 실리콘층을 포함할 수 있다. 제2반도체라이너(21)는 400℃ 이상 900℃ 이하의 온도에서 형성될 수 있다. 제2반도체라이너(21)을 형성하기 위해 실리콘, 수소 또는 이들의 조합을 포함하는 가스를 사용할 수 있다. 제2반도체라이너(21)을 형성하기 위해 Si2H6 가스를 이용할 수 있다. 제2반도체라이너(21)는 폴리실리콘(Poly-Si)을 포함할 수 있다. 따라서, 제2반도체라이너(21)는 '제2폴리실리콘라이너'로 지칭될 수 있다. 기판(11), 제1반도체라이너(17) 및 제2반도체라이너(21)는 실리콘 함유물질을 포함할 수 있다.
제2반도체라이너(21)는 싱글(Single) 장비, 퍼니스(Furnace) 장비 또는 이들을 혼합 사용하여 형성될 수 있다. 제2전처리(도 8 내지 도 9) 및 제2반도체라이너를 형성하는 단계(도 10, 21)는 하나의 장비에서 인시츄(In-situ)로 이루어지거나 각각의 장비에서 익시츄(Ex-situ)로 이루어질 수 있다.
도시하지 않았으나, 제2반도체라이너(21)를 형성한 후, 제2반도체라이너(21) 상에 제2후처리공정을 수행할 수 있다. 제2후처리공정은 제1반도체라이너(17) 상에 수행된 후처리공정(도 6, 18)과 동일한 방법으로 수행될 수 있다. 제2후처리공정을 수행함으로써, 제2반도체라이너(21) 상에 형성된 파티클(Particle) 또는 잔존가스와 같은 오염원을 제거할 수 있다. 따라서, 반도체장치의 특성불량을 개선할 수 있다.
도 11에 도시된 바와 같이, 기판(11) 상부에 소자분리층(22)이 형성될 수 있다.
소자분리층(22)은 제2반도체라이너(21) 상에 형성될 수 있다. 소자분리층(22)은 활성영역(14) 사이를 채울 수 있다. 소자분리층(22)의 상부면은 제2반도체라이너(21)의 상부면과 동일레벨일 수 있다. 소자분리층(22)을 형성하기 위해 평탄화공정이 수행될 수 있다. 소자분리층(22)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
도 12는 도 11의 A-A'선에 따른 단면도의 탑뷰(Top-View)이다.
도 12에 도시된 바와 같이, 제1반도체라이너(17)는 활성영역(14)을 에워싸는 형상을 포함할 수 있다. 제2반도체라이너(21)는 제1반도체라이너(17)를 에워싸는 형상을 포함할 수 있다. 소자분리층(22)은 이웃하는 활성영역(14)을 에워싸고 있는 제2반도체라이너(21)들의 사이를 채울 수 있다.
본 발명은 활성영역(14)이 작게 형성되었더라도, 후속 공정에서 제1반도체라이너(17) 및 제2반도체라이너(21)을 형성하여 활성영역(14)의 너비를 증가시킬 수 있으므로, 활성영역(14)을 식각하는 단계에서 식각난이도를 낮출 수 있다. 활성영역(14)을 식각한 후 제1반도체라이너(17) 및 제2반도체라이너(21)을 형성하므로, 활성영역(14)의 너비와 깊이를 조절할 수 있다. 따라서, 반도체장치의 특성을 개선할 수 있다.
또한, 제1반도체라이너(17)를 형성한 후 후처리공정(18)하여 불순물을 제거하고, 후속하여 제1반도체라이너(17) 상에 제2반도체라이너(21)을 형성함으로써, 활성영역(14) 표면의 품질이 열화되지 않으면서 활성영역(14)을 일정 두께이상 성장시킬 수 있다. 따라서, 활성영역(14)의 깊이와 너비를 확보할 수 있다.
도 13은 다른 실시예에 대한 단면도의 탑뷰(Top-View)이다. 전술한 실시예에서 제1, 2반도체라이너(17, 21)만 설명하였으나 본 발명이 이에 제한되는 것은 아니므로, 다른 실시예에서 복수의 반도체라이너가적층될 수 있다.
도 13에 도시된 바와 같이, 제2반도체라이너(21) 상에 제2반도체라이너(21)를 에워싸는 제3반도체라이너(23)가 형성될 수 있다. 제3반도체라이너(23)는 제2반도체라이너(21)를 형성하는 방법을 반복하여 형성될 수 있다. 따라서, 제2반도체라이너(21) 상에 제2후처리하는 단계, 제2반도체라이너(21) 상에 제3전처리하는 단계, 제3반도체라이너(23)를 형성하는 단계를 순차적으로 수행할 수 있다.
구체적으로, 제2반도체라이너(21) 상에 제2후처리공정(도시 생략)을 수행할 수 있다. 제2후처리공정(도시 생략)은 제1후처리공정(도 6, 18)과 동일한 방법으로 수행될 수 있다. 따라서, 제2후처리공정(도시생략)은 어닐공정(Anneal process) 또는 RTP(Rapid Thermal Process)를 통해 수행될 수 있다.
후속하여, 제2반도체라이너(21) 상에 형성된 오염원을 제거하기 위해 제3전처리를 수행할 수 있다. 제3전처리는 제2전처리(도 8, 9)와 동일한 방법으로 수행될 수 있다. 따라서 오염원을 희생물질로 치환한 후 열처리공정을 통해 희생물질을 승화시켜 제거할 수 있다. 오염원이 제거되는 메커니즘은 다음과 같이 요약될 수 있다.
Figure pat00007
Figure pat00008
Figure pat00009
후속하여, 제2반도체라이너(21) 상에 제3반도체라이너(23)가 형성될 수 있다. 제3반도체라이너(23)는 제2반도체라이너(21)로부터 선택적 에픽택셜 성장(Selective Epitaxial Growth: SEG) 방법 또는 선택적 폴리 성장(Selective Poly Growth: SPG) 방법으로 형성될 수 있다. 제3반도체라이너(23)는 제2반도체라이너(21)의 표면으로부터 성장된 실리콘층을 포함할 수 있다 제3반도체라이너(23)는 폴리실리콘(Poly-Si)을 포함할 수 있다.
도시하지 않았으나, 같은 방법으로 복수의 반도체라이너를 적층할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백하다.
11: 기판 14: 활성영역
17: 제1반도체라이너 21: 제2반도체라이너
22: 소자분리층

Claims (28)

  1. 기판 내에 활성영역을 정의하는 트렌치;
    상기 트렌치 상의 제1반도체라이너;
    상기 제1반도체라이너 상의 제2반도체라이너; 및
    상기 제2반도체라이너 상에서 상기 트렌치를 채우는 소자분리층
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1반도체라이너 및 제2반도체라이너는
    동일물질을 포함하는
    반도체장치.
  3. 제1항에 있어서,
    상기 제1반도체라이너 및 제2반도체라이너는
    폴리실리콘(Poly-Si)을 포함하는
    반도체장치.
  4. 제1항에 있어서,
    상기 활성영역, 제1반도체라이너 및 제2반도체라이너는
    실리콘 함유물질을 포함하는
    반도체장치.
  5. 제1항에 있어서,
    상기 제1반도체라이너는
    상기 트렌치의 표면으로부터 성장된 폴리실리콘층을 포함하고,
    상기 제2반도체라이너는
    상기 제1반도체라이너의 표면으로부터 성장된 폴리실리콘층을 포함하는
    반도체장치.
  6. 제1항에 있어서,
    상기 제1반도체라이너 및 제2반도체라이너는
    상기 트렌치의 표면 상에 컨포멀하게 형성되는
    반도체 장치
  7. 제1항에 있어서,
    상기 소자분리층은
    실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함하는
    반도체장치.
  8. 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 상에 복수의 반도체라이너를 형성하는 단계;
    상기 반도체라이너 각각을 형성하기 전에 수행되는 전처리 단계; 및
    상기 반도체라이너 각각을 형성한 후에 수행되는 후처리 단계
    를 포함하는 반도체장치 제조방법.
  9. 제8항에 있어서,
    상기 전처리 단계는
    상기 반도체라이너 각각을 형성하기 전에 생긴 오염원을 희생물질로 치환하는 단계; 및
    상기 희생물질을 제거하기 위한 열처리 단계
    를 포함하는 반도체장치 제조방법.
  10. 제9항에 있어서,
    상기 오염원을 희생물질로 치환하는 단계는
    상기 오염원과 반응성을 갖는 반응가스를 이용하여 수행되는
    반도체장치 제조방법.
  11. 제10항에 있어서,
    상기 반응가스는 암모니아(NH3) 가스, 삼불화질소(NF3) 가스 및 수소(H2) 가스를 이용하여 형성되는
    반도체장치 제조방법.
  12. 제9항에 있어서,
    상기 오염원은 실리콘산화물을 포함하고
    상기 희생물질은 육불화규산암모늄((NH4)2SiF6)을 포함하는
    반도체장치 제조방법.
  13. 제8항에 있어서,
    상기 후처리는
    상기 전처리보다 고온에서 수행되는
    반도체장치 제조방법.
  14. 제8항에 있어서,
    상기 후처리는 어닐공정(Anneal process) 또는 RTP(Rapid Thermal Process)를 통해 수행되는
    반도체장치 제조방법.
  15. 제8항에 있어서,
    상기 후처리 단계는
    질소(N2) 또는 수소(H2) 중 어느 하나를 이용한 가스 분위기에서 수행되는
    반도체장치 제조방법
  16. 제8항에 있어서,
    상기 후처리 단계를 수행하기 전에,
    상기 반도체라이너를 세정하는 단계
    를 더 포함하는 반도체장치 제조방법.
  17. 제8항에 있어서,
    상기 복수의 반도체라이너는
    폴리실리콘(Poly-Si)을 적층하여 형성되는
    반도체장치 제조방법.
  18. 제8항에 있어서,
    상기 전처리 단계 및 상기 반도체라이너를 형성하는 단계는
    인시츄(In-situ)로 이루어지는
    반도체장치 제조방법.
  19. 제8항에 있어서,
    상기 후처리 단계는
    싱글(Single) 장비 또는 퍼니스(Furnace) 장비 중 어느 하나에서 수행되는
    반도체장치 제조 방법.
  20. 기판 내에 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계;
    상기 트렌치의 표면을 노출시키기 위해 상기 고체상 염을 승화시키는 단계;
    상기 트렌치 상에 제1폴리실리콘라이너를 형성하는 단계;
    상기 제1폴리실리콘라이너 상에 형성된 오염원을 제거하기 위한 후처리 단계;
    상기 제1폴리실리콘라이너 상에 형성된 자연산화물을 고체상 염으로 치환하는 단계;
    상기 제1폴리실리콘라이너의 표면을 노출시키기 위해 상기 고체상 염을 승화시키는 단계;
    상기 제1폴리실리콘라이너 상에 제2폴리실리콘라이너를 형성하는 단계;
    상기 제2폴리실리콘라이너 상에서 상기 트렌치를 채우는 소자분리층을 형성하는 단계
    를 포함하는 반도체장치 제조방법.
  21. 제20항에 있어서,
    상기 자연산화물을 고체상 염으로 치환하는 단계는
    상기 자연산화물과 반응성을 갖는 반응가스를 이용하여 수행되는
    반도체장치 제조방법.
  22. 제21항에 있어서,
    상기 반응가스는 암모니아(NH3) 가스, 삼불화질소(NF3) 가스 및 수소(H2) 가스를 이용하여 형성되는
    반도체장치 제조방법.
  23. 제20항에 있어서,
    상기 고체상 염은 육불화규산암모늄((NH4)2SiF6)을 포함하는
    반도체장치 제조방법.
  24. 제20항에 있어서,
    상기 후처리는
    상기 고체상 염을 승화시키는 단계보다 고온에서 수행되는
    반도체장치 제조방법.
  25. 제20항에 있어서,
    상기 후처리는 어닐공정(Anneal process) 또는 RTP(Rapid Thermal Process)를 통해 수행되는
    반도체장치 제조방법.
  26. 제20항에 있어서,
    상기 후처리 단계는
    질소(N2) 또는 수소(H2) 중 어느 하나를 이용한 가스 분위기에서 수행되는
    반도체장치 제조방법
  27. 제20항에 있어서,
    상기 후처리 단계를 수행하기 전에,
    상기 제1폴리실리콘라이너를 세정하는 단계
    를 더 포함하는 반도체장치 제조방법.
  28. 제20항에 있어서,
    상기 후처리 단계는
    싱글(Single) 장비 또는 퍼니스(Furnace) 장비 중 어느 하나에서 수행되는
    반도체장치 제조 방법.
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