KR102336203B1 - 질소-함유 로우-k 게이트 스페이서의 형성 - Google Patents

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Abstract

본 방법은, 웨이퍼의 반도체 영역 위에 더미 게이트 스택을 형성하는 단계,
및 상기 더미 게이트 스택의 측벽 상에 원자층 증착(ALD)을 사용하여 게이트 스페이서층을 성막하는 단계를 포함한다. 게이트 스페이서층을 성막하는 단계는, 유전체 원자층을 형성하기 위하여 ALD 사이클을 수행하는 단계를 포함한다. ALD 사이클은, 웨이퍼에 실레이티드 메틸을 도입하는 단계, 이 실레이티드 메틸을 퍼징하는 단계; 상기 웨이퍼에 암모니아를 도입하는 단계, 및 상기 암모니아를 퍼징하는 단계를 포함한다.

Description

질소-함유 로우-k 게이트 스페이서의 형성{FORMING NITROGEN-CONTAINING LOW-K GATE SPACER}
우선권 주장 및 상호 참조
본 출원은 "질소 함유 로우-k 게이트 스페이서의 형성"이란 제목으로 2018년 6월 29일자 임시 출원되고 본 명세서에 참조로 포함된 미국 특허 출원 번호 제62/692,088호의 이악을 주장한다.
트랜지스터는 집적 회로의 기본 구성 요소이다. 집적 회로의 이전의 개발에서, 트랜지스터의 게이트는 폴리실리콘 게이트로부터 금속 게이트로 이동하고 있으며, 이는 전형적으로 대체 게이트로서 형성된 것이다. 대체 게이트의 형성은 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계, 더미 게이트 스택을 제거하여 게이트 스페이서 사이에 개구를 형성하는 단계, 게이트 유전체 층 및 금속층을 개구 내에 성막하는 단계, 게이트 유전체 층 및 금속층의 잉여 부분을 제거하도록 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함한다. 게이트 유전체 층 및 금속층의 나머지 부분은 대체 게이트이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 참고시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 10 및 도 11은 일부 실시예에 따른 핀형 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다.
도 12는 일부 실시예에 따라 게이트 스페이서를 형성하는 공정을 예시한다.
도 13은 일부 실시예에 따라 실릴레이티드 메틸의 화학식을 예시한다.
도 14는 일부 실시예에 따른 어닐 공정에서의 게이트 스페이서의 일부에서의 화학 반응을 예시한다.
도 15는 일부 실시예에 따른 어닐 공정에서의 게이트 스페이서의 일부에서의 화학 반응을 예시한다.
도 16a는 일부 실시예에 따른 어닐 이전의 게이트 스페이서의 일부에서의 질소 원자 퍼센티지를 개략적으로 예시한다.
도 16b는 일부 실시예에 따른 어닐 이후의 게이트 스페이서의 일부에서의 질소 원자 퍼센티지를 예시한다.
도 17은 일부 실시예에 따라 FinFET를 형성하기 위한 공정 흐름을 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, underlying, below, lower), "위"(예, overlying, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따라 핀형 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 제공된다. FinFET를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예에 대한 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는 데 사용된다. 본 개시 내용의 일부 실시예에 따르면, FinFET의 게이트 스페이서는 질소로 도핑되고, 여전히 낮은 k 값을 가진다. 낮은 k 값에 의해, 최종 회로의 기생 커패시턴스가 감소한다. 질소가 첨가됨에 따라, 게이트 스페이서는 후속하는 더미 게이트 제거 공정에서 사용되는 플라즈마에 의해 야기되는 손상에 더 내성이 있다.
도 1 내지 도 11은 본 개시 내용의 일부 실시예에 따른 FinFET의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다. 도 1 내지 도 11에 예시된 단계는 도 17에 예시된 바와 같은 공정 흐름(200)에도 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p-형 또는 n-형 불순물로 도핑될 수 있다. 얕은 트렌치 분리(STI) 영역과 같은 분리 영역(22)이 기판(20)의 상부 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 인접한 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(24)으로 지칭된다. 반도체 스트립(24) 및 STI 영역(22)의 상부 표면은 일부 실시 예에 따라 서로 실질적으로 동일한 높이일 수 있다. 본 개시 내용의 다른 실시예에 따르면, 반도체 스트립(24)은 원래의 기판(20)의 일부이고, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시 내용의 대안적인 실시예에 따르면, 반도체 스트립(24)은 리세스를 형성하도록 STI 영역(22) 사이의 기판(20)의 부분을 에칭하고 리세스 내의 다른 반도체 재료를 재성장시키도록 에피택시를 수행하는 것에 의해 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)과 다른 반도체 재료로 형성된다. 본 개시 내용의 일부 실시예에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소 또는 III-V족 화합물 반도체 재료로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 증착(ALD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD) 또는 화학적 기상 증착(CVD)을 이용하여 형성된 성막된 실리콘 산화물일 수도 있다. STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 해당 유전체 재료는 유동성 화학적 기상 증착(FCVD), 스핀-온(spin-on) 코팅 등을 이용하여 형성될 수 있다.
도 2를 참조하면, 반도체 스트립(24)의 상부가 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 높이 돌출하여 돌출핀(24')을 형성하도록 STI 영역 (22)이 오목화된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 202 공정으로서 예시된다. 에칭은 HF3 및 NH3가 에칭 가스로서 사용되는 건식 에칭 공정을 이용하여 수행될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역(22)의 오목화는 습식 에칭 공정을 이용하여 수행된다. 에칭 화학제는 예를 들어 HF 용액을 포함할 수 있다.
전술한 실시예에서, 핀은 임의의 적절한 방법에 의해 패턴화 될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 형성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되어, 포토리소그래피 공정을 이용하여 패턴화된다. 스페이서는 자기 정렬 공정을 이용하여 패턴화된 희생층과 함께 형성된다. 이어서, 희생층이 제거되고, 나머지 스페이서 또는 맨드렐이 핀의 패턴화에 사용될 수 있다.
돌출 핀(24')의 재료는 기판(20)의 재료와 다른 재료로 대체될 수도 있다. 예를 들어, 돌출 핀(24')은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge로 형성되거나 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성될 수 있다.
도 3a를 참조하면, 더미 게이트 스택(30)이 (돌출) 핀(24')과 교차하도록 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 204 공정으로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 유전체(32)는 실리콘 산화물 또는 다른 유전체 재료로 형성될 수 있다. 더미 게이트 전극(34)은 예를 들어 폴리 실리콘을 사용하여 형성될 수 있으며, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택(30) 각각은 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)도 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 또는 다수의 돌출 핀(24') 및/또는 STI 영역(22) 위을 가로지를 수 있다. 더미 게이트 스택(30)은 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 가진다. 더미 게이트 스택(30)의 형성은 더미 게이트 유전체 층을 성막하는 단계, 더미 게이트 유전체 층 위에 게이트 전극층을 성막하는 단계, 하드 마스크 층을 성막하는 단계 및 스택층을 패턴화하는 단계를 포함한다.
대안적인 실시예에 따르면, 도 3b에 예시된 바와 같이, 상기 층들의 성막 후에, 게이트 전극층 및 하드 마스크 층이 패턴화되어 더미 게이트 스택(30)을 형성하고, 게이트 유전체(32)는 패턴화되지 않는다. 따라서, 더미 게이트 유전체 층(32)은 더미 게이트 스택(30)에 의해 덮이지 않은 돌출 핀(24')의 상부 표면 및 측벽의 일부를 피복한다.
다음에, 도 4a 및 도 4b를 참조하면, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 206 공정으로서 예시된다. 도 4a는 도 3a에 예시된 구조체를 기초로 형성된 구조체를 예시하고, 도 4b는 도 3b에 예시된 구조체를 기초로 형성된 구조체를 예시한다. 게이트 스페이서(38)의 형성은 수직부 및 수평부를 포함하는 유전체 층(들)을 성막한 다음 수평부를 제거하여 수직부를 게이트 스페이서(38)로서 남기도록 이방성 에칭을 수행하는 단계를 포함할 수 있다. 성막 공정에서, 유전체 층은 게이트 유전체 층(32), 게이트 스택(30) 및 STI 영역(22)의 노출된 표면 상에 형성될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 Si, N, O, C 및 H를 포함하는 유전체 재료로 형성된다. 또한, 게이트 스페이서(38)는 3.9보다 낮은 k 값을 갖는 로우-k 유전체 재료로 형성된 적어도 일부를 포함한다. 게이트 스페이서(38)의 적어도 일부의 k 값은 약 3.0 내지 3.9의 범위일 수 있다. 게이트 스페이서(38)의 형성은 다음과 같이 도 4a, 도 4b 및 도 12 내지 도 15를 참조로 논의된다.
도 12는 게이트 스페이서 층(37)의 성장/성막에서의 여러 공정을 예시하며, 해당 게이트 스페이서 층은 도 4a 및 도 4b에 예시된 바와 같이 후속으로 에칭되어 게이트 스페이서(38)를 형성한다. 성막 공정의 시작 단계에서, 웨이퍼(10)가 ALD 챔버 내에 배치된다. 도 12에 예시된 중간 구조체는 각 단계에 의해 형성된 구조체를 구별하기 위해 참조 번호 112, 114, 116, 118 및 120을 사용하여 식별된다. 웨이퍼(10)는 도 3a 및 도 3b에 예시된 바와 같이 더미 게이트 전극(34), 게이트 유전체 층(32), STI 영역(22), 돌출 핀(24') 등을 나타낼 수 있는 베이스 층(110)을 포함하는 데, 이들 요소는 성막 공정의 시작 단계에서 노출된다. 도시된 예에서, 베이스 층(110)은 결정질 실리콘, 비정질 실리콘 또는 폴리실리콘의 형태일 수 있는 실리콘을 포함하는 것으로 예시된다. 본 개시 내용의 일부 실시예에 따르면, 자연 산화물의 형성 및 수분에 대한 접근으로 인해, Si-OH 결합이 실리콘-함유층(110)의 표면에 형성된다. 베이스 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물 등과 같은 다른 유형의 실리콘 함유 재료를 포함할 수 있다. 도 12의 성막된 층(37)은 다른 비-실리콘 함유층 상에도 성막될 수 있다.
도 12를 더 참조하면, 130 공정에서, 웨이퍼(10)(도 3a 또는 도 3b)가 배치되는 ALD 챔버 내로 암모니아(NH3)가 도입/펄스화된다. 웨이퍼(10)는 예를 들어 약 200℃ 내지 약 500℃ 범위의 온도로 가열된다. 구조체(120)에 나타낸 바와 같은 Si-OH 결합은 깨져서 실리콘 원자가 NH 분자와 결합하여 Si-NH 결합을 형성한다. 이에 따른 구조는 구조체(114)로 지칭된다. 본 개시 내용의 일부 실시예에 따르면, NH3가 도입될 때 플라즈마는 발생되지 않는다. NH3는 약 5초 내지 약 15초 동안 챔버 내에 유지될 수 있다.
다음으로, NH3가 각각의 챔버로부터 퍼지된다. 유전체 재료의 원자층을 성장시키는 데 ALD 사이클이 사용된다. ALD 사이클은 132 및 134 공정 및 각각의 132 및 134 공정 이후의 대응하는 퍼지 단계를 포함한다. 132 공정에서, 실릴레이티드 메틸이 도입된다. 실릴레이티드 메틸은 (SiCl3)2CH2의 화학식을 가질 수 있다. 도 13은 일부 실시예에 따른 실릴레이티드 메틸의 화학식을 예시한다. 상기 화학식은 실릴화 메틸이 염소 원자가 2개의 실리콘 원자에 결합되고 해당 2개의 실리콘 원자는 탄소 원자에 결합된 것을 보여준다. 실릴레이티드 메틸의 도입/펄스화에 의해, 웨이퍼(10)의 온도는 예를 들어 약 200℃ 내지 약 500℃의 범위로 상승된 상태로 유지된다. 온도는 NH3를 도입하는 공정에서와 동일하게 유지될 수도 있다. 본 개시 내용의 일부 실시예에 따르면, 실릴레이티드 메틸이 도입될 때 플라즈마는 발생되지 않는다. 실릴레이티드 메틸은 약 0.5 토르 내지 약 10 토르의 범위의 압력을 가질 수 있다.
구조체(114)는 실릴레이티드 메틸과 반응한다. 이에 따른 구조는 구조체(116)로 지칭된다. 구조체(114) 내의 N-H 결합이 깨지고 각 실리콘 원자의 Si-Cl 결합도 깨져서, 각 실리콘 원자는 질소 원자 중 하나에 결합된다. 따라서, 실릴레이티드 메틸 분자는 2개의 질소 원자에 결합된다. 132 공정에서, 실릴레이티드 메틸은 약 5초 내지 약 15초의 시간 동안 ALD 챔버에 유지될 수 있다. 실릴레이티드 메틸은 이후 각각의 챔버로부터 퍼지된다.
다음으로, 도 12의 143 공정을 추가로 참조하면, NH3가 ALD 챔버 내로 도입되고, NH3는 구조체(116)와 반응하여 구조체(118)를 형성한다. 결과적으로, 구조체(116)에 보여지는 바와 같이 Si-Cl 결합이 깨져서, 실리콘 원자가 NH 분자와 결합하여 Si-NH 결합을 형성한다. 본 개시 내용의 일부 실시예에 따르면, NH3의 도입 중에, 웨이퍼(10)는 예를 들어 약 200℃와 약 500℃ 사이의 온도로 가열된다. 플라즈마는 발생되지 않을 수 있다. NH3는 약 5초 내지 약 15초의 시간 동안 ALD 챔버에 유지될 수 있다. NH3는 약 0.5 토르 내지 약 10 토르의 범위의 압력을 가질 수 있다. 다음으로, NH3가 각각의 챔버로부터 퍼지된다. 따라서, 132 및 134 공정 및 대응하는 퍼지 공정을 포함하는 제1 ALD 사이클이 완료된다. 제1 ALD 사이클에 의해 원자층(39)의 형성이 이루어진다.
제2 ALD 사이클(135 공정)이 수행된다. 제2 ALD 사이클(136)은 132 및 134 공정 및 대응하는 퍼지 공정을 포함하는 ALD 사이클과 본질적으로 동일하게 수행된다. 유사하게, 제2 ALD 사이클에서 실릴레이티드 메틸의 도입에서, (웨이퍼 (10) 상의) 구조체(118)는 실릴레이티드 메틸과 반응한다. 일부 N-H 결합(구조체(118))이 깨지고, 메틸화된 메틸 내의 실리콘 원자 각각의 Si-Cl 결합(도 13)이 깨져서 질소 원자에 결합된다. 따라서, 실릴레이티드 메틸 분자는 2개의 질소 원자에 결합된다. 실릴레이티드 메틸은 약 5초 내지 약 15초의 시간 동안 챔버 내에 유지될 수 있다. 다음으로, 실릴레이티드 메틸은 각각의 챔버로부터 퍼지된다. NH3가 도입되면서 Si-Cl 결합이 깨지고 NH 분자가 실리콘 원자에 결합된다. 도 12에 예시된 바와 같이, 제2 ALD 사이클은 다른 원자층이 성장되게 한다. 본 개시내용의 일부 실시예에 따르면, 제2 ALD 사이클 도중에, 웨이퍼(10)는 예를 들어 약 200℃와 약 500℃ 사이의 온도로 가열된다. 제2 ALD 사이클 도중에 플라즈마는 발생되지 않는다. 제2 ALD 사이클을 통해 이전에 형성된 원자층(39) 상에 다른 원자층(39)이 형성된다.
유전체 층(37)의 원자층(원자층(39)과 유사함)이 각각 성장되는 동안, 각각 제1 ALD 사이클과 본질적으로 동일한 복수의 ALD 사이클이 수행된다. 각각의 ALD 사이클은 게이트 스페이서(38)의 두께를 예를 들어 약 0.5Å만큼 증가시켜서, 결국 게이트 스페이서 층(37)이 형성된다. 이어서, 게이트 스페이서 층(37)은 이방성 에칭 공정에서 패턴화되어 도 38에 예시된 바와 같이 게이트 스페이서가 형성된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서 층(37)(및 대응하는 게이트 스페이서(38))의 총 두께는 약 20Å보다 크고, 설계 요건에 따라 약 20Å 내지 약 70Å의 범위일 수 있다. 본 개시 내용의 일부 실시예에 따르면, ALD 사이클은 웨이퍼(10)가 동일한 온도로 유지되는 상태에서 수행된다. 대안적인 실시예에 따르면, 후속 단락에서 논의되는 바와 같이, 상이한 ALD 사이클이 상이한 온도에서 수행될 수 있다.
논의된 공정은 게이트 스페이서의 형성에 제한되지 않으며, 유전체 층 및 다른 수직 유전체 특징부를 형성하는 데 사용될 수 있다는 것을 알 수 있다.
ALD 사이클을 사용하여 형성된 게이트 스페이서 층(37)(도 12) 및 게이트 스페이서(38)(도 4a 및 도 4b)는 SiNOCH를 포함한다. (후속의 어닝링 공정을 받기 전에) 형성된 게이트 스페이서(38)의 k 값은 약 7 이상일 수 있다. 본 개시 내용의 일부 실시예에 따르면, ALD 사이클을 통해 형성된 게이트 스페이서(38)는 공정 조건에 따라 약 3% 내지 약 30% 범위의 질소 원자 퍼센티지를 가진다. 게이트 스페이서(38) 내의 질소의 원자 퍼센티지는 ALD 사이클의 온도와 관련되며, 온도가 높을수록 질소의 농도가 높아지고 온도가 낮을수록 질소의 원자 퍼센티지가 낮아진다.
다시 도 4a 및 도 4b를 참조하면, 게이트 스페이서(38)는 (Si, O, C, H 및/또는 N의 균일한 함량을 갖는) 균일한 조성을 가질 수 있다. 대안적인 실시예에 따르면, 게이트 스페이서(38)는 상이한 조성, 예를 들어, 상이한 질소 원자 퍼센티지를 갖는 상이한 부분(서브 층)을 가질 수 있다. 상이한 부분은 서브 층(38A, 38B, 38C 및 38D)으로 개략적으로 표현된다. 게이트 스페이서(38) 내의 서브 층은 38A-> 38B-> 38C-> 38D의 순서에 따라 형성된다.
후속 단계(도 7b 및 도 8)에서, 더미 게이트 스택이 제거되고, 이 제거는 플라즈마가 발생되는 건식 에칭을 포함할 수 있음을 알 수 있다. 게이트 스페이서(38), 특히 서브 층(38A)과 같은 내부 부분은 플라즈마의 손상에 노출되고 역으로 에칭될 수 있다. 게이트 스페이서(38)가 더 높은 질소 원자 퍼센티지를 가질 때, 이들은 플라즈마에 의해 야기되는 손상에 대해 더 내성을 가진다. 따라서, 본 개시 내용의 일부 실시예에 따르면, 서브 층(38A)은 더미 게이트 스택(30)이 제거될 때 남아있는 서브 층(38B, 38C 및 38D)보다 높은 질소 농도로 형성될 수 있다(도 8).
서브 층(38A, 38B, 38C 및 38D)(성막된 것)은 성막될 때 약 3% 내지 약 30% 범위의 질소 원자 퍼센티지를 가질 수 있다. 본 개시 내용의 일부 실시예에 따르면, 성막된 전체 게이트 스페이서(38)(모든 서브 층(38A, 38B, 38C 및 38D)을 포함함)는 동일한 질소 원자 퍼센티지를 가진다. 대안적인 실시예에 따르면, 38A → 38B → 38C → 38D의 방향으로 질소 원자 퍼센티지가 점차 감소한다. 고농도 질소의 서브 층(38A)의 존재에 기인하여, 게이트 스페이서(38)는 도 8에 예시된 단계에서 플라즈마의 손상에 대한 저항성이 개선되는 데, 이는 서브 층(38A)이 플라즈마에 노출되기 때문이다. 서브 층(38B, 38C 및 38D)에서의 질소의 감소로 인해, 서브 층(38B, 38C 및 38D)은 감소된 k 값을 가지고 게이트 스페이서(38)의 전체 k 값이 감소됨으로써, 대응하는 게이트 및 주변 특징부 사이의 기생 용량이 감소된다. 따라서, 질소 원자 퍼센티지가 감소된 서브 층(38A, 38B, 38C 및 38D)을 갖는 것은 기생 용량을 여전히 낮게 유지하면서 플라즈마 손상에 대한 게이트 스페이서(38)의 저항을 향상시킬 수 있다. 본 개시 내용의 일부 실시예에 따르면, 질소 원자 퍼센티지는 내부 측벽(38')으로부터 외부 측벽(38")으로 연속적으로 감소한다. 이는 예를 들어, 게이트 스페이서(38)의 형성 중에 웨이퍼(10)의 온도를 점차적으로 감소시킴으로써 달성될 수 있다. 예를 들어, 나중에 수행되는 ALD 사이클은 이전에 수행되는 ALD 사이클보다 낮은 온도에서 수행될 수 있지만, 실릴레이티드 메틸 및 NH3의 압력, 펄스의 지속 시간 등과 같은 다른 공정 조건은 하나의 ALD 사이클에서 다른 ALD 사이클까지 동일할 수 있다. 온도 감소는 연속적이거나 단계적일 수 있다. 예를 들어, 도 16a는 내부 측벽(38')(도 4a 및 도 4b)으로부터의 각각의 서브 층의 거리의 함수로서 일부 가능한 온도 프로파일을 예시한다. 라인(141)은 온도가 층(37)(도 12)의 성막 전체에 걸쳐 균일한 온도 프로파일을 나타낸다. 라인(142)은 온도가 연속적으로 감소되는 온도 프로파일을 나타낸다. 라인(144)은 온도가 단계적으로 감소되는 온도 프로파일을 나타내며, 각 단계는 하나의 서브 층 또는 복수의 서브 층의 형성에 대응할 수 있다. 결과적인 질소 원자 퍼센티지는 도 16b에 개략적으로 예시된 바와 같이 연속적인 감소 또는 단계적인 감소와 유사한 경향을 나타낼 수 있다. 도 16b는 후속 단락에서 논의되는 바와 같이 어닐 이전의 질소 원자 퍼센티지를 예시하지만, 질소 원자 퍼센티지는 질소 원자 퍼센티지의 감소가 어닐 후에 더 완만해지는 것을 제외하고는 어닐 이후와 유사한 경향을 나타낸다는 것을 알 수 있다.
게이트 스페이서(38)의 성막(성장) 후에, 어닐이 수행된다. 어닐은 게이트 스페이서 층(37)(도 12)을 에칭하기 전후에 수행되어 게이트 스페이서(38)(도 4a 및 도 4b)를 형성할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 어닐은 증기(H2O), 산소(O2), 산소 라디칼(O) 또는 이들의 조합을 포함할 수 있는 산소 함유 환경에서 수행된다. 어닐은 약 400℃ 내지 약 500℃ 범위의 온도에서 수행될 수 있다. 어닐은 약 30분 내지 약 2시간 범위의 시간 동안 지속될 수 있다. 어닐에 의해 게이트 스페이서(38)에 공극이 형성되며 게이트 스페이서(38)의 k 값이 감소된다. 어닐은 플라즈마가 발생되거나 발생되지 않은 상태에서 수행될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 어닐의 결과로서, 게이트 스페이서(38)의 k 값은 예를 들어 2.0보다 큰 값만큼 감소된다. 게이트 스페이서(38)의 k 값은 3.9미만으로 낮아질 수 있고, 따라서 게이트 스페이서(38)는 로우-k 유전체 게이트 스페이서로 될 수 있다.
도 14는 어닐 전후의 게이트 스페이서(38)의 구조 변화를 예시한다. 도 14에 예시된 바와 같이, 어닐으로 인해 원(152)으로 표시된 2개의 NH 결합은 원(152)에 예시된 바와 같이 산소 원자로 대체된다. 또한, 2개의 실리콘 원자의 메틸렌 브릿지(-CH2)도 역시 깨질 수 있고 추가적인 수소 원자가 탄소에 부착되어 실리콘 원자 중 하나에 부착된 메틸(-CH3) 작용기(원(159) 내의)를 형성할 수 있다. 메틸 작용기(원(159) 내의)에 부착되지 않은 다른 실리콘 원자는 이후 산소 원자(원(155) 내의)에 결합된다. 이 과정에서 공극이 형성될 수 있다. 효과적으로, Si-C 결합 중 하나가 Si-O 결합으로 대체된다. 도 14는 CH2(원(157) 내의)가 CH3 기(원(159) 내의) 및 산소 원자(원(152) 내의)로 대체된 게이트 스페이서(38)의 부분을 예시한다. 새롭게 부착된 산소 원자(원(155) 내의)는 각각 2개의 결합을 가지며, 나머지 결합은 예시되지 않으며, 다른 실리콘 원자에 부착될 수 있음을 알 수 있다. 도 15는 2개의 실리콘 원자가 새로 부착된 산소 원자에 결합된 스페이서 층(37)의 일부를 예시한다. NH 기를 산소로 대체하는 것과 공극의 형성으로 인해, 게이트 스페이서(38)의 k 값은 감소된다.
어닐 온도 및 어닐 지속 시간은 형성된 게이트 스페이서(38)의 질소 원자 퍼센티지 및 k 값에 영향을 미친다. 어닐 이전에, 질소 원자 퍼센티지는 높고, 게이트 스페이서(38)의 k 값 또한 높다. 예를 들어, 질소 원자 퍼센티지가 약 10%보다 높을 때, 게이트 스페이서(38)의 k 값은 약 3.9보다 높다. 어닐 온도가 낮을 때, 온도가 증가함에 따라, 더 많은 NH 분자가 산소 원자로 대체되고 더 많은 메틸렌 브릿지(-CH2)가 깨져서 Si-CH3 결합이 형성된다. 따라서, k 값은 낮아지고, 질소 원자 퍼센티지도 낮아진다. 그러나, 온도가 더 증가하거나 어닐이 더 길어지면, 너무 많은 질소 원자가 손실되어 k 값이 다시 증가할 것이다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)(로우-k값을 가질 때)는 약 1% 내지 약 10% 범위의 질소 원자 퍼센티지를 가지며, 이는 어닐 이전의 3% 내지 30%의 질소 원자 퍼센티지로부터 감소된 것이다. 본 개시 내용의 일부 실시예에 따르면, 어닐은 형성되는 유전체 층(38/38')에서의 제1 질소 원자 퍼센티지가 제2 질소 원자 퍼센티지로 감소되도록 하며, 제2 질소 원자 퍼센티지의 제1 질소 원자 퍼센티지에 대한 비율은 약 1/5과 약 1/2 사이의 범위일 수 있다.
또한, 질소 원자 퍼센티지의 감소는 플라즈마의 손상에 대한 게이트 스페이서의 내성을 감소시킨다. 따라서, 어닐 후에, 질소 원자 퍼센티지는 약 1%~약 10%의 범위이고, 약 1%~약 5%의 범위일 수 있는 것이 바람직하다. 따라서, 어닐 온도는 플라즈마의 손상에 저항력을 가지는 게이트 스페이서의 능력을 손상시키지 않으면서 로우-k 값을 달성하기 위해 약 400℃ 내지 약 500℃의 바람직한 범위로 유지된다. 어닐 후의 게이트 스페이서(38)에서의 질소 원자 퍼센티지는 도 16b에 개략적으로 예시되어 있지만, 질소 원자 퍼센티지의 값은 어닐 이전보다 감소된다. 도 16b는 내부 측벽(38')(도 4a 및 도 4b)으로부터의 거리의 함수로서 개략적인 질소 원자 퍼센티지를 예시한다. 내부 측벽(38')으로부터 외부 측벽(38")으로의 방향으로의 질소 원자 퍼센티지의 감소는 외부 부분(측벽(38")에 더 근접한 부분)이 내부 부분(측벽(38')에 더 근접한 부분)보다 더 잘 어닐되어 더 많은 질소가 소실되기 때문일 수 있다. 내부 측벽(38')으로부터 외부 측벽(38")으로의 방향으로의 질소 원자 퍼센티지의 감소는 도 16a에 예시된 바와 같은 원자 퍼센티지 프로파일에 기인할 수도 있다.
어닐은 게이트 스페이서(38)의 밀도도 감소시킨다. 예를 들어, 어닐 이전의 약 2.3 g/cm3보다 높은 밀도와 비교하여, 어닐 후에, 게이트 스페이서(38)의 밀도는 약 2.0 g/cm3 미만으로 감소될 수 있고, 약 1.6 g/cm3 내지 약 1.9 g/cm3의 범위에 속할 수 있다.
본 개시 내용의 일부 실시예에 따르면, 어닐 이후에, 서브 층(38A)은 게이트 스페이서(38)의 다른 부분보다 높은 k 값을 가질 수 있다. 따라서, 서브 층(38A)은 서브 층(38B, 38C, 38D)과 같은 다른 부분을 플라즈마의 손상으로부터 보호하는 밀봉층으로서 사용될 수 있다. 어닐 후에, 밀봉층(38A)은 3.9보다 높거나 같거나 낮은 k 값을 가질 수 있다.
본 개시 내용의 다른 실시예에 따르면, 서브 층(38A)은 실리콘 질화물, 실리콘 산탄화물 등으로 형성된다. 이러한 형성은 공정 가스가 다르다는 것을 제외하고 ALD를 이용하여 수행될 수도 있다. 예를 들어, 실리콘 질화물로 형성된 경우, 처리 가스는 NH3 및 디클로로실란(DCS, SiH2Cl2)을 포함할 수 있다. 형성된 밀봉층(38A)은 4.0보다 높은 k 값을 가지며, k 값은 약 4.0 내지 7.0의 범위일 수 있다.
다음에 예시된 여러 도면에서, 도 4a에 도시된 구조체를 예로서 사용한다. 도 4b에 기초하여 형성된 구조체도 역시 이해될 수 있다. 후속 단계에서, 도 5, 도 6a 및 도 6b에 예시된 바와 같이, 소스/드레인 영역이 형성된다. 각각의 공정은 도 17에 예시된 공정 흐름에서 208 공정으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 에칭 공정(이하 핀 오목화로 지칭됨)이 수행되어 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 피복되지 않은 돌출 핀(24')의 부분을 에칭함으로써 도 5에 예시된 구조가 형성된다. 유전체 층(32)(도 4b)이 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 피복되지 않은 부분을 가진다면, 이들 부분이 먼저 에칭된다. 돌출 핀(24')의 오목화는 이방성일 수 있으므로, 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분은 보호되어 에칭되지 않는다. 오목화된 반도체 스트립(24)의 상부 표면은 일부 실시예에 따라 STI 영역(22)의 상부 표면(22A)보다 낮을 수 있다. 따라서, 리세스(40)는 STI 영역(22) 사이에 형성된다. 리세스(40)는 더미 게이트 스택(30)의 대향 측면 상에 위치된다.
다음에, 리세스(40)에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(42)이 형성되어, 도 6a의 구조체가 얻어진다. 본 개시 내용의 일부 실시예에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘 또는 실리콘 탄소를 포함한다. 형성되는 FinFET가 p-형 FinFET인지 또는 n-형 FinFET인지 여부에 따라, p-형 또는 n-형 불순물이 에피택시의 진행과 함께 인-시츄 도핑될 수 있다. 예를 들어, 형성되는 FinFET가 p-형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 형성되는 FinFET가 n-형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 Ⅲ-Ⅴ족 화합물 반도체로 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 채운 후에, 에피택시 영역(42)은 수평으로 확장하기 시작하여, 면취부(facet)가 형성될 수 있다.
에피택시 단계 후에, 에피택시 영역(42)은 추가로 p-형 또는 n-형 불순물이 주입되어 참조 번호 42로 지시되는 소스 및 드레인 영역을 형성할 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, 주입 단계는 에피택시 영역(42)이 에피택시 단계 중에 p-형 또는 n-형 불순물로 인-시튜로 도핑되어 소스/드레인 영역을 형성할 때 생략된다. 에피택시 소스/드레인 영역(42)은 STI 영역(22)에 형성된 하부 부분 및 STI 영역(22)의 상부면 위에 형성된 상부 부분을 포함한다.
도 6b는 본 개시 내용의 대안적인 실시예에 따른 소스/드레인 영역(42)의 클래딩의 형성을 예시한다. 이들 실시예에 따르면, 도 3에 예시된 돌출 핀(24')은 오목화되지 않으며, 에피택시 영역(41)이 돌출 핀(24') 상에 성장된다. 에피택시 영역(41)의 재료는 형성되는 FinFET가 p-형 FinFET인지 또는 n-형 FinFET인지 여부에 따라 도 6a에 예시된 바와 같은 에피택시 반도체 재료(42)의 재료와 유사할 수 있다. 따라서, 소스/드레인 영역(42)은 돌출 핀(24') 및 에피택시 영역(41)을 포함한다. n-형 불순물 또는 p-형 불순물을 주입하기 위해 주입이 수행될 수 있다(수행되지 않을 수 있다). 도 6a 및 도 6b에 예시된 바와 같은 소스/드레인 영역(42)은 서로 병합되거나, 분리된 상태로 유지될 수 있음을 알 수 있다.
도 7a는 접촉 에칭 정지층(CESL)(46) 및 층간 유전체(ILD)(48)의 형성 이후의 구조의 사시도를 예시한다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 210 공정으로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(46)은 예컨대 ALD 또는 CVD와 같은 동형(conformal) 증착법을 이용하여 형성될 수 있다. ILD(48)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 성막 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)는 테트라에틸오르소실리케이트(TEOS) 산화물, 플라즈마 증강된 CVD(PECVD) 산화물(SiO2), 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트(BPSG) 등과 같은 실리콘 산화물계 재료일 수 있는 산소 함유 유전채 재료로 형성될 수 있다. ILD(48), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상부 표면을 서로 평탄화시키기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행된다.
도 7a에 예시된 구조체의 단면도가 도 7b에 예시되어 있다. 단면도는 도 7a의 7B-7B 라인을 포함하는 수직 평면으로부터 얻어진다. 도 7b에 예시된 바와 같이, 더미 게이트 스택(30) 중 하나가 예시된다.
다음에, 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)이 대체 게이트 스택으로 대체된다. 대체 단계는 하나 또는 복수의 에칭 단계에서 도 7a 및 도 7b에 예시된 바와 같이 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 에칭하는 단계를 포함하며, 이에 따라 도 8에 예시된 바와 같이 트렌치(49)가 게이트 스페이서(38)의 대향 부분 사이에 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 212 공정으로서 예시된다. 에칭 공정은 예를 들어 건식 에칭을 이용하여 수행될 수 있다. 에칭 공정에서 플라즈마도 발생될 수 있다. 에칭 가스는 에칭될 재료에 따라 선택된다. 예를 들어, 하드 마스크(36)가 실리콘 질화물을 포함하는 경우, 에칭 가스는 CF4/O2/N2, NF3/O2, SF6 또는 SF6/O2 등과 같은 불소 함유 공정 가스를 포함할 수 있다. 더미 게이트 전극(34)은 C2F6, CF4, SO2, 또는 HBr, Cl2 및 O2의 혼합물, 또는 HBr, Cl2 및 O2의 혼합물, 또는 HBr, Cl2, O2, CF2의 혼합물 등을 사용하여 에칭될 수 있다. 더미 게이트 유전체(32)는 NF3와 NH3의 혼합물 또는 HF와 NH3의 혼합물을 사용하여 에칭될 수 있다.
더미 게이트 스택(30)의 에칭에서, 게이트 스페이서(38), 특히 서브 층(38A)은 플라즈마에 노출된다. 서브 층(38A)은 질소를 포함할 수 있으며, 따라서 게이트 스페이서(38)는 플라즈마에 의해 야기되는 손상에 더 저항력이 있다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 약 20Å 내지 약 50Å의 범위의 두께를 가지며, 손상된 부분은 약 10Å보다 작은 두께를 가질 수 있다. 밀봉층(38A)의 두께는 예를 들어 약 15Å 내지 약 30Å의 범위의 값으로부터 약 5Å 내지 약 10Å의 범위의 값으로 에칭시 감소될 수 있다. 밀봉층(38A)은 플라즈마에 의해 야기되는 손상에 대해 더 저항력이 있기 때문에, 밀봉층(38A)은 에칭 후에 내측 부분(38B/38C/38D)을 보호하기 위해 남겨지는 일부 부분을 가질 것이며, 상기 내부 부분은 질소 원자 퍼센티지가 낮아서 손상되기 쉽다.
다음에, 도 9a 및 도 9b를 참조하면, 게이트 유전체 층(54) 및 게이트 전극(56)을 포함하는 (대체) 게이트 스택(60)이 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 214 공정으로서 예시된다. 도 9b는 도 9a에 예시된 단면도로서 도 9a의 9B-9B 라인을 포함하는 평면으로부터 얻어진 단면도이다. 게이트 스택(60)의 형성은 복수의 층을 형성/성막한 다음, CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 단계를 포함한다. 게이트 유전체 층(54)은 제거된 더미 게이트 스택에 의해 남겨진 트렌치 내로 연장된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 유전체 층(54)은 그 하부로서 계면층(IL)(50)을 포함한다. IL(50)은 돌출 핀(24')의 노출된 표면 상에 형성된다. IL(50)은 돌출 핀(24')의 열 산화, 화학적 산화 공정 또는 성막 공정을 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(54)은 IL(50) 위에 형성된 하이-k 유전체 층(52)(도 9b)을 역시 포함할 수 있다. 하이-k 유전체 층(52)은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전율(k 값)은 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이-k 유전체 층(52)은 동형층(conformal layer)으로서 형성되고 돌출 핀(24')의 측벽과 게이트 스페이서(38)의 측벽 상에서 연장된다. 본 개시 내용의 일부 실시예에 따르면, 하이-k 유전체 층(52)은 ALD 또는 CVD를 이용하여 형성된다.
도 9a 및 도 9b를 다시 참조하면, 게이트 전극(56)이 게이트 유전체 층(54)의 상부에 형성되어, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 나머지 부분을 채운다. 게이트 전극(56)의 서브 층은 도 9a 및 9b에서 따로 예시되지 않았지만, 실제로 서브 층은 그 조성의 차이로 인해 서로 구별 가능하다. 적어도 하부 서브 층의 성막은 ALD 또는 CVD와 같은 동형(conformal) 성막법을 dl용하여 수행될 수 있어서, 게이트 전극(56)(및 각각의 서브 층)의 수직 부분의 두께 및 수평 부분의 두께는 실질적으로 서로 동일한다.
게이트 전극(56)은 한정되는 것은 아니지만, 티타늄 실리콘 질화물(TSN) 층, 탄탈 질화물(TiN) 층, 티타늄 질화물(TiN) 층, 티타늄 알루미늄(TiAl) 층, 추가의 TiN 및/또는 TaN 층, 및 충전 금속을 포함하는 복수의 층을 포함한다. 이들 층 중 일부는 각각의 FinFET의 일함수를 정의한다. 또한, p-형 FinFET의 금속층과 n-형 FinFET의 금속층은 금속층의 일함수가 각각의 p-형 또는 n-형 FinFET에 적합하도록 서로 다를 수 있다. 충전 금속은 알루미늄, 구리 또는 코발트를 포함할 수 있다.
다음으로, 도 10에 예시된 바와 같이, 하드 마스크(62)가 형성된다. 상기 개밸 공정은 도 17에 예시된 공정 흐름에서 218 공정으로 예시된다. 본 개시 내용의 일부 실시예에 따르면, 하드 마스크(62)의 형성은 리세스를 형성하기 위한 에칭을 통한 대체 게이트 스택(60)의 오목화, 리세스 내로의 유전체 재료의 충전, 및 상기 유전체 재료의 잉여 부분의 제거를 위한 평탄화 공정의 수행을 포함한다. 유전체 재료의 나머지 부분은 하드 마스크(62)이다. 본 개시 내용의 일부 실시예에 따르면, 하드 마스크(62)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성된다.
도 11은 접촉 플러그를 형성하기 위한 후속 단계들을 예시한다. t시실리사이드 영역(63) 및 접촉 플러그(64)가 먼저 ILD(48) 및 CESL(46) 내로 연장되도록 형성된다. 상기 개별 공저은 도 17에 예시된 공정 흐름에서 218 공정으로서 예시된다. 에칭 정지층(66)이 이후에 형성된다. 본 개시 내용의 일부 실시예에 따르면, 에칭 정지층(66)은 SiN, SiCN, SiC, SiOCN 등으로 형성된다. 형성 방법은 PECVD, ALD, CVD 등을 포함할 수 있다. 다음으로, ILD(68)가 에칭 정지층(66) 위에 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 220 공정으로서 예시된다. ILD(68)의 재료는 ILD(48)의 형성을 위한 후보 재료(및 방법)과 동일한 그룹에서 선택될 수 있으며, ILD(48 및 68)는 동일하거나 상이한 유전체 재료로 형성될 수 있다. 본 개시 내용의 일부 실시예에 따르면, ILD(68)는 PECVD, FCVD, 스핀-온 코팅 등을 사용하여 형성되며, 실리콘 산화물(SiO2)을 포함할 수 있다.
ILD(68) 및 에칭 정지층(66)은 에칭되어 개구를 형성한다. 에칭은 예를 들어, 반응성 이온 에칭(RIE)을 이용하여 수행될 수 있다. 후속 단계에서, 도 11에 예시된 바와 같이, 게이트 접촉 플러그(70) 및 소스/드레인 접촉 플러그(72)가 각각 게이트 전극(56) 및 소스/드레인 접촉 플러그(64)에 전기적으로 연결되도록 개구 내에 형성된다. 상기 개별 공정은 도 17에 예시된 공정 흐름에서 222 공정으로서 예시된다. 이와 같이 FinFET(74)가 형성된다.
본 개시 내용의 실시예는 일부 유리한 특징을 가진다. 게이트 스페이서의 k 값을 증가시키지 않고 게이트 스페이서에 질소를 혼입시킴으로써, 플라즈마 손상에 대한 게이트 스페이서의 내성(더미 게이트 스택의 에칭에서 발생하는)이 향상되는 한편, 게이스 스페이서로부터 생기는 기생 용량은 적어도 증가되지 않으며 감소될 수도 있다.
본 개시 내용의 일부 실시예에 따르면, 방법은 웨이퍼의 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 및 상기 더미 게이트 스택의 측벽 상에 ALD를 이용하여 게이트 스페이서 층을 성막하는 단계를 포함하며, 상기 게이트 스페이서 층을 성막하는 단계는 유전체 원자층을 형성하도록 ALD 사이클을 수행하는 단계 - 상기 ALD 사이클은 실릴레이티드 메틸을 상기 웨이퍼에 도입하는 단계; 상기 실릴레이티드 메틸을 퍼징하는 단계; 상기 웨이퍼에 암모니아를 도입하는 단계; 및 상기 암모니아를 퍼징하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 게이트 스페이서 층이 형성된 후에 상기 웨이퍼에 어닐을 수행하는 단계를 더 포함하며, 상기 어닐은 산소 함유 가스에 배치된 웨이퍼에 대해 수행된다. 일 실시예에서, 어닐은 약 400℃와 약 500℃ 사이의 범위의 온도에서 수행된다. 일 실시예에서, 어닐 이전에, 상기 게이트 스페이서 층은 제1 질소 원자 퍼센티지를 가지며, 어닐 이후에, 상기 게이트 스페이서 층의 일부는 상기 제1 질소 원자 퍼센티지다 낮은 제2 질소 원자 퍼센티지를 가진다. 일 실시예에서, 어닐 이전에, 상기 게이트 스페이서 층은 실리콘 산화물의 k 값보다 높은 제1 k 값을 가지며, 어닐 이후에, 상기 게이트 스페이서 층의 일부는 실리콘 산화물의 k 값보다 낮은 제2 k 값을 가진다. 일 실시예에서, 상기 실릴레이티드 메틸은 (SiCl3)2CH2의 화학식을 가진다. 일 실시예에서, 상기 방법은 상기 더미 게이트 스택의 대향 측면 상에 게이트 스페이서를 형성하도록 상기 게이트 스페이서 층에 이방성 에칭을 수행하는 단계; 및 건식 에칭을 이용하여 상기 더미 게이트 스택을 제거하는 단계를 더 포함하며, 상기 더미 게이트 스택을 제거하는 단계에서 플라즈마가 발생된다. 일 실시예에서, 상기 방법은 밀봉층으로서 하이-k 유전체 층을 성막하는 단계를 더 포함하며, 상기 하이-k 유전체 층은 상기 더미 스텍 스택을 상기 게이트 스페이서 층으로부터 분리하는 부분을 포함한다. 일 실시예에서, 상기 방법은 상기 게이트 스페이서 층이 약 20Å보다 큰 두께를 가질 때까지 상기 ALD 사이클을 반복하는 단계를 더 포함한다.
본 개시 내용의 일부 실시예에 따르면, 방법은 웨이퍼의 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; SiNOCH를 포함하는 유전체 층을 형성하는 단계 - 상기 유전체 층은 제1 k 값을 가짐 -; 및 상기 유전체 층에 어닐을 수행하는 단계를 포함하되, 상기 어닐 후에, 상기 유전체 층은 상기 제1 k 값보다 낮은 제2 k 값을 가진다. 일 실시예에서, 상기 어닐은 약 400℃와 약 500℃ 사이의 범위의 온도에서 수행된다. 일 실시예에서, 상기 유전체 층은 원자층 증착(ALD)을 이용하여 형성되고, 상기 ALD는 실릴레이티드 메틸 및 암모니아를 교대로 펄싱(pulsing)하는 단계를 포함한다. 일 실시예에서, 상기 어닐은 H2O, O2 또는 산소 라디칼을 포함하는 산소 함유 환경에서 수행된다. 일 실시예에서, 상기 어닐에 의해 상기 유전체 층의 k 값이 4.0보다 높은 높은 k 값에서 3.9보다 낮은 낮은 k 값으로 감소된다. 일 실시예에서, 상기 어닐에 의해 상기 유전체 층의 질소 원자 퍼센티지가 제1 값에서 제2 값으로 감소되며, 상기 제1 값은 약 3%~약 30%의 범위에 있고, 상기 제2 값은 약 1%~약 10%의 범위이다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는 반도체 영역; 상기 반도체 영역 위의 게이트 스택; 상기 게이트 스택의 측벽 상의 게이트 스페이서 - 상기 게이트 스페이서는 SiNOCH를 포함하고, 상기 SiNOCH는 로우-k 유전체 재료임 -; 및 상기 게이트 스페이서의 측면 상의 소스/드레인 영역을 포함한다. 일 실시예에서, 상기 게이트 스페이서는 내부 측벽과 외부 측벽을 포함하고, 상기 외부 측벽은 상기 내부 측벽보다 상기 게이트 스택으로부터 더 멀리 있고, 상기 내부 측벽으로부터 상기 외부 측벽으로의 방향으로 질소 원자 퍼센티지가 점진적으로 감소한다. 일 실시예에서, 상기 내부 측벽으로부터 상기 외부 측벽으로의 상기 게이트 스페이서의 전체는 약 1%~약 10%의 범위의 질소 원자 퍼센티지를 가지는 SiNOCH를 포함한다. 일 실시예에서, 상기 게이트 스페이서는 상기 게이트 스택과 접촉하는 하이-k 유전체 밀봉층을 더 포함한다. 일 실시예에서, SiNOCH의 질소 원자 퍼센티지는 약 1%~약 10%의 범위이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 방법으로서,
웨이퍼의 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 및
상기 더미 게이트 스택의 측벽 상에 원자층 증착(ALD)을 이용하여 게이트 스페이서 층을 성막(deposit)하는 단계
를 포함하며,
상기 게이트 스페이서 층을 성막하는 단계는, 유전체 원자층을 형성하도록 ALD 사이클을 수행하는 단계를 포함하며, 상기 ALD 사이클은,
상기 웨이퍼에 실릴레이티드 메틸을 도입하는 단계;
상기 실릴레이티드 메틸을 퍼징하는 단계;
상기 웨이퍼에 암모니아를 도입하는 단계; 및
상기 암모니아를 퍼징하는 단계
를 포함하는 것인 방법.
2. 제1항에 있어서, 상기 게이트 스페이서 층이 형성된 후에 상기 웨이퍼에 어닐을 수행하는 단계를 더 포함하며, 상기 어닐은 상기 웨이퍼가 산소 함유 가스에 배치된 상태에서 수행되는 것인 방법.
3. 제2항에 있어서, 상기 어닐은 약 400℃와 약 500℃ 사이의 범위의 온도에서 수행되는 것인 방법.
4. 제2항에 있어서, 상기 어닐 이전에, 상기 게이트 스페이서 층은 제1 질소 원자 퍼센티지를 가지며, 상기 어닐 이후에, 상기 게이트 스페이서 층의 일부는 상기 제1 질소 원자 퍼센티지다 낮은 제2 질소 원자 퍼센티지를 가지는 것인 방법.
5. 제2항에 있어서, 상기 어닐 이전에, 상기 게이트 스페이서 층은 실리콘 산화물의 k 값보다 높은 제1 k 값을 가지며, 상기 어닐 이후에, 상기 게이트 스페이서 층의 일부는 실리콘 산화물의 k 값보다 낮은 제2 k 값을 가지는 것인 방법.
6. 제1항에 있어서, 상기 게이트 스페이서 층을 성막하는 단계는, 상기 ALD 사이클을 수행하기 전에 상기 웨이퍼에 암모니아를 도입하는 단계를 더 포함하는 것인 방법.
7. 제1항에 있어서, 상기 더미 게이트 스택의 양 측들 상에 게이트 스페이서들을 형성하도록 상기 게이트 스페이서 층에 이방성 에칭을 수행하는 단계; 및
건식 에칭을 이용하여 상기 더미 게이트 스택을 제거하는 단계
를 더 포함하는 방법.
8. 제1항에 있어서, 밀봉층으로서 하이-k 유전체 층을 성막하는 단계를 더 포함하며, 상기 하이-k 유전체 층은 상기 더미 게이트 스택을 상기 게이트 스페이서 층으로부터 분리하는 부분을 포함하는 것인 방법.
9. 제1항에 있어서, 상기 게이트 스페이서 층이 약 20Å보다 큰 두께를 가질 때까지 상기 ALD 사이클을 반복하는 단계를 더 포함하는 방법.
10. 방법으로서,
웨이퍼의 반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
실리콘, 질소, 산소, 탄소 및 수소를 포함하는 유전체 층을 형성하는 단계 - 상기 유전체 층은 제1 k 값을 가짐 -; 및
상기 유전체 층에 어닐을 수행하는 단계
를 포함하며,
상기 어닐 후에, 상기 유전체 층은 상기 제1 k 값보다 낮은 제2 k 값을 가지는 것인 방법.
11. 제10항에 있어서, 상기 어닐은 약 400℃와 약 500℃ 사이의 범위의 온도에서 수행되는 것인 방법.
12. 제10항에 있어서, 상기 유전체 층은 원자층 증착(ALD)을 이용하여 형성되고, 상기 ALD는 실릴레이티드 메틸 및 암모니아를 교대로 펄싱(pulsing)하는 단계를 포함하는 것인 방법.
13. 제10항에 있어서, 상기 어닐은 H2O, O2 또는 산소 라디칼을 포함하는 산소 함유 환경에서 수행되는 것인 방법.
14. 제10항에 있어서, 상기 어닐에 의해 상기 유전체 층의 k 값이 4.0보다 높은 하이-k 값에서 3.9보다 낮은 로우-k 값으로 감소되는 것인 방법.
15. 제10항에 있어서, 상기 어닐에 의해 상기 유전체 층의 질소 원자 퍼센티지가 제1 값에서 제2 값으로 감소되며, 상기 제1 값은 약 3% 내지 약 30%의 범위에 있고, 상기 제2 값은 약 1% 내지 약 10%의 범위에 있는 것인 방법.
16. 디바이스로서,
반도체 영역;
상기 반도체 영역 위의 게이트 스택;
상기 게이트 스택의 측벽 상의 게이트 스페이서 - 상기 게이트 스페이서는 실리콘, 질소, 산소, 탄소 및 수소를 포함하고, 상기 게이트 스페이서는 로우-k 유전체 층임 -; 및
상기 게이트 스페이서의 측부 상의 소스/드레인 영역
을 포함하는 디바이스.
17. 제16항에 있어서, 상기 게이트 스페이서는 내부 측벽과 외부 측벽을 포함하고, 상기 외부 측벽은 상기 내부 측벽보다 상기 게이트 스택으로부터 더 멀리 있고, 상기 내부 측벽으로부터 상기 외부 측벽으로의 방향으로 질소 원자 퍼센티지가 점진적으로 감소하는 것인 디바이스.
18. 제17항에 있어서, 상기 내부 측벽으로부터 상기 외부 측벽으로의 상기 게이트 스페이서의 전체는, 약 1% 내지 약 10%의 범위의 질소 원자 퍼센티지를 가지는 것인 디바이스.
19. 제16항에 있어서, 상기 게이트 스페이서는 상기 게이트 스택과 접촉하는 하이-k 유전체 밀봉층을 더 포함하는 것인 디바이스.
20. 제19항에 있어서, 상기 하이-k 유전체 밀봉층은 상기 게이트 스페이서의 나머지 부분들보다 높은 질소 원자 퍼센티지를 가지는 것인 디바이스.

Claims (10)

  1. 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 게이트 스택;
    상기 게이트 스택의 측벽 상의 게이트 스페이서 - 상기 게이트 스페이서는 실리콘, 질소, 산소, 탄소 및 수소를 포함하고, 상기 게이트 스페이서는 로우-k 유전체 재료를 포함함 - ; 및
    상기 게이트 스페이서의 측부에 있는 소스/드레인 영역을 포함하고,
    상기 게이트 스페이서는 복수의 서브 층들을 포함하고, 상기 복수의 서브 층들은 제1 질소 원자 퍼센티지를 갖는 제1 서브 층 및 상기 제1 질소 원자 퍼센티지보다 낮은 제2 질소 원자 퍼센티지를 갖는 제2 서브 층을 포함하고, 상기 제1 서브 층은 상기 게이트 스택과 상기 제2 서브 층 사이에 있는 것인, 디바이스.
  2. 제1항에 있어서, 상기 게이트 스페이서는 내부 측벽 및 외부 측벽을 포함하고, 상기 외부 측벽은 상기 게이트 스택으로부터 상기 내부 측벽보다 더 멀리 있고, 상기 내부 측벽으로부터 상기 외부 측벽으로의 방향으로 질소 원자 퍼센티지가 점진적으로 감소하는, 디바이스.
  3. 제2항에 있어서, 상기 내부 측벽으로부터 상기 외부 측벽으로의 방향으로 질소 원자 퍼센티지는 단계적으로 또는 연속적으로 감소하는 것인, 디바이스.
  4. 제1항에 있어서, 상기 게이트 스페이서 전체는 1%와 10% 사이의 범위에 있는 질소 원자 퍼센티지를 갖는 것인, 디바이스.
  5. 제1항에 있어서, 상기 게이트 스페이서는 상기 게이트 스택과 물리적으로 접촉하는 하이-k 유전체 밀봉층을 더 포함하는 것인, 디바이스.
  6. 제1항에 있어서, 상기 게이트 스페이서는 1.6 g/cm3과 1.9 g/cm3 사이의 범위에 있는 밀도를 갖는 것인, 디바이스.
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 게이트 스택 - 상기 게이트 스택은 게이트 유전체 및 상기 게이트 유전체 상의 게이트 전극을 포함함 - ;
    상기 반도체 기판 내로 연장하는 소스/드레인 영역; 및
    상기 반도체 기판의 주(major) 바닥면에 수직한 평면들로 연장하는 복수의 수직 서브 층들을 포함하는 게이트 스페이서를 포함하고, 상기 복수의 수직 서브 층들은,
    상기 게이트 스택과 접촉하는 제1 서브 층; 및
    상기 제1 서브 층에 의해 상기 게이트 스택으로부터 이격되는 제2 서브 층을 포함하고, 상기 제1 서브 층 및 상기 제2 서브 층 둘 다는, 실리콘, 질소, 산소, 탄소 및 수소를 포함하고, 상기 제1 서브 층은 상기 제2 서브 층의 제2 질소 원자 퍼센티지보다 높은 제1 질소 원자 퍼센티지를 갖는 것인, 디바이스.
  8. 제7항에 있어서, 제3 서브 층을 더 포함하고, 상기 제2 서브 층은 상기 제1 서브 층과 상기 제3 서브 층 사이에 있고, 상기 제3 서브 층은 상기 제1 질소 원자 퍼센티지와 상기 제2 질소 원자 퍼센티지 둘 다보다 낮은 질소 원자 퍼센티지를 갖는 것인, 디바이스.
  9. 제7항에 있어서, 상기 제2 서브 층은 상기 제1 서브 층과 접촉하고, 상기 제1 서브 층으로부터 상기 제2 서브 층까지 질소 원자 퍼센티지의 강하가 존재하는, 디바이스.
  10. 디바이스에 있어서,
    반도체 핀;
    상기 반도체 핀의 측벽 및 상부면 상에서 연장하는 게이트 스택; 및
    실리콘, 질소, 산소, 탄소 및 수소를 각각 포함하는 복수의 서브 층들을 포함하는 게이트 스페이서를 포함하고, 상기 복수의 서브 층들은,
    제1 질소 원자 퍼센티지를 갖는 제1 서브 층; 및
    상기 제1 질소 원자 퍼센티지보다 낮은 제2 질소 원자 퍼센티지를 갖는 제2 서브 층을 포함하고, 상기 제1 서브 층은 상기 게이트 스택과 상기 제2 서브 층 사이에 있고, 상기 게이트 스택을 향하는 상기 제1 서브 층의 내부 에지로부터 상기 게이트 스택을 등지는 상기 제2 서브 층의 외부 에지까지 질소 원자 퍼센티지가 연속적으로 감소하는, 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10692773B2 (en) * 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer
US10937892B2 (en) 2018-09-11 2021-03-02 International Business Machines Corporation Nano multilayer carbon-rich low-k spacer
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11757020B2 (en) 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20210249310A1 (en) * 2020-02-11 2021-08-12 Nanya Technology Corporation Semiconductor device with porous dielectric structure and method for fabricating the same
US11217664B2 (en) * 2020-02-11 2022-01-04 Nanya Technology Corporation Semiconductor device with porous dielectric structure
US11217679B2 (en) * 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11581259B2 (en) * 2020-06-25 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures
US11522062B2 (en) * 2020-08-14 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing an etch stop layer and an inter-layer dielectric on a source/drain region
US11380776B2 (en) * 2020-09-29 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor device with gate spacer structure
US20220238697A1 (en) * 2021-01-28 2022-07-28 Taiwan Semiconductor Manfacturing Co., Ltd. Reducing K Values of Dielectric Films Through Anneal
US11456182B1 (en) * 2021-04-22 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and fabrication thereof
CN115565861A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种薄膜沉积方法及半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160372567A1 (en) * 2015-06-18 2016-12-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558008B1 (ko) * 2003-12-29 2006-03-06 삼성전자주식회사 반도체 소자의 배선 방법
WO2006049595A1 (en) * 2004-10-27 2006-05-11 International Business Machines Corporation Recovery of hydrophobicity of low-k and ultra low-k organosilicate films used as inter metal dielectrics
US7564108B2 (en) * 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
US9064948B2 (en) * 2012-10-22 2015-06-23 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
CN103943499B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9318574B2 (en) * 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
KR20160059861A (ko) 2014-11-19 2016-05-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9704759B2 (en) * 2015-09-04 2017-07-11 Globalfoundries Inc. Methods of forming CMOS based integrated circuit products using disposable spacers
KR102454894B1 (ko) 2015-11-06 2022-10-14 삼성전자주식회사 물질막, 이를 포함하는 반도체 소자, 및 이들의 제조 방법
US10431661B2 (en) * 2015-12-23 2019-10-01 Intel Corporation Transistor with inner-gate spacer
US9806155B1 (en) 2016-05-05 2017-10-31 International Business Machines Corporation Split fin field effect transistor enabling back bias on fin type field effect transistors
US10269569B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10692773B2 (en) * 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160372567A1 (en) * 2015-06-18 2016-12-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

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