KR20040005998A - 트렌치 쇼트키 정류기 - Google Patents

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KR20040005998A
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Abstract

쇼트키 정류기가 제공된다. 쇼트키 정류기는, (A) 제 1 및 제 2 대향 면을 갖는 반도체 영역으로서, 상기 반도체 영역은 상기 제 1 면(12A)에 인접한 제 1 전도도 유형의 캐소드 영역(12C)과, 상기 제 2 면에 인접한 제 1 전도도 유형의 드리프트 영역(12D)을 포함하며, 상기 드리프트 영역은 상기 캐소드 영역의 순 도핑 농도보다 더 낮은 순 도핑 농도를 갖는, 반도체 영역과; (B) 상기 제 2 면(12B)으로부터 상기 반도체 영역으로 연장하며, 상기 반도체 영역 내에서 하나 이상의 메사(14)를 한정하는 하나 이상의 트렌치와; (C) 상기 트렌치의 하부에서 상기 반도체 영역에 인접한 절연 영역(16)과; (D) 상기 제 2 면(12)에서 상기 반도체에 인접해 있고 상기 반도체와 쇼트키 정류 접촉을 형성하고(I), 상기 트렌치의 상부 내에서 상기 반도체 영역에 인접하여 사익 반도체 영역과 쇼트키 정류 접촉을 형성하며(II), 및 상기 트렌치의 하부 내에서 상기 절연 영역(16)에 인접해 있는(III) 애노드 전극(18)을 포함한다.

Description

트렌치 쇼트키 정류기{TRENCH SCHOTTKY RECTIFIER}
정류기는 순방향 전류 흐름에 대해 상대적으로 낮은 저항을 보이며, 역방향 전류 흐름에 대해 높은 저항을 보인다. 쇼트키 배리어 정류기는 스위칭-모드 전원 및 모터 드라이브와 같은 기타 고속 전력 스위칭 응용에서의 출력 정류기로 사용되는 정류기 유형이다. 이들 디바이스는 큰 순방향 전류를 전달하며, 큰 역방향 차단 전압을 지원할 수 있다.
Mehrotra 등에게 허여되고 "Schottky Barrier Rectifier with MOS Trench"라는 제목을 가지며, 그 전체 개시물이 참조로써 본 명세서에 병합된 U.S. 특허 제 5,365,102호는 이상적인 가파른 평행-평면 P-N 접합(ideal abrupt parallel-plane P-N 접합)을 통해 이론적으로 얻을 수 있는 것보다 더 높은 브레이크다운 전압을 갖는 쇼트키 배리어 정류기를 개시한다. 기술한 정류기의 일실시예의 횡단면도가 도 1에 예시되어 있다. 이 도면에서, 정류기(10)는 제 1 면(12a) 및 제 2 대향 면(12b)을 구비하는, 제 1 전도도 유형(전형적으로 N-유형 전도도)의 반도체 기판(12)을 포함한다. 기판(12)은 제 1 면(12a)에 인접한 상대적으로 높게 도핑된캐소드 영역(12c)(N+로 도시됨)을 포함한다. 제 1 전도도 유형의 드리프트 영역(12d)(N으로 도시됨)은 캐소드 영역(12c)으로부터 제 2 면(12b)으로 연장한다. 따라서, 캐소드 영역(12c)의 도핑 농도는 드리프트 영역(12d)의 도핑 농도보다 더 크다. 대향 측면(14a 및 14b)에 의해 한정되며, 횡단 폭("Wm")을 갖는 메사(mesa)(14)가 드리프트 영역(12d)에 형성된다. 메사는 줄무늬, 직사각형, 원통형 또는 기타 유사한 기하학적 모양일 수 있다. 절연 영역(16a 및 16b)(SiO2로 기술됨)이 또한 메사 측면 상에 제공된다. 정류기는 또한 절연 영역(16a, 16b) 상에 애노드 전극(18)(18a, 18b 및 18c)을 포함한다. 애노드 전극(18)은 제 2 면(12b)에서 메사(14)와 쇼트키 정류 접촉을 형성한다. 애노드 전극/메사 경계면에 형성된 쇼트키 배리어의 높이는 사용된 전극 금속 및 반도체 유형(예컨대, Si, Ge, GaAs 및 SiC)에 따라 다르며, 또한 메사(14)내의 도핑 농도에 따라 다르다. 마지막으로, 캐소드 전극(20)이 제 1 면(12a)에서 캐소드 영역(12c)에 인접하게 제공된다. 캐소드 전극(20)은 캐소드 영역(12c)과 저항성 접촉한다.
현대 전원의 전압은 전력 소모가 감소하고 에너지 효율이 증가해야할 필요가 있기 때문에 계속해서 감소해야 하므로, 높은 순방향 바이어스 전류 밀도 레벨을 여전히 유지하면서 전력 정류기 양단에 온-상태 전압 강하를 감소시키는 것이 좀더 유리하게 되었다. 당업자에게 잘 알려져 있는 바와 같이, 온-상태 전압 강하는 일반적으로 금속/반도체 접합 양단의 순방향 전압 강하 및 반도체 영역과 캐소트 접촉의 직렬 저항에 따라 다르다.
전력 소모를 감소시킬 필요가 있으므로, 또한 일반적으로 역방향 바이어스 누설 전류를 최소화할 필요가 있게 된다. 역방향 바이어스 누설 전류는 역방향 바이어스 차단 동작 모드 동안에 정류기에서의 전류이다. 높은 역방향 바이어스 차단 전압을 유지하며, 역방향 바이어스 누설 전류를 최소화하기 위해, 정류기의 반도체 부분은 전형적으로는 가볍게 도핑되고 상대적으로 두껍게 만들어져서 금속/반도체 경계면에서의 역방향 바이어스 전계가 과도하지 않게 된다. 주어진 역방향 바이어스 전압에 대한 역방향 바이어스 누설 전류의 크기는 또한 금속 및 반도체 영역 사이의 쇼트키 배리어 높이(전위 배리어)에 반비례한다. 따라서, 감소한 전력 소모를 얻기 위해, 순방향 바이어스 전압 강하 및 역방향 바이어스 누설 전류는 모두 최소화되어야 하며, 역방향 차단 전압은 최대가 되어야 한다.
U.S. 특허번호 제 5,612,567호에 따라, 원하는 효과는, 드리프트 영역의 메사-형태부(14)와 트렌치의 절연 측벽(16a, 16b)에 대향하는 금속 애노드(18)부분에서의 다수 전하 캐리어 사이에 전하 결합이 발생하므로, 도 1의 디바이스를 통해 얻어진다. 상세하게, 메사-반도체 접촉(쇼트키 접촉)의 중심에서의 전계는 이상적인 평면-평행 정류기에 비해 상당히 감소된다. 쇼트키 접촉의 중심에서 전계를 감소시키면, 쇼트키 배리어 높이를 낮춤으로 인해 감소되므로 역방향 바이어스 누설 전류는 상당히 감소된다. 역방향 바이어스 누설 전류는 역방향 바이어스(차단) 동작 모드 동안에 정류기 전류이다. 게다가, 전계 프로파일의 피크는 금속-반도체 접촉에서 멀어져 드리프트 영역으로 이동한다. 전계의 피크가 쇼트키 접촉에서 멀리 이동하므로, 메사는 더 높은 전압을 지지할 수 있으며, 그에 따라 이상적인 평행-면 정류기의 전압보다 더 높은 브레이크다운 전압(역방향 차단 전압)을 제공한다.
도 1에 도시된 쇼트키 정류기에 대한 브레이크다운 전압과 트렌치 산화물 두께의 관계를 예시한 그래프가 도 2에 예시되어 있으며, 도 2는 전술한 특허의 도 12를 복사한 것이다. 특히, 브레이크다운 전압은 적어도 2200Å에 이르는 산화물 두께에 대해 단조롭게 증가하는 것으로 도시되어 있다. 도 2의 예시적인 그래프는 각각 0.5㎛ 및 1㎛인 메사 폭과 셀 피치를 가지며, 각각 3㎛ 및 4㎛의 트렌치 깊이와 드리프트 영역 두께를 갖는 쇼트키 정류기에 대해 얻어졌다.
도 2가 지시하는 바와 같이, 높은 전압 응용에서 사용되는 쇼트키 정류기는 상대적으로 두꺼운 트렌치 산화물 층을 필요로 한다. 산화물 층은 전형적으로 열 기법에 의해 성장되며, 이 기법은, 이것이 산화물-반도체 경계에서 감소된 결함 밀도를 갖는 양호한 에피택시(epitaxy)를 제공하기 때문에 유리하게 사용된다. 불행히도, 열적으로 성장된 산화물 층과 관련된 느린 성장률은 2000Å보다 큰 두께를 갖는 트렌치 산화물 층을 얻는 것을 어렵게 한다. 게다가, 화학 증기 증착(CVD)과 같은 대안적인 성장 기법은, 더 큰 증착율을 가지면서 더 큰 결함 밀도를 생성하며, 그리하여 산화물-반도체 경계에서 더 높은 전하를 생성한다.
따라서, 높은 전압에서 동작될 수 있고, 상대적으로 제조하기 쉬운 트렌치 쇼트키 정류기 디바이스를 제공하는 것이 해당기술 분야에서 필요하게 되었다.
본 발명은 정류기, 좀더 상세하게는 쇼트키 배리어 정류 디바이스(Schottky barrier rectifying devices) 및 이들 디바이스를 형성하는 방법에 관한 것이다.
도 1은 종래기술에 따른 트렌치 MOS 배리어 쇼트키 정류기의 횡단면도.
도 2는 도 1에 도시된 바와 같은 쇼트키 정류기에 대한 브레이크다운 전압 대 트렌치 산화물 두께의 관계를 예시한 그래프.
도 3은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 4는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 5는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 6은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 7a 및 도 7b는 본 발명의 실시예에 따라, 도 3의 트렌치 쇼트키 정류기를 형성하는 방법을 예시한 횡단면도.
상술한 및 기타 필요는 본 발명에 의해 충족된다. 특히, (a) 제 1 및 제 2 대향 면을 갖는 반도체 영역으로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제1 전도도 유형의 캐소드 영역과, 상기 제 2 면에 인접한 제 1 전도도 유형의 드리프트 영역을 포함하며, 상기 드리프트 영역은 상기 캐소드 영역의 순 도핑 농도보다 더 낮은 순 도핑 농도를 갖는, 반도체 영역과; (b) 상기 제 2 면으로부터 상기 반도체 영역으로 연장하며, 상기 반도체 영역 내에서 하나 이상의 메사를 한정하는 하나 이상의 트렌치와; (c) 상기 트렌치의 하부에서 상기 반도체 영역에 인접한 절연 영역과; (d) 상기 제 2 면에서 상기 반도체 영역에 인접해 있고 상기 반도체 영역과 쇼트키 정류 접촉을 형성하고(i), 상기 트렌치의 상부 내에서 상기 반도체 영역에 인접해 있고 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며(ii), 및 상기 트렌치의 하부 내에서 상기 절연 영역에 인접해 있는(iii) 애노드 전극을 포함하는 쇼트키 정류기가 제공된다.
바람직하게, 반도체는 실리콘이며, 제 1 전도도 유형은 n-유형 전도도이며, 캐소드 전극은 제 1 면상에 제공된다.
바람직하게, 트렌치의 하부는 트렌치 깊이의 대략 25 내지 40%에 해당한다. 일부 실시예에서, 트렌치는 캐소드 영역내로 연장하며, 이때 트렌치의 절연된 하부는 바람직하게는 캐소드 영역과 드리프트 영역 사이에서 연장한다.
바람직하게, 절연 영역은 증착되거나 열적으로 성장될 수 있는 이산화실리콘을 포함한다.
일부 실시예에서, 폴리실리콘 영역은 절연 영역 상에 배치되며, 애노드 전극의 일부를 형성한다.
본 발명은 트렌치 쇼트키 정류기를 형성하는 방법을 또한 제공한다. 이 방법은 (a) 제 1 및 제 2 대향 면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제 1 전도도 유형의 캐소드 영역과, 상기 제 2 면에 인접한 제 1 전도도 유형의 드리프트 영역을 포함하며, 상기 드리프트 영역은 상기 캐소드 영역의 순 도핑 농도보다 더 낮은 순 도핑 농도를 갖는, 반도체 영역 형성 단계와; (b) 상기 제 2 면으로부터 상기 반도체 영역으로 연장하는 하나 이상의 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 영역 내에서 하나 이상의 메사를 한정하는, 하나 이상의 트렌치 형성 단계와; (c) 상기 트렌치의 하부에서 상기 반도체 영역에 인접한 절연 영역을 형성하는 단계와; (d) 상기 제 2 면에서 상기 반도체 영역에 인접해 있고 상기 반도체 영역과 쇼트키 정류 접촉을 형성하고(i), 상기 트렌치의 상부 내에서 상기 반도체 영역에 인접해 있고 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며(ii), 및 상기 트렌치의 하부 내에서 상기 절연 영역에 인접해 있는(iii) 애노드 전극을 형성하는 단계를 포함한다.
바람직하게, 상기 반도체 영역 형성 단계는 캐소드 영역에 해당하는 반도체 기판을 제공하는 단계와, 상기 기판 상에 드리프트 영역에 해당하는 에피택셜 반도체 층을 성장시키는 단계를 포함한다.
바람직하게, 상기 트렌치 형성 단계는 상기 반도체 영역의 제 2 면 위에 패턴화된 마스킹 층을 형성하는 단계와, 상기 마스킹 층을 통해 상기 트렌치를 에칭하는 단계를 포함한다.
상기 절연 영역 형성 단계는 상기 제 2 면 위에 및 상기 트렌치에서 산화물 층을 제공하는 단계와, 후속하여 산화물 층의 일부분을 에칭하는 단계를 포함할 수있다. 일부 실시예에서, 포토레지스트 패턴이 (열적으로 성장될 수 있는) 산화물 층상에서 제공되며, 포토레지스트가 덮이지 않은 산화물 층 부분은 에칭되고, 그 결과 포토레지스트가 제거된다. 다른 실시예에서, 폴리실리콘 층이 (열적으로 성장될 수 있는) 산화물 층상에 제공되고, 폴리실리콘 층이 에칭되어, 제 2 표면 위에 및 트렌치의 상부 위에 있는 산화물 층 부분이 노광되고, 이들 노광된 부분은 후속하여 에칭에 의해 제거된다.
절연 영역 형성 단계는 또한 산화물 층을 증착하는 단계를 또한 포함할 수 있다. 예컨대, 테트라에틸오쏘실리케이트(tetraethylorthosilicate) 층이 제 2 면과 트렌치 내에 증착될 수 있다. 그러면, 테트라에틸오쏘실리케이트 층은 이것이 제 2 면 및 트렌치의 상부로부터 제거될 때까지 에칭될 수 있다. 후속하여, 테트라에틸오쏘실리케이트는 고밀도 이산화실리콘 층으로 변환될 수 있다.
본 발명의 하나의 장점은, 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압을 갖는 신규한 쇼트키 배리어 정류기가 제공된다는 점이다.
또 다른 장점은, 쇼트키 배리어 정류기가 간단한 및 그에 따라 경제적인 제조 기법을 사용하여 만들어질 수 있다는 점이다.
다른 실시예 및 장점은 이하에서 제시된 상세한 설명, 예 및 청구항을 검토함으로써 당업자에게 쉽게 명백해질 것이다.
이제, 본 발명은 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 좀더 상세하게 이후에 기술될 것이다. 그러나, 본 발명은 다양한 형태로 구현될 수 있으며, 여기서 제시된 실시예로 제한되는 것으로 해석되지 않아야 한다.
이제, 도 3을 참조하면, 본 발명에 따른 쇼트키 배리어 정류기의 횡단면도가 도시되어 있다. 정류기(10)는 제 1 면(12a) 및 제 2 대향 면(12b)을 갖는, 전형적으로는 N-유형 전도도인 제 1 전도도 유형의 반도체 영역(12)을 포함한다. 기판 반도체 영역(12)은 바람직하게는 제 1 면(12a)에 인접한 상대적으로 높게 도핑된 캐소드 영역(12c)(N+로 도시됨)을 포함한다. 예시된 바와 같이, 캐소드 영역(12c)은 대략 5x1019/cm3인 제 1 전도도 유형 불순물 농도로 도핑된다. 바람직하게는, 제 1 전도도 유형(N으로 도시됨)의 드리프트 영역(12d)은 캐소드 영역(12c)으로부터 제2 면(12b)으로 연장한다. 예시된 바와 같이, 드리프트 영역(12d)은 30V 디바이스에 대해 대략 3.3x1016/cm3의 제 1 전도도 유형 불순물 농도로 도핑된다. 드리프트 영역(12d)과 캐소드 영역(12c)은 비-정류 N+/N 접합을 형성한다.
횡단 폭("Wm")을 갖는 메사(14)가 드리프트 영역(12d)에 형성된다. 메사는 대향하는 트렌치에 의해 한정된다. (이 경우, 열적으로 성장된 산화물 층으로 도시된) 산화물 영역(16)이 트렌치 내에서 형성되며, 반도체 영역(12)에 인접해 있다. 각 절연 영역(16)은 제 1 및 제 2 절연 영역(16a 및 16b)을 포함한다. 절연 영역(16a)은 열적으로 성장된 층이다. 절연 영역(16b)은 증착 기법에 의해 절연 영역(16a) 위에 성장된다. 이후에 설명되는 바와 같이, 열적으로 성장된 영역은 유리하게도 상대적으로 결함을 거의 갖지 않는 산화물-반도체 경계면을 생성하는 반면, 증착된 영역은 상대적으로 두꺼운 트렌치 산화물 층이 성장되게 한다. 전형적으로, 절연 영역(16)은 대략 700 내지 2000Å정도의 총 두께를 갖는다. Wm은 전형적으로 대략 1㎛이다. 트렌치 깊이("d")는 전형적으로 대략 3㎛이다.
메사(14)는 제 3차원으로 연장하며(미도시), 줄무늬, 직사각형, 원통형 또는 기타 유사한 기하학적 모양일 수 있다. 그러므로, 당업자에 의해 이해되는 바와 같이, 메사(14)는 수많은 트렌치 구성을 사용하여 반도체 영역(12)에 형성될 수 있다.
예컨대, 메사(14)는 제 3차원으로 연장하는 인접한 선형 트렌치 쌍 사이에 형성될 수 있다. 또 다른 예로, 고리 형태의 트렌치가 메사(14)를 형성할 수 있다.이들 두 예에 대해, 횡단면에서 볼 때, 트렌치가 도 3에 도시된 바와 같이 나타날 것이다.
애노드 전극(18)은 제 2 면을 따라서 드리프트 영역(12d)에 바로 인접하게 볼 수 있다. 애노드 전극(18)은 또한 절연 영역(16)에 바로 인접하게 볼 수 있다. 애노드 전극(18)은 쇼트키 배리어 정류 접합을 형성하며, 여기서 이 전극은 반도체 드리프트 영역(12d)과 접촉하는데, 즉 제 2 면(12b)을 따라서 접촉한다.
마지막으로, 캐소드 전극(미도시)이 제 1 면(12a)에서 캐소드 영역(12c)에 인접하게 제공된다. 캐소드 전극은 바람직하게는 캐소드 영역(12c)과 저항성 접촉한다.
이러한 정류기는 높은 역방향 바이어스 브레이크다운 전압을 갖는다. 임의의 특정한 동작 이론을 고집하고자 하지 않는다면, 이러한 디자인은 전하 결합이 애노드 전극(18)과 메사(14) 사이에 발생하게 하여, 유리하게는 메사 구조 내에 전압 프로파일에 영향을 미치고, 높은 역방향 바이어스 브레이크다운 전압과 낮은 누설 전류를 제공하는 절연 영역(16)을 제공한다는 점이 믿어진다. 제 2 절연 층(16b)의 두께에 대한 제 1 절연 층(16a)의 두께를 최적화하는 것은 이미 해당기술 분야 내에 있다.
본 발명의 또 다른 실시예가 도 4에 제공된다. 이 실시예는, 트렌치가 드리프트 영역(12d)을 지나서 캐소드 영역(12c)내로 연장한다는 점을 제외하고는 도 3의 실시예와 유사하다.
본 발명의 다른 실시예가 도 5 및 도 6에 도시되어 있다. 도 5에서, 애노드전극과 드리프트 영역(12d) 사이의 접촉의 쇼트키 정류 특성은 티타늄 층(18a), 티타늄-텅스텐 층(18b) 및 텅스텐 층(18c)을 포함하는 다중 층 애노드 전극을 사용함으로써 개선된다. 이러한 특정한 예에서, 티타늄-텅스텐 층(18b)은 50%의 티타늄과 50%의 텅스텐을 포함한다. 순방향 바이어스 전압 강하에서 추가적인 개선이 디바이스 내에 P+ 영역(12e)을 형성함으로써 이뤄진다(도 5 참조). 이러한 특정한 예에서 P+ 영역의 도핑 농도는 1x1019/cm3이다.
도 7a 내지 도 7b는 도 3에 도시된 트렌치 쇼트키 정류기(10)를 제공하기 위한 본 발명의 실시예를 예시한다. 이제 이들 도면을 참조하면, N-도핑된 에피택셜 층{드리프트 영역(12d)에 해당함}이 종래의 N+ 도핑된 기판{캐소드 영역(12c)에 해당함} 상에서 성장된다. 에피택셜 층(12d)은 전형적으로 대략 7㎛ 두께이다. 다음으로, 포토레지스트 마스킹 공정이 트렌치(21)의 위치를 한정하는 마스크 부(미도시)를 형성하는데 사용된다. 트렌치(21)는 바람직하게는 반응 이온 에칭에 의해 마스크 부 사이에서 개구부를 관통하여 전형적으로 대략 3㎛의 깊이까지 건식 에칭된다. 마스크 부는 제거되고 절연 층(16a 및 16b)은 각각 열적 성장 및 증착에 의해 전체 구조의 표면 위에서 형성된다. 전형적으로, 절연 층(16a 및 16b)은 이산화실리콘(SiO2)과 같은 산화물 층이다. 전형적으로 열 산화물 층(16)은 대략 700 내지 2000Å 정도의 두께이다.
열적 산화에 의한 성장은, 이산화실리콘 층(16a)을 성장시키는데 사용될 수 있는 흔한 기법이다. 모든 열적 방법에서, 이산화실리콘은 실리콘(Si)으로부터 형성된다. 산소가 존재하므로, 이러한 반응은 심지어 실내 온도에서 발생한다. 그러나, 상승된 온도(전형적으로 900 및 1200℃사이)가 일반적으로 합리적인 공정 시간에 품질 좋은 산화물을 얻는데 필요하다. 산소가 산소원(oxygen source)으로서 사용되는 경우, 반응은 건식 산화로 지칭된다. 수증기가 산소원으로 사용되는 경우, 반응은 스팀 산화 또는 습식 산화로 지칭된다. 스팀 산화와 관련된 성장률(growth rate)은 건식 산화와 관련된 성장률보다 더 크다. 대기 성장 기법(atmospheric growth techniques), 급속 열적 산화(rapid thermal oxidation), 고압 산화(high-pressure oxidation) 및 양극 산화(anodic oxidation)를 포함하는 다양한 열적 산화 기법이 이산화실리콘 층(16a)을 성장시키는데 사용될 수 있다. 이들과 관련된 느린 성장률이 무결함 층을 형성하는 것을 촉진하기 때문에 열적 성장이 유리하다.
절연 층(16b)은 화학 증기 증착(CVD)과 같은 증착 기법에 의해 성장될 수 있다. CVD에서, 관련 물질이 웨이퍼 표면상에 손상 없이 증착된다. 대기압 화학 증기 증착(APCVD), 저압 화학 증기 증착(LPCVD) 및 플라즈마-개선 CVD(PECVD)를 포함하는 여러 CVD 기법이 이용 가능하다. 다시 한번 절연 층(16b)이 실리콘 산화물이라면, 예시적인 APCVD 공정에서, 실란(SiH4) 및 산소(O2)가 혼합되어 증착실에서 전형적으로는 약 450℃에서 반응하여 SiO2를 형성한다. 전형적인 LPCVD 공정에서, 예컨대 대략 900℃와 같은 더 높은 온도가 SiO2를 형성하기 위해 디클로로실란(SiCl2H2)을 이산화 질소(NO2)와 반응시키는데 사용된다. 하나의 알려진 PECVD 공정에서, 전형적으로 대략 400℃인 더 낮은 온도가 사용되며, SiO2가 산소가 있는 곳에서 테트라에틸오쏘실리케이트(TEOS){Si(OC2H5)4} 소스를 사용하여 형성된다. 원한다면, 증착된 CVD 층은 예컨대 고온 어닐링 단계(high temperature anneal step)에 의해 밀도가 높여질 수 있다. 밀도가 높여진 후, 증착된 이산화실리콘 막은 열적으로 성장된 산화물의 구조 및 속성과 유사하다. 열적 성장 기법에 비해 증착 기법의 주요한 장점은 증착 기법이 더 큰 성장률을 제공한다는 점이다. 그 결과, 상대적으로 두꺼운 트렌치 산화물 층이 쉽게 생성될 수 있다. 게다가, 열적 성장된 층이 산화물-반도체 경계면에 제공되므로, 두꺼운 산화물 층은 이 경계면에서 과도하게 큰 결함 밀도를 생성하지 않고 얻어진다.
마지막으로, 도 7b에서 도시된 바와 같이, 애노드 전극(18)이 이 구조를 완료하기 위해 제공된다. 예컨대, 애노드 전극은 (a) Ti:W 층을 제공하고, (b) 그 다음에 Pt:Si 층을 제공하고, (c) 그 다음에 Al 층을 제공함으로써 얻어질 수 있다. 또 다른 예로서, 애노드 전극은 (a) Ti:N 층을 제공하고, (b) 그 다음에 Pt:Si 층을 제공하고, (c) 그 다음에 Al 층을 제공함으로써 얻어질 수 있다.
애노드 전극(18) 구조의 또 다른 예를 도 5에서 볼 수 있다(앞선 논의 참조). 이 예에서, 애노드 전극은 (a) Ti 층을 제공하고, (b) 그 다음에 Ti:W 층을 제공하고, (c) 그 다음에 W 층을 제공함으로써 얻어진다.
도 6의 구조와 같은 구조가 제조되는 경우에, 에피택셜 층(12d)을 성장시킨 후, P+ 층(12e)이 예컨대 이온 주입 및 확산에 의해 에피택셜 층(12d)의 상부에서형성된다는 점을 제외하고는 전술한 단계가 이어질 수 있다.
그에 따라, 본 발명은 트렌치 쇼트키 정류기를 제공하고, 상기 정류기를 만드는 방법을 제공한다. 결과적인 쇼트키 정류기는 두꺼운 트렌치 산화물 층과 그에 따라 높은 브레이크다운 전압을 갖는다. 비록 본 발명은 몇 가지 예시적인 실시예에 관해 기술되었지만, 당업자에게는 분명할 전술한 실시예의 많은 다른 변형이 있다. 이들 변형은 여기에 첨부된 청구항에 의해서만 제한되는 본 발명의 가르침 내에 있는 것으로 이해된다.
상술한 바와 같이, 본 발명은 정류기, 좀더 상세하게는 쇼트키 배리어 정류 디바이스 및 이들 디바이스를 형성하는 방법에 이용된다.

Claims (19)

  1. 쇼트키 정류기로서,
    제 1 면 및 제 2 대향 면을 갖는 반도체 영역으로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제 1 전도도 유형의 캐소드 영역과, 상기 제 2 면에 인접한 상기 제 1 전도도 유형의 드리프트 영역을 포함하며, 상기 드리프트 영역은 상기 캐소드 영역의 순 도핑 농도보다 더 낮은 순 도핑 농도를 갖는, 반도체 영역과;
    상기 제 2 면으로부터 상기 반도체 영역으로 연장하며, 상기 반도체 영역 내에서 하나 이상의 메사를 한정하는 하나 이상의 트렌치와;
    상기 하나 이상의 트렌치에서 상기 반도체 영역에 인접한 절연 영역으로서, 상기 반도체 영역과 접촉하는 열적으로 성장된 절연 층과 상기 열적으로 성장된 절연 영역 위에 배치된 증착 성장된 절연 층을 포함하는 절연 영역과;
    상기 제 2 면에서 상기 반도체 영역에 인접하여 상기 반도체 영역과 쇼트키 정류 접촉을 형성하고(a), 상기 트렌치내의 상기 절연 영역에 인접해 있는(b) 애노드 전극을,
    포함하는, 쇼트키 정류기.
  2. 제 1항에 있어서, 상기 절연 영역은 산화물을 포함하는, 쇼트키 정류기.
  3. 제 2항에 있어서, 상기 절연 영역은 이산화실리콘을 포함하는, 쇼트키 정류기.
  4. 제 1항에 있어서, 상기 증착으로 성장된 절연 층은 화학 증기 증착에 의해 성장되는, 쇼트키 정류기.
  5. 제 2항에 있어서, 상기 증착으로 성장된 절연 층은 화학 증기 증착에 의해 성장되는, 쇼트키 정류기.
  6. 제 3항에 있어서, 상기 증착으로 성장된 절연 층은 화학 증기 증착에 의해 성장되는, 쇼트키 정류기.
  7. 제 1항에 있어서, 상기 반도체는 실리콘인, 쇼트키 정류기.
  8. 제 1항에 있어서, 상기 제 1 전도도 유형은 n-유형 전도도인, 쇼트키 정류기.
  9. 제 1항에 있어서, 상기 트렌치는 상기 캐소드 영역으로 연장하는, 쇼트키 정류기.
  10. 트렌치 쇼트키 정류기를 형성하는 방법으로서,
    제 1 및 제 2 대향 면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제 1 전도도 유형의 캐소드 영역과, 상기 제 2 면에 인접한 상기 제 1 전도도 유형의 드리프트 영역을 포함하며, 상기 드리프트 영역은 상기 캐소드 영역의 순 도핑 농도보다 더 낮은 순 도핑 농도를 갖는, 반도체 영역 형성 단계와;
    상기 제 2 면으로부터 상기 반도체 영역으로 연장하는 하나 이상의 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 영역 내에서 하나 이상의 메사를 한정하는 하나 이상의 트렌치 형성 단계와;
    상기 반도체 영역과 접촉하는 제 1 절연 층을 열적으로 성장시키며, 상기 제 1 열적으로 성장된 절연 층위에 제 2 절연 층을 증착시킴으로써, 상기 트렌치에서 상기 반도체 영역에 인접한 절연 영역을 형성하는 단계와;
    상기 제 2 면에서 상기 반도체 영역에 인접하여 상기 반도체 영역과 쇼트키 정류 접촉을 형성하고(a), 상기 트렌치내의 상기 절연 영역에 인접해 있는(b) 애노드 전극을 형성하는 단계를,
    포함하는, 트렌치 쇼트키 정류기 형성 방법.
  11. 제 10항의 쇼트키 정류기에 있어서,
    상기 절연 영역은 산화물을 포함하는, 쇼트키 정류기.
  12. 제 12항의 쇼트키 정류기에 있어서,
    상기 절연 영역은 이산화실리콘을 포함하는, 쇼트키 정류기.
  13. 제 10항의 쇼트키 정류기에 있어서,
    상기 제 2 절연 층은 화학 증기 증착에 의해 증착되는, 쇼트키 정류기.
  14. 제 11항의 쇼트키 정류기에 있어서,
    상기 제 2 절연 층은 화학 증기 증착에 의해 증착되는, 쇼트키 정류기.
  15. 제 12항의 쇼트키 정류기에 있어서,
    상기 제 2 절연 층은 화학 증기 증착에 의해 증착되는, 쇼트키 정류기.
  16. 제 10항에 있어서, 상기 반도체 영역의 상기 제 1 면상에 캐소드 전극을 제공하는 단계를 더 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  17. 제 10항에 있어서, 상기 반도체 영역 형성 단계는 상기 캐소드 영역에 대응하는 반도체 기판을 제공하는 단계와, 상기 기판 상에 상기 드리프트 영역에 대응하는 에피택셜 반도체 층을 성장시키는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  18. 제 10항에 있어서, 상기 트렌치 형성 단계는 상기 반도체 영역의 상기 제 2면 위에 패턴화된 마스킹 층을 형성하는 단계와, 상기 마스킹 층을 통해 상기 트렌치를 에칭하는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  19. 제 10항에 있어서, 상기 트렌치는 상기 캐소드 영역내로 연장하도록 형성되는, 트렌치 쇼트키 정류기 형성 방법.
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