JP6884235B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置に関するものである。
ダイオード素子の耐圧と容量を増大させるため、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ（以下、ＳＢダイオードとよぶ）構造、ショットキー接合とｐｎ接合とを併設したＭｅｒｇｅｄ Ｐ−ｉ−ｎ／Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ（以下、ＭＰＳダイオードとよぶ）構造が開発されている。
また、ダイオード素子の耐圧を増大させるための方法として、酸化ガリウム、窒化アルミニウム等の単結晶ワイドギャップ半導体材料を用いる方法がある。単結晶ワイドギャップ半導体材料をｐ型化させるのが困難な場合、ｎ型の単結晶ワイドギャップ半導体に対して、ｎ型の単結晶ワイドギャップ半導体と異なる材料のｐ型半導体をヘテロ接合することによってｐｎ接合を実現する方法がある。
異なる材料系によるヘテロ接合をする場合には、電界緩和構造を効率よく実現するために、ｎ型半導体となる単結晶ワイドギャップ半導体材料にトレンチを形成し、そのトレンチの内部にｐ型半導体材料を埋め込む必要がある。
特許文献１に開示されているＭＰＳダイオードはショットキー接合とｐｎ接合を備え、ｐｎ接合部分がバイポーラ動作することによって、サージ電流発生時の電圧降下を小さくすることが可能であり、ＳＢダイオードと比較して順方向サージ耐量が改善されている。
特許文献２の半導体装置は、ｎ型半導体にトレンチを形成し、トレンチの下側領域内にｐ型半導体材料を埋め込みヘテロ接合を形成する。さらに、トレンチの上側領域に酸化層を設けてトレンチの上側領域のｎ型半導体とコンタクト層を分離することにより、電界緩和構造を実現している。
特許文献２の半導体装置は、トレンチを形成する際、エッチングによりｎ型半導体に欠陥が形成される。さらに、トレンチ側面の結晶方位は主面ではないため、界面の結晶方位が主面である場合に比べて欠陥密度が高くなる。
エッチング工程及び界面の結晶方位に起因する欠陥は、リーク電流を大きくする要因となる。すなわち、欠陥密度が高い部分が半導体の表面近傍に形成され、欠陥密度が高い部分の近くにショットキー接合界面が形成されることによって、デバイス全体としてしきい値電圧の変動とリーク電流の増大が発生するという課題があった。
特許文献３の半導体装置では、ｐｎ接合界面とアノード電極の間に絶縁膜を配置し、逆バイアス時のｐｎ接合界面からのリーク電流を低減している。しかしながら、特許文献３の半導体装置では、ｎ型半導体とアノード電極の間に形成されるショットキー接合の電位差の変動にともない、ｐｎ接合界面におけるｎ型半導体側の電位が変動してリーク電流が増大するという課題があった。
特開２０１５−０６５４６９号公報 特表２００８−５１９４４７号公報 特開２０１３−２２２７９８号公報
本発明は、以上のような課題を解決するためになされたものであり、欠陥層に起因するリーク電流を低減し、しきい値電圧の変動の小さい電力用半導体装置を提供することを目的とするものである。
本発明に係る電力用半導体装置は、単結晶ｎ型半導体基板と、単結晶ｎ型半導体基板の表面に形成され、凹部及び凸部を有するｎ型エピタキシャル膜層と、単結晶ｎ型半導体基板の表面と逆側の面に形成されたカソード電極と、凸部の頂部の第一の領域に形成された絶縁膜と、絶縁膜及びｎ型エピタキシャル膜層の表面に形成され、ｎ型エピタキシャル膜層との間にｐｎ接合を形成するｐ型薄膜層と、少なくとも一部がｐ型薄膜層の表面に形成され、一部がｐ型薄膜層及び絶縁膜を貫通し、頂部の縁部との間が第一の領域によって隔てられた頂部の第二の領域においてｎ型エピタキシャル膜層との間にショットキー接合を形成するアノード電極とを備える。
本発明によれば、欠陥層に起因するリーク電流を低減し、しきい値電圧の変動が小さい電力用半導体装置を提供することができる。
本発明の実施の形態１に係る電力用半導体装置の構成図である。 本発明の実施の形態１に係るｎ型エピタキシャル膜層の断面図である。 本発明の実施の形態１に係る電力用半導体装置のｐｎ接合領域、ショットキー接合領域及び絶縁領域を示す断面図である。 本発明の実施の形態１に係る電力用半導体装置の要部を示す断面図である。 本発明の実施の形態１に係る電力用半導体装置の各製造工程後の状態を図示したものである。 本発明の実施の形態２に係る電力用半導体装置の構成図である。 本発明の実施の形態２に係る電力用半導体装置の各製造工程後の状態を図示したものである。 本発明の実施の形態３に係る電力用半導体装置の構成図である。 本発明の実施の形態３に係る電力用半導体装置の各製造工程後の状態を図示したものである。 本発明の実施の形態４に係る電力用半導体装置の構成図である。 本発明の実施の形態４に係る電力用半導体装置の各製造工程後の状態を図示したものである。
実施の形態１
以下に、本発明の実施の形態を、図面を用いて詳細に説明する。なお、以下に示す実施の形態は例示であって、以下の実施の形態によってこの発明が限定されるものではない。
図１は、本発明の実施の形態１に係る電力用半導体装置１００の構成図である。図１（ａ）、図１（ｂ）及び図１（ｃ）には、３軸直交座標系の座標軸であるｘ軸、ｙ軸及びｚ軸が図示されている。図１（ａ）は電力用半導体装置１００の平面図である。図１（ｂ）は図１（ａ）の面ＢＢ’における断面を示す電力用半導体装置１００の断面図である。図１（ｃ）は図１（ｂ）のＰＰ’面（ＰＰ’面はｘｚ面に平行）による電力用半導体装置１００の断面図である。
以下では、ｙ軸の正の方向を上方向とよぶ。また、ｙ軸の負の方向を下方向とよぶ。単結晶ｎ型半導体基板１はｘｚ面と平行に配置されている。
また、各構成要素のｙ軸の正の方向の側の面を上面（表面）とよび、各構成要素のｙ軸の負の方向の側の面を下面とよぶ。また、構成要素のうち、外部との境界を構成する部分をその構成要素の外面とよぶ場合がある。
電力用半導体装置１００は、単結晶ｎ型半導体基板１を用いて構成されている。単結晶ｎ型半導体基板１の下面にカソード電極６が形成され、単結晶ｎ型半導体基板１の上方に、ｎ型エピタキシャル膜層２、絶縁膜４、ｐ型薄膜層３及びアノード電極５が積層されている。
電力用半導体装置１００及びその構成要素の形状は回転対称形状であるが、回転対称形状に限定されるものではない。図２は実施の形態１に係るｎ型エピタキシャル膜層２の断面図である。図２（ａ）、図２（ｂ）、図２（ｃ）にはｎ型エピタキシャル膜層２のＢＢ’面による断面を図示し、各部の番号を付している。
以下にｎ型エピタキシャル膜層２の各部の名称を説明する。ｎ型エピタキシャル膜層２の上面を２つの部分に分け、図２（ａ）、図２（ｃ）のように凹部５０及び凸部５１とよぶ。ｘｚ面内において、凸部５１の間にある凹部５０を溝部、凸部５１とｎ型エピタキシャル膜層２の外縁５１４の間にある凹部５０をメサ底部５２とよぶ。
図２（ｂ）には、島状の凸部５１である凸部５１−１と環状の凸部５１である凸部５１−２が示されている。
ここで外縁５１４とは、図２（ｃ）に示すように、ｎ型エピタキシャル膜層２のｘｚ面内における端部である。凸部５１は凹部５０に対して上側に突出している。凹部５０は凸部５１に比べて下側にへこんでいる。さらに、図２（ａ）に示すように凸部５１の中で最も上側にある外面を頂部５１２とよぶ。
頂部５１２は凸部５１の上側の面であり、図２（ｂ）のように、外面のうち、頂部５１２と凹部５０の間の部分を側面５１１とよぶ。凸部５１は、頂部５１２と側面５１１で構成される。
側面５１１は必ずしも単結晶ｎ型半導体基板１に垂直でなくてもよい。また、図２（ｃ）に示すように、頂部５１２と側面５１１の境界を縁部５１３とよぶ。以上がｎ型エピタキシャル膜層２の各部の名称である。
図３は電力用半導体装置のｐｎ接合領域、ショットキー接合領域及び絶縁領域を示す断面図である。図３は図１のＡ部を拡大して図示したものであり、ｎ型エピタキシャル膜層２の各部の名称がさらに示されている。以下では図１、図２及び図３を用いて、ｎ型エピタキシャル膜層２、絶縁膜４、ｐ型薄膜層３及びアノード電極５の配置と形状について説明する。
ｎ型エピタキシャル膜層２の上面の頂部５１２の一部に絶縁膜４が形成されている。図３に示すようにｎ型エピタキシャル膜層２の外面のうち絶縁膜４が形成されている部分を絶縁領域５７（第一の領域）とよぶ。図１（ｂ）のようにｎ型エピタキシャル膜層２に対し、凹部５０及び側面５１１にはｐ型薄膜層３が形成されている。
図３に示すように、ｎ型エピタキシャル膜層２の外面のうち、ｐ型薄膜層３が形成されている部分をｐｎ接合領域５５とよぶ。頂部５１２の一部にはアノード電極５が形成され、アノード電極５とｎ型エピタキシャル膜層２の間にショットキー接合が形成されている。図３に示すように、頂部５１２のうち、アノード電極が形成されている部分をショットキー接合領域５６（第二の領域）とよぶ。
図３のように、ｎ型エピタキシャル膜層２の外面において、縁部５１３とショットキー接合領域５６の間を絶縁領域５７が隔てている。
次に、ｎ型エピタキシャル膜層２の外面についてより詳細に説明する。図２（ａ）に示すように、ｎ型エピタキシャル膜層２の上面に島状の凸部５１−１（第一の凸部）が形成され、凸部５１−１の外周を凹部５０である溝部が取り巻いている。
溝部である凹部５０の外周を環状の凸部５１−２（第二の凸部）が取り巻き、さらに、凸部５１−２の外周と外縁５１４の間に凹部５０であるメサ底部５２が形成されている。凸部５１−１を取り巻く凸部５１−２の数をさらに増やすこともできる。
凸部５１−２の数を増やした場合、凸部５１−２が凸部５１−１の周囲を二重以上に取り巻く配置となり、外縁５１４に最も近い位置に配置された凸部５１−２と外縁５１４との間にメサ底部５２が形成される。
図１、図２及び図３に示すように、凸部５１−１の頂部５１２には、ショットキー接合領域５６及び絶縁領域５７が形成されている。凸部５１−１の頂部５１２において、絶縁領域５７はショットキー接合領域５６の外周に配置され、ショットキー接合領域５６と縁部５１３の間を隔てる配置となっている。
凸部５１−２の頂部５１２にもショットキー接合領域５６及び絶縁領域５７が形成されている。凸部５１−２の頂部５１２においては、絶縁領域５７がショットキー接合領域５６の内周及び外周に配置され、絶縁領域５７がショットキー接合領域５６と縁部５１３の間を隔てる配置となっている。
絶縁領域５７がショットキー接合領域５６と縁部５１３の間を隔てる配置となっているとは、頂部５１２を通過してショットキー接合領域５６から縁部５１３に至る任意の経路が絶縁領域５７を通過する配置となっている。
凸部５１−２の数を２以上に増やした場合、すべての凸部５１−２にショットキー接合領域５６及び絶縁領域５７を設け、絶縁領域５７がショットキー接合領域５６と縁部５１３の間を隔てる配置とするのが望ましい。
このようにすれば、電気抵抗の低減のためにショットキー接合の面積を増大させた場合でも、ショットキー接合領域５６それぞれの近くに絶縁領域５７が配置され、各ショットキー接合に対し、絶縁領域５７によるリーク電流を低減する効果が発揮される。
すなわち、絶縁領域５７によるリーク電流の低減効果を、各ショットキー接合領域５６に及ぼすことができる。ここで、図１では、凸部５１−２は円環状となっているがその形状は円環状に限定されるものではなく、例えば四角形としてもよい。
凸部５１−２の形状に応じてショットキー接合領域５６及び絶縁領域５７を配置し、頂部５１２の端の部分である縁部５１３とショットキー接合領域５６（第二の領域）との間が絶縁領域５７（第一の領域）によって隔てられる配置とすることができる。
図１（ｂ）のように、ｎ型エピタキシャル膜層２の凹部５０の上面及び絶縁膜４の上面にｐ型薄膜層３が形成されている。凹部５０の上面に形成されたｐ型薄膜層３の上面にアノード電極５が形成されている。
凹部５０に形成されたアノード電極５は頂部５１２より下方にあり、ｙ軸の座標で比較すると、アノード電極５は頂部５１２よりｙ軸の負の側にある。すなわち、ｎ型エピタキシャル膜層２の凸部５１の頂部５１２は、アノード電極５のうち凹部５０の表面に形成されたｐ型薄膜層３の表面に形成された部分より上方にあるということができる。
ここで、凹部５０に形成されたアノード電極５とは、アノード電極５のうち、凹部５０の上面に形成されたｐ型薄膜層３のさらに上面に形成されている部分である。すなわち、アノード電極５のうち、凹部５０上の点からｙ軸に平行に引いた線と交わる部分である。
以下に、ｎ型エピタキシャル膜層２の上面の欠陥層について説明する。電力用半導体装置１００を製造する際、ｎ型エピタキシャル膜層２の上面の凹凸構造をエッチングによって形成する。
図４は実施の形態１に係る電力用半導体装置１００の要部を示す断面図である。図４は図１（ｂ）のＡ部の拡大図であり、欠陥層８が示されている。欠陥層８はエッチングによって形成され、ｎ型エピタキシャル膜層２の表面及び表面近傍に分布している。欠陥層８はｎ型エピタキシャル膜層２の一部であり、ｎ型エピタキシャル膜層２の欠陥層８ではない部分より多くの欠陥を含む。
後述するエッチング工程において、頂部５１２にはマスクが形成されエッチングによる除去加工が施されない。側面５１１及び凹部５０はエッチングによって除去加工が施される。そのため、エッチングされない頂部５１２には欠陥層８は形成されず、側面５１１及び凹部５０に欠陥層８が形成される。
エッチングと異なる欠陥が形成される要因について説明する。ｎ型エピタキシャル膜層２はｙ軸方向が主面とされる場合が多く、側面５１１の外面は主面に対して垂直であるか又は主面に対して傾斜している。そのため、ｎ型エピタキシャル膜層２の外面に現れる面方位が位置によって異なる。
ここで、面方位とは、外面の結晶面に垂直な方向である。この位置によって異なる面方位も側面５１１の欠陥生成の原因となる。側面５１１の表面近傍には欠陥密度の高い領域が出現する。
次に、電力用半導体装置１００において、どのようにリーク電流が低減されるかについて説明する。アノード電極５のカソード電極６に対する電位差を順方向の電位差とする。また、アノード電極５の電位がカソード電極６の電位より高い状態を順方向バイアス時とよぶ。
欠陥層８の外面には、ｐ型薄膜層３又は絶縁膜４が形成されている。欠陥層８の外面の結合手はｐ型薄膜層３又は絶縁膜４の結合手と結合し、欠陥がドナー又はアクセプタとして作用しなくなる。欠陥層８の欠陥は不活性化され、欠陥の密度が低減されることにより欠陥層８に起因する順方向及び逆方向のリーク電流が低減される。
この、欠陥が不活性化されることによるリーク電流低減の効果は、順方向バイアス時及び逆方向バイアス時の両方に共通して発揮される。次に、低電圧の逆方向バイアス時について説明する。低電圧の逆方向バイアス時とは、逆方向の電位差が数Ｖから数十Ｖ（具体的な電圧値は材料、構造に依存して変化する。数字は例示である。）より小さい場合をさす。
低電圧の逆方向バイアス時、側面５１１のｐ型薄膜層３に起因する空乏層の形成は欠陥層８によって阻まれ、ショットキー接合領域５６の周辺まで到達できない。そのため、ショットキー接合領域５６の周辺の空乏層は、ショットキー接合に由来する空乏層となり、幅が小さく狭い範囲に形成される空乏層となる。ここで空乏層の幅とは、ｘ軸方向及びｙ軸方向の幅である。
従来の電力用半導体装置においては、上述の空乏層の幅が小さいことによりショットキー接合に起因して形成される電界の強度がショットキー接合の端部において高くなる。加えて、欠陥層８による再結合電流が発生し、ショットキー接合を介して逆方向のリーク電流が流れる。
電力用半導体装置１００においては、前述のように絶縁膜４によって欠陥層８の欠陥密度が低減されることにより再結合電流が発生しにくい。さらに、絶縁膜４の上面にｐ型薄膜層３が形成されているため、ｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差によって絶縁領域５７に空乏層が形成される。
電力用半導体装置１００においては、このｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差による空乏層がショットキー接合領域５６に広がることにより、低電圧の逆方向バイアス時の逆方向のリーク電流が低減される。
電力用半導体装置１００において逆方向バイアスの電圧がさらに高くなると、欠陥層８がｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差により空乏化され、高電圧下で欠陥を介して生成されるリーク電流の影響を抑えることができる。
次に、高電圧の逆方向バイアス時の動作について説明する。ここで、逆方向の電位差が数百Ｖを超える状態を高電圧の逆方向バイアス時とよぶ（具体的な電圧は、材料及び構成によって変化する。数字は例示である。）。
高電圧の逆方向バイアス時には、凹部５０のｐｎ接合界面に形成された空乏層が凸部５１の側に拡大する。この空乏層によって、ショットキー接合の電界が緩和され、逆方向のリーク電流が低減される。次に、順方向バイアス時の動作について説明する。
以下では、特に断らない限り、順方向の電位差を大きくしていったときにショットキー接合を順方向に流れる電流の値が指定した値を超えるときの電圧値をしきい値電圧とする。例えば、リーク電流の上限を超えて、電力用半導体装置１００が、非通電状態から通電状態に切り替わったと判断される電流値を指定した値として選ぶことができる。
低電圧の逆方向バイアス時と同様に、低電圧の順方向バイアス時には絶縁膜４の上面に形成されたｐ型薄膜層３とｎ型エピタキシャル膜層２との間の電位差によって絶縁領域５７に空乏層が形成される。この空乏層は順方向の電位差が大きくなるに従い縮小する。
また、順方向の電位差が大きくなるに従い、ショットキー接合領域５６から電界が広がり側面５１１に到達する。順方向の電位差がしきい値より低く、かつ順方向の電位差がｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差より小さい場合、ｐｎ接合間に電流が流れない。
従来の電力用半導体装置では、このような状況で電界が広がって側面５１１にある欠陥層８に到達した場合、欠陥に由来する再結合電流を発生させる要因となっていた。一方、本発明の電力用半導体装置１００においては、側面５１１がｐ型薄膜層３と隣接し、ｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差は、アノード電極５とｎ型エピタキシャル膜層２の間の電位差よりも大きい。
そのため、順方向の電位差がしきい値より小さくかつ順方向の電位差がｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差より小さい状態において、絶縁膜４と頂部５１２の界面における電界強度の上昇を抑えることができる。
絶縁膜４と頂部５１２の界面における電界強度の上昇が抑えられることにより、電子注入が抑制され、再結合電流などの欠陥層８を介してショットキー接合に流れる順方向のリーク電流が低減される。すなわち、ショットキー接合を流れる順方向の電流が十分大きくなるまで、順方向のリーク電流が低減される。また、欠陥層８の影響によるしきい値電圧の変動を抑制できる。
さらに順方向の電圧が大きくなり、ショットキー接合を流れる順方向の電流が十分大きくなると、ショットキー接合に印加される電圧に起因して、ショットキー接合界面から頂部５１２へと広がった電界によって電流が流れる。
電力用半導体装置１００の絶縁膜４が奏する効果を説明するため、電力用半導体装置１００の構成において電力用半導体装置１００の絶縁膜４の位置に絶縁膜４に代えてｐ型薄膜層３が配置されている構成について述べる。
絶縁膜４の位置にｐ型薄膜層３が形成された構成においては、欠陥層８の欠陥密度が低減されないため、ショットキー接合領域５６の近傍にあるｐｎ接合による電位上昇抑制の効果が小さい。そのため、欠陥層８に由来する再結合電流がショットキー接合領域５６に流れこみリーク電流が増大する。
以上説明したように、本発明に係る電力用半導体装置１００は、順方向バイアス時及び逆方向バイアス時のいずれの場合においても、リーク電流を低減ししきい値電圧の変動を抑制することができる。また、エッチングによる凹凸構造の形成又は界面の結晶面方位が主面と異なることにより生じた欠陥層８に起因するリーク電流を低減することができる。
アノード電極５とｎ型エピタキシャル膜層２の間の拡散電位は、ｎ型エピタキシャル膜層２のフェルミ準位とアノード電極５の仕事関数の差により形成される。そのため、アノード電極５の材料及びｐ型薄膜層３の材料を選択することによって、ｐ型薄膜層３とｎ型エピタキシャル膜層２の間の電位差を、アノード電極５とｎ型エピタキシャル膜層２の間の電位差より大きくすることができる。
電力用半導体装置１００においては、凹凸構造を設けることにより形成された欠陥層８に形成されたｐｎ接合と、ショットキー接合領域５６の間に、ｐ型薄膜層３、絶縁膜４及びｎ型エピタキシャル膜層２で構成される３層構造が形成されている。また、ｎ型エピタキシャル膜層２とｐ型薄膜層３との間の拡散電位が、ｎ型エピタキシャル膜層２とアノード電極との間の拡散電位よりも大きい。
そのため、順方向バイアス時及び逆方向バイアス時の両方において、リーク電流が低減し、順方向バイアス時のしきい値電圧の変動を抑えることができる。以上説明したように、電力用半導体装置１００は、順方向バイアス時及び逆方向バイアス時のリーク電流を低減し、かつしきい値電圧の変動を抑制できる。また、欠陥層８に由来する再結合電流を低減することができる。
絶縁領域５７がショットキー接合領域５６と縁部５１３の間を隔てる配置とすることによって上記の効果が生じる。ショットキー接合領域５６と縁部５１３の間のうちの一部を絶縁領域により隔てる配置とした場合でも効果は得られる。そして、例えば、特定の面方位など、欠陥が多い領域の近傍に絶縁領域５７を設けた場合、より大きな効果が得られる。そして、ショットキー接合領域５６と縁部５１３の間の全てに、絶縁領域５７を設けた場合、さらに大きな効果が得られる。
次に電力用半導体装置１００の製造方法について説明する。図５は実施の形態１に係る電力用半導体装置１００の各製造工程後の状態を図示したものである。単結晶ｎ型半導体基板１の材料は、Ｓｉより広いバンドギャップを有するワイドギャップ材料である。
ワイドギャップ材料としては、酸化ガリウム（Ｇａ２Ｏ３）、窒化アルミ二ウムを含むアルミ二ウム窒化ガリウム（Ａｌ１−ｘＧａｘＮ、ただし０≦ｘ≦１）等を用いることができる。
これらのワイドギャップ材料はｐ型化が困難であり、互いに異なる材料系に属する材料同士をヘテロ接合させることによってｐｎ接合を実現する必要があり、ヘテロ接合界面に欠陥が発生しやすい。そのため、ｐ型化が容易な材料に比べて、ｐ型化が困難な材料において本発明の効果はより大きく発揮される。
実施の形態１に係る単結晶ｎ型半導体基板１は酸化ガリウム（Ｇａ２Ｏ３）である。ｎ型酸化ガリウム基板は、融液成長法で作製したβ−Ｇａ２Ｏ３の単結晶バルクから基板の形状に切り出すことにより製造することができる。ｎ型酸化ガリウム基板として、シリコン（Ｓｉ）または錫（Ｓｎ）などのｎ型不純物を含むものを使用してもよい。
ｎ型酸化ガリウム基板は結晶中の酸素欠損によってｎ型の伝導性を示すため、ｎ型不純物を含まないものを用いることもできる。ｎ型酸化ガリウム基板のｎ型キャリア濃度は、酸素欠損濃度とｎ型不純物濃度との合計である。ｎ型キャリア濃度の値を例示すると、ｎ型キャリア濃度の値を１×１０１７ｃｍ−３以上としてもよい。
また、ｎ型酸化ガリウム基板の不純物濃度を高めてｎ型キャリア濃度を大きくし、ｎ型酸化ガリウム基板とアノード電極５とのコンタクト抵抗を低減してもよい。
単結晶ｎ型半導体基板１が酸化ガリウムである場合、ｎ型エピタキシャル膜層２はｎ型酸化ガリウムエピタキシャル膜層とすることができる。ｎ型酸化ガリウムエピタキシャル膜層はＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法あるいはＨＶＰＥ（Ｈａｌｉｄｅ Ｖａｐｅｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により形成することができる。
ｎ型酸化ガリウムエピタキシャル膜層は、単結晶ｎ型半導体基板１の上面に形成される。ｎ型エピタキシャル膜層２の材料に、単結晶ｎ型半導体基板１と同じ材料を選択することにより、欠陥の少ない界面を形成することができる。ｎ型酸化ガリウムエピタキシャル膜層は、Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体であり、より好ましくは、β−Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体である。
ｎ型酸化ガリウムエピタキシャル膜層のｎ型キャリア濃度はｎ型酸化ガリウム基板のｎ型キャリア濃度よりも低濃度であることが望ましい。ｎ型酸化ガリウムエピタキシャル膜層のｎ型キャリア濃度は、例えば、１×１０１４ｃｍ−３以上、かつ、１×１０１７ｃｍ−３以下とすることができる。
ｎ型酸化ガリウム基板の下面に蒸着法やスパッタリング法により金属材料を堆積し、カソード電極６を形成する。図５（ａ）は、単結晶ｎ型半導体基板１に対してｎ型エピタキシャル膜層２及びカソード電極６を形成した後の断面図である。
カソード電極６は単結晶ｎ型半導体基板１とオーミック接合されるため、単結晶ｎ型半導体基板１よりも仕事関数の小さい金属を用いることが好ましい。また、カソード電極６の材料は、単結晶ｎ型半導体基板１の下面にカソード電極６を形成した後に熱処理を施すことによって、単結晶ｎ型半導体基板１とカソード電極６の間の接触抵抗が小さくなる特性をもつ金属材料が好ましい。
カソード電極６の金属材料としては、例えばチタン（Ｔｉ）を使用することができる。また、カソード電極６は、複数の金属材料を積層して構成してもよい。たとえば、単結晶ｎ型半導体基板１の裏面に接触する金属材料が酸化しやすい材料である場合には、酸化しやすい金属材料の下面に酸化しにくい金属材料を積層して積層構造のカソード電極６を形成し空気に接する表面からの酸化を防ぐ構成としてもよい。
例えば、電子ビーム蒸着（ＥＢ蒸着）でチタンを単結晶ｎ型半導体基板１の下面に１００ナノメートル（ｎｍ）の厚さで堆積させる。さらに、電子ビーム蒸着でＡｇを３００ナノメートルの厚さでチタンの下面に堆積させ、２層構造のカソード電極６を形成する。その後、窒素雰囲気下又は酸素雰囲気下で摂氏５５０度（℃）、５分間の熱処理を行うことにより積層構造のカソード電極６を形成することができる。
次にｎ型エピタキシャル膜層２の上面の一部に絶縁膜４を形成する。絶縁膜４はｎ型エピタキシャル膜層２を構成するＧａ２Ｏ３に対して高い電子障壁を有する材料であることが望ましい。図５（ｂ）は絶縁膜４が形成された後の断面構造図である。
Ｇａ２Ｏ３に対して高い電子障壁をもつ絶縁膜４の材料としては、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）等が好適である。
次に凹凸構造を形成するためエッチング処理をおこなう。まず、マスク材をフォトリソグラフィーによって形成し、次に、フッ酸を用いたウェットエッチング処理又は四フッ化炭素（ＣＦ４）ガスなどを用いたドライエッチング処理によりエッチングをおこない絶縁膜４をパターニングする。図５（ｃ）はエッチング処理後の断面構造図である。
エッチング処理によって、ｎ型エピタキシャル膜層２に対しメサ構造を含む凹凸構造が形成される。この凹凸構造を形成する方法としては三塩化ホウ素（ＢＣｌ３）などのガスを用いたドライエッチング法が有効である。
形成された絶縁膜４をマスクとして使用して凹凸構造を形成することもできる。ただし、エッチングの選択比が必要な量確保できない場合又は絶縁膜４を薄く形成したい場合には、絶縁膜４の上面にあらかじめ金属のマスクを形成し、エッチング処理をおこなってもよい。金属のマスクを形成した場合、エッチングの終了後にその金属を除去する。
次に、図５（ｄ）に示すようにｐ型薄膜層３となるｐ型微結晶膜を形成する。本実施の形態ではｐ型薄膜層３の状態を微結晶としているが、微結晶構造に限定されるものではなく、アモルファス材料としてもよい。ｐ型薄膜層３の材料にはｐ型酸化物半導体を用いることができる。ｐ型酸化物半導体は、ｐ型不純物を添加しなくてもｐ型の伝導性を示す。
ｎ型エピタキシャル膜層２の表面は、エッチングにより形成されるため、多様な結晶方位がｎ型エピタキシャル膜層２の表面にあらわれる。ｐ型薄膜層３を多結晶又は単結晶とした場合、ｐ型薄膜層３とｎ型エピタキシャル膜層２の間の界面の状態が、ｎ型エピタキシャル膜層２の表面の結晶方位に依存して変化する。ｐ型薄膜層３の状態は結晶粒径の小さい微結晶又はアモルファス状態が望ましい。
ｐ型酸化物半導体の例としては、酸化第一銅（Ｃｕ２Ｏ）、酸化第一銀（Ａｇ２Ｏ）、酸化ニッケル（ＮｉＯ）、酸化第一錫（ＳｎＯ）等の材料を挙げることができる。さらに、ｐ型酸化物半導体の例として、最も組成比の高い成分である主成分として上記にｐ型半導体の材料として挙げた物質を含み、さらに、主成分とする物質よりも小さい組成比の他の物質を含むｐ型の材料を上げることもできる。ここで、電荷を運ぶキャリアが正孔（ホール）である材料をｐ型の材料と呼んでいる。これらに他の材料を添加した物質の例としては、例えば、酸化第一銅にアルミを添加した銅アルミ酸化物（ＣｕＡｌＯ２）を挙げることができる。以下にｐ型薄膜層３の電気伝導特性について酸化第一銅を例として説明する。
酸化第一銅（Ｃｕ２Ｏ）に含まれる銅（Ｃｕ）原子は、３ｄ軌道がホール伝導を担う価電子帯の上端を形成する。酸化第一銅（Ｃｕ２Ｏ）は、不純物を添加しなくてもＣｕ欠損に起因して正孔が発現しｐ型の伝導性を示す。一方、酸化第一銅（Ｃｕ２Ｏ）は、さらに酸化された場合、酸化第二銅（ＣｕＯ）に変化する。
酸化第二銅（ＣｕＯ）は銅の３ｄ軌道が価電子帯上端を形成しないためｐ型の伝導性を持たない。金属酸化物を材料とするｐ型酸化物半導体は、酸化第一銅（Ｃｕ２Ｏ）と同様に酸化によってｐ型の伝導性が低下するため、製造工程において、ｐ型微結晶膜を酸化させないことが好適である。
なお、ｐ型薄膜層３としてｐ型不純物を添加したｐ型酸化物半導体を用いてもよい。ｐ型酸化物半導体が酸化第一銅（Ｃｕ２Ｏ）の場合、窒素（Ｎ）をｐ型不純物として用いることができる。ｐ型酸化物半導体にｐ型不純物を添加した場合には、金属原子欠損濃度とｐ型不純物濃度との合計がｐ型キャリア濃度となる。
また、ｎ型エピタキシャル膜層２を窒化物とした場合は、ｐ型薄膜層３も窒化ガリウムなどの窒化物とするのが好適である。ｎ型エピタキシャル膜層２とｐ型薄膜層３とを同じ窒化物で構成することにより、両者の間の界面を欠陥の少ないものとすることができる。
以上説明したｐ型薄膜層３を、ｎ型エピタキシャル膜層２及び絶縁膜４の上面に形成する。アノード電極５の電位とｎ型エピタキシャル膜層２の電位との間の差よりも、ｐ型薄膜層３とｎ型エピタキシャル膜層２とが形成する拡散電位が大きくなるように、構成要素の材料を適切に選択すればリーク電流を低減する効果を高くすることができる。
本実施の形態においては、多くの金属の仕事関数と酸化ガリウムの電子親和力との差は１．５ｅＶ以下であるため拡散電位は１．５ｅＶより小さい。このためｐ型薄膜層３とｎ型エピタキシャル膜層２との間に形成される拡散電位は、１．５ｅＶ以上とするのが望ましい。
このようにすれば、ｎ型エピタキシャル膜層２とアノード電極５の材料との間よりも高いポテンシャル差を、ｎ型エピタキシャル膜層２とｐ型薄膜層３との間に形成し、リーク電流を低減する効果を高めることができる。
次に、図５（ｅ）に示すようにｐ型薄膜層３の上面からｎ型エピタキシャル膜層２の頂部５１２に到達する開口部５１５を形成する。開口部５１５は、凸部５１の上面に形成されたｐ型薄膜層３及び絶縁膜４を貫通し、ｎ型エピタキシャル膜層２の頂部５１２に達している。
開口部５１５を形成するには、まず、マスク材となる層をｐ型薄膜層３の上面に形成する。次にフォトリソグラフィーを用いてパターニングし、開口部５１５を形成する位置のマスク材を除去する、その後エッチングを行う。
開口部５１５を形成する工程として、リフトオフプロセスを用いることもできる。リフトオフプロセスの場合、ｐ型薄膜層３を形成する前にあらかじめｐ型薄膜層３の開口部５１５を形成する位置に、フォトリソグラフィーを用いてレジストを形成する。
次に、ｐ型薄膜層３を形成し、開口部５１５を形成する箇所に形成されたレジストをレジスト上のｐ型薄膜層３とともに除去する。次に、図５（ｃ）において説明した方法と同様の方法で絶縁膜４を形成する。
次に、開口部５１５に形成された絶縁膜４を、ｐ型薄膜層３をマスクとしてウェット処理またはドライエッチング処理でエッチングし、深さがｎ型エピタキシャル膜層２の凸部５１に到達する開口部を形成する。以上がリフトオフプロセスを用いた場合の工程である。
次に、図５（ｆ）に示すようにアノード電極５を形成する。アノード電極５は、ｎ型エピタキシャル膜層２との間にショットキー接合を形成するため、ｎ型エピタキシャル膜層２のフェルミ準位よりも仕事関数の大きい金属材料で形成するのが好適である。
アノード電極５は、ｐ型薄膜層３とオーミック接合されるため、ｐ型薄膜層３を構成するｐ型半導体材料のフェルミ準位より、仕事関数の小さい金属材料で形成することが好ましい。このような金属材料としては、白金（Ｐｔ）、ニッケル（Ｎｉ）、金（Ａｕ）、または、パラジウム（Ｐｄ）を挙げることができる。
カソード電極６と同様に、アノード電極５を複数の材料を用いた積層構造とすることもできる。たとえば、ｎ型エピタキシャル膜層２の凸部５１とのショットキー接合に適した金属材料をｎ型エピタキシャル膜層２の凸部５１上に第１の層として形成し、第１の層の上面に異なる金属材料を第２の層として形成し２層からなるアノード電極５を形成してもよい。
２層からなるアノード電極５を形成する場合、ｐ型薄膜層３に直接接触するアノード電極５の第２の層の材料を、ｐ型薄膜層３との間に使用環境及びプロセスに依存して変動しない安定なオーミック接合が形成されるように選択するのが好ましい。
このとき、第１の層の金属材料を選ぶことによって、ｎ型エピタキシャル膜層２に対してしきい値電圧の低いショットキー接合を形成してもよい。
アノード電極５の第２の層がｐ型薄膜層３と接触することにより、逆方向バイアス時にｐ型薄膜層３とｎ型エピタキシャル膜層２の間に空乏層が形成される。この空乏層は、ｎ型エピタキシャル膜層２の側面５１１及び溝部から凸部５１の内部に広がる。
そして、この空乏層がショットキー接合領域５６まで広がることにより、ショットキー接合領域５６にかかる電界強度が緩和され、リーク電流が低減される。さらにｐ型薄膜層３とアノード電極５の第２の層との間がオーミック接合されることで、順方向に大電流を流すことができるようになる。
以上が実施の形態１に係る電力用半導体装置１００の製作方法である。
以上説明したように、電力用半導体装置１００は、単結晶ｎ型半導体基板１と、単結晶ｎ型半導体基板１の表面に形成され、凹部５０及び凸部５１を有するｎ型エピタキシャル膜層２と、単結晶ｎ型半導体基板の表面と逆側の面に形成されたカソード電極６を備える。
さらに、電力用半導体装置１００は、凸部５１の頂部５１２の絶縁領域５７（第一の領域）に形成された絶縁膜４と、絶縁膜４及びｎ型エピタキシャル膜層２の表面に形成され、ｎ型エピタキシャル膜層２との間にｐｎ接合を形成するｐ型薄膜層３を備える。
さらに、電力用半導体装置１００はアノード電極５を備える。アノード電極５は、ｐ型薄膜層３の表面に形成され、一部がｐ型薄膜層３及び絶縁膜４を貫通する。さらにアノード電極５は、頂部５１２の縁部５１３との間が絶縁領域５７（第一の領域）によって隔てられた頂部５１２のショットキー接合領域５６（第二の領域）においてｎ型エピタキシャル膜層２との間にショットキー接合を形成する。
本実施の形態によれば、欠陥層に起因するリーク電流が小さく、しきい値電圧の変動が小さい電力用半導体装置を提供することができる。さらに、逆方向バイアス時及び順方向バイアス時の両方の場合において、欠陥層に起因するリーク電流及びしきい値電圧の変動が小さい電力用半導体装置を提供することができる。
実施の形態２
実施の形態２に係る電力用半導体装置１００ａは、実施の形態１における電力用半導体装置１００の構成に対し、ｎ型エピタキシャル膜層２の側面５１１に絶縁膜４が形成されている。図６は本発明の実施の形態２に係る電力用半導体装置１００ａの構成図である。
図６（ａ）及び図６（ｂ）には、３軸直交座標系の座標軸であるｘ軸、ｙ軸及びｚ軸が図示されている。図６（ａ）は電力用半導体装置１００ａの平面図である。図６（ｂ）は図６（ａ）のＤＤ’面における断面を示す電力用半導体装置１００ａの断面図である。
ｎ型エピタキシャル膜層２の各部の名称は実施の形態１と同様である。構成要素、各部の名称は、複数に分かれている場合でも、１箇所のみに引き出し線を設けて図示している。
電力用半導体装置１００ａは実施の形態１における電力用半導体装置１００と同様に、単結晶ｎ型半導体基板１を用いて構成される。単結晶ｎ型半導体基板１の下面にカソード電極６が形成され、単結晶ｎ型半導体基板１の上方に、ｎ型エピタキシャル膜層２、絶縁膜４、ｐ型薄膜層３、アノード電極５が積層されている。
電力用半導体装置１００ａには、図６（ｂ）のように、側面５１１に絶縁膜４が形成されている。この点が実施の形態１の電力用半導体装置１００との相違点である。ｎ型エピタキシャル膜層２及び絶縁膜４の上面には、ｐ型薄膜層３が形成されている。また、ｐ型薄膜層３の上面にはアノード電極５が形成されている。
アノード電極５の一部は、ｐ型薄膜層３及び絶縁膜４を貫通してｙ軸の負の方向に延伸され、頂部５１２に達している。凹部５０に形成されたアノード電極５は、ｎ型エピタキシャル膜層２の頂部５１２より下方にある。すなわちｙ軸の負の方向にある。
ここで、凹部５０に形成されたアノード電極５とは、アノード電極５のうち、凹部５０の上面に形成されているｐ型薄膜層３の上面に形成された部分をさす。実施の形態１の図１に示した構成要素と同じ構成要素については、同じ符号を付して詳細な説明を省略する。
以下では、電力用半導体装置１００ａの動作について説明する。電力用半導体装置１００ａは、実施の形態１の電力用半導体装置１００と同様の動作原理によって、順方向バイアス時及び逆方向バイアス時にリーク電流を低減し、しきい値電圧の変動を抑制する効果を奏する。
電力用半導体装置１００ａにおいては、側面５１１に絶縁膜４が形成されている。そのため、ｐ型薄膜層３に含まれる構成元素および不純物が、側面５１１に形成された絶縁膜４によってブロックされ、側面５１１を通過してｎ型エピタキシャル膜層２の凸部５１の内部へ拡散することを防ぐことができる。
ｎ型エピタキシャル膜層２の内部への不純物の拡散が抑えられるため、ｎ型エピタキシャル膜層２の内部で、位置によってｎ型エピタキシャル膜層２のフェルミ準位が変動することなく一定に保たれる。そのため、しきい値電圧の変動が抑制される。
本実施の形態の絶縁膜４及び欠陥層８について説明する。欠陥層８には、空孔等に起因する原子配列の欠陥が、ｎ型エピタキシャル膜層２の欠陥層８以外の部分に比べて多く存在している。欠陥層８の内部ではこの欠陥を介した不純物の拡散が引き起こされるため、ｎ型エピタキシャル膜層２の内部の欠陥層８以外の部分に比べて不純物の拡散速度が大きい。
欠陥層８の内部では、不純物がｎ型エピタキシャル膜層２の内部へ拡散しやすい。さらに、ｎ型エピタキシャル膜層２の内部に拡散したｐ型薄膜層３に含まれる元素は電荷を形成し、この電荷によってｎ型エピタキシャル膜層２のフェルミ準位が変動し、しきい値電圧の変動の原因となる。
以上説明したように、絶縁膜４は欠陥層８の表面に形成されることにより、欠陥層８を不活性化するとともにｐ型薄膜層３に含まれる元素の拡散を防ぐバリア層として機能する。そして、ｐ型薄膜層３からｎ型エピタキシャル膜層２への不純物の拡散が抑制される。
不純物の拡散が抑制されることにより、ｎ型エピタキシャル膜層２のフェルミ準位が一定に保たれ、しきい値電圧の変動が抑制される。ここで、必ずしも、図６のように側面５１１の全体を絶縁膜４が覆う必要はなく、側面５１１の一部が絶縁膜４に覆われていれば絶縁膜４はバリア層として機能し、本発明の効果を奏する。
ここで、絶縁膜４がバリア層としての機能を発揮するためには、側面５１１の凹部５０に近い部分よりも、側面５１１のショットキー接合領域５６に近い部分を絶縁膜４が覆う方が好適である。
次に、電力用半導体装置１００ａの製造方法について説明する。図７は、実施の形態２に係る電力用半導体装置１００ａの各製造工程後の状態を図示したものである。実施の形態１の電力用半導体装置１００と同様に、単結晶ｎ型半導体基板１及びｐ型薄膜層３として、酸化ガリウム及びｐ型微結晶膜を用いた場合について説明する。
図７の説明において、実施の形態１の図５の説明と重複するところは詳細な説明は省略する。図７（ａ）でカソード電極６を形成後、図７（ｂ）に示すように、ｎ型エピタキシャル膜層２にメサ構造及び凹凸構造を形成する。次に、図７（ｃ）に示すように、ｎ型エピタキシャル膜層２の上面全体に絶縁膜４を形成する。
次に、図７（ｄ）のように、ｎ型エピタキシャル膜層２の凹部５０の一部の領域の絶縁膜４を除去する。絶縁膜４を除去後、側面５１１に形成された絶縁膜４を残留させる。さらに、頂部５１２の部分に形成された絶縁膜４が残留させることにより、ショットキー接合領域５６近傍へのｐ型薄膜層３からの不純物拡散が抑制される。
側面５１１の全面に絶縁膜４が形成されるのが好適であるが、側面５１１の凹部５０に近い部分を除いた範囲に絶縁膜４を形成しても本発明の効果を奏する。図７（ｅ）はｐ型薄膜層３を形成する工程、図７（ｆ）は開口部５１５を形成する工程、図７（ｇ）はアノード電極５を形成する工程である。
図７（ｅ）、図７（ｆ）及び図７（ｇ）の工程については実施の形態１における図５の説明と同様なので詳細な説明を省略する。
以上、説明したように、電力用半導体装置１００ａは、欠陥層に起因するリーク電流を抑制し、しきい値電圧の変動が小さい電力半導体装置を提供することができる。また、逆方向バイアス時及び順方向バイアス時の両方の場合において、リーク電流が小さく、しきい値電圧の変動が小さい電力半導体装置を提供することができる。
さらに、側面５１１とｐ型薄膜層３の間に絶縁膜４を備えたため、欠陥層８が不活性化され、加えて絶縁膜４がバリア層として働くことでｎ型エピタキシャル膜層２の内部への不純物の拡散が抑制され、しきい値電圧の変動が抑制される。
実施の形態３
実施の形態３に係る電力用半導体装置１００ｂは、ショットキー接合領域５６の周囲にｐｎ接合をガードリングとして配置したＳＢダイオード（ショットキーバリアダイオード）である。
図８は、実施の形態３に係る電力用半導体装置１００ｂの構成図である。図８（ａ）及び図８（ｂ）には、３軸直交座標系の座標軸であるｘ軸、ｙ軸及びｚ軸が図示されている。
図８（ａ）は電力用半導体装置１００ｂの平面図である。図８（ｂ）は図８（ａ）の面ＥＥ’における断面を示す電力用半導体装置１００ｂの断面図である。
電力用半導体装置１００ｂは、単結晶ｎ型半導体基板１を用いて構成される。また、実施の形態１における電力用半導体装置１００と同様に、単結晶ｎ型半導体基板１の下面にカソード電極６が形成され、単結晶ｎ型半導体基板１の上方に、ｎ型エピタキシャル膜層２、絶縁膜４、ｐ型薄膜層３及びアノード電極５が積層されている。
実施の形態１と同様に、エッチング及び結晶面の方位に起因して図８（ｂ）の側面５１１及びメサ底部５２に欠陥層８が形成される。実施の形態１の電力用半導体装置１００と異なり、ｎ型エピタキシャル膜層２の上面は凸部５１及びメサ底部５２のみで構成され、凹部５０はメサ底部５２のみで溝部が形成されていない。
すなわち、図８（ｂ）のように、ｎ型エピタキシャル膜層２の上方の面に、島状の凸部５１及び、島状の凸部５１と外縁５１４との間に配置されたメサ底部５２が形成されている。実施の形態１の図１に示した構成要素と同じ構成要素については同じ符号を付して詳細な説明を省略する。
図８（ｂ）において、側面５１１にはｐｎ接合が形成され、ｐ型薄膜層３及び絶縁膜４を貫通してアノード電極５がｙ軸方向の負の方向に延伸され、延伸された部分は頂部５１２に達している。また、ショットキー接合領域５６と縁部５１３の間を隔てるように絶縁領域５７が配置されている。
そのため、電力用半導体装置１００ｂは、実施の形態１の電力用半導体装置１００と同様に、欠陥層８に起因するリーク電流を抑制し、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。また、順方向バイアス時及び逆方向バイアス時の両方において、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
電力用半導体装置１００ｂには、溝部が設けられていないため、外形のサイズを同じと仮定して比較すると、電力用半導体装置１００に比べ、通電に寄与する面積となるショットキー接合領域５６の面積（ｘｚ面内の面積）を拡大することができる。
そのため、抵抗が小さく大電流を流すことが可能で、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
電力用半導体装置１００ｂにおいても、実施の形態２の電力用半導体装置１００ａのように側面５１１に絶縁膜４を形成すれば、ｐ型薄膜層３からｎ型エピタキシャル膜層２への不純物の拡散を抑制することができる。
次に電力用半導体装置１００ｂの製造工程について説明する。図９は、実施の形態３に係る電力用半導体装置１００ｂの各製造工程後の状態を図示したものである。
実施の形態１の電力用半導体装置１００と同様に、単結晶ｎ型半導体基板１及びｐ型薄膜層３として、酸化ガリウム及びｐ型酸化物半導体であるｐ型微結晶膜を用いる。図９（ａ）に示すようにカソード電極６及びｎ型エピタキシャル膜層２を形成し、図９（ｂ）に示すように、ｎ型エピタキシャル膜層２の上面に絶縁膜４を形成する。
次に図９（ｃ）に示すように、絶縁膜４をマスクとして利用してエッチングを行い、ｎ型エピタキシャル膜層２にメサ構造を形成する。図９（ｄ）はｐ型薄膜層３を形成する工程であり、図９（ｆ）は開口部５１５を形成する工程である。図９（ｄ）及び図９（ｆ）の工程は実施の形態１と同様であるので詳細な説明を省略する。以上が電力用半導体装置１００ｂの製造工程である。
以上、説明したように、本実施の形態によれば、欠陥層に起因するリーク電流を抑制し、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。また、順方向バイアス時及び逆方向バイアス時の両方において、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
さらに、抵抗が小さく大電流を流すことが可能で、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
実施の形態４
実施の形態４に係る電力用半導体装置１００ｃは電力用半導体装置１００ｂと同様にＳＢダイオード（ショットキーバリアダイオード）である。電力用半導体装置１００ｂでは、ショットキー接合領域５６の周囲に絶縁領域５７が配置され、絶縁領域５７の周囲にｐｎ接合が配置されている。
一方、電力用半導体装置１００ｃでは、ショットキー接合領域５６の周囲にｐｎ接合が形成されている。このｐｎ接合は、空乏層をショットキー電極側と外側に拡大してショットキー電極端及びショットキー接合界面の電界を緩和するガードリングとして機能する。そして、ｐｎ接合の周囲に絶縁領域５７が形成され、絶縁膜４を介したフィールドプレート構造が形成されることによって、空乏層がさらに拡大されることによってショットキー電極端の電界が緩和され、電力用半導体装置１００ｃの耐圧が向上する。図１０は、実施の形態４に係る電力用半導体装置１００ｃの構成図である。
図１０（ａ）は電力用半導体装置１００ｃの平面図である。図１０（ｂ）及び図１０（ｃ）は、図１０（ａ）の面ＦＦ’における断面を示す電力用半導体装置１００ｃの断面図である。図１０（ａ）、図１０（ｂ）及び図１０（ｃ）には、３軸直交座標系の座標軸であるｘ軸、ｙ軸及びｚ軸が図示されている。
符合と引き出し線をわかりやすく示すため、図１０（ｂ）と図１０（ｃ）を図示した。符合と引き出し線の一部は、図１０（ｂ）と図１０（ｃ）の一方のみに示され、他方では省略されている。実施の形態１の図１に示した構成要素と同じ又は対応する構成要素については同じ符号を付す。
電力用半導体装置１００ｃは、単結晶ｎ型半導体基板１を用いて構成される。また、実施の形態１における電力用半導体装置１００と同様に、単結晶ｎ型半導体基板１の下面にカソード電極６が形成され、単結晶ｎ型半導体基板１の上面に、ｎ型エピタキシャル膜層２が形成されている。ｎ型エピタキシャル膜層２は、凹部５０及び凸部５１を有する。
さらに、電力用半導体装置１００と同様に、凸部５１の頂部５１２の一部には絶縁膜４が形成されている。ｎ型エピタキシャル膜層２のうちで絶縁膜４が形成された部分を絶縁領域５７とよぶ。ｐ型薄膜層３は、絶縁膜４及びｎ型エピタキシャル膜層２の表面に形成され、ｎ型エピタキシャル膜層２との間にｐｎ接合を形成している。実施の形態１と同様に、ｎ型エピタキシャル膜層２のうちでｐ型薄膜層３との間にｐｎ接合を形成している領域をｐｎ接合領域５５とよんでいる。
さらに、アノード電極５が、ｎ型エピタキシャル膜層２、ｐ型薄膜層３及び絶縁膜４の上面に形成されている。さらに、アノード電極５の一部は、ｐ型薄膜層３及び絶縁膜４を貫通し、ショットキー接合領域５６においてｎ型エピタキシャル膜層２との間にショットキー接合を形成している。ショットキー接合領域５６と絶縁領域５７との間にはｐｎ接合領域５５があり、ショットキー接合領域５６と絶縁領域５７の間は、ｐｎ接合領域５５によって隔てられる配置となっている。
実施の形態１の電力用半導体装置１００と同様に、製造工程においてエッチングが施されること、ｎ型エピタキシャル膜層２の表面のうちのｘｚ平面に平行でない部分の結晶面の方位が、他の材料と接合した場合に欠陥が生じやすい方位となっていること等に起因して図１０（ｂ）及び図１０（ｃ）の側面５１１及びメサ底部５２に欠陥層８が形成される。実施の形態１の電力用半導体装置１００と異なり、電力用半導体装置１００ｃにおいては、ｎ型エピタキシャル膜層２の上面は凸部５１とメサ底部５２のみで構成され、溝部を有していない。
すなわち、図１０（ｂ）及び図１０（ｃ）に示すように、ｎ型エピタキシャル膜層２の上面に、島状の凸部５１が形成され、凸部５１と外縁５１４との間にメサ底部５２が形成されている。図１０（ｂ）において、側面５１１およびメサ底部５２に絶縁膜４が形成されている。さらに、凸部５１の頂部５１２にｐ型薄膜層３及び絶縁膜４が形成されている。
さらに、ｎ型エピタキシャル膜層２、絶縁膜４及びｐ型薄膜層３の上面には、アノード電極５が形成されている。アノード電極５の一部は、ｐ型薄膜層３及び絶縁膜４を貫通してｐ型薄膜層３の上面からｙ軸の負の方向に延伸され、ｎ型エピタキシャル膜層２の頂部５１２に達している。アノード電極５とｎ型エピタキシャル膜層２の接合部分にショットキー接合領域５６が形成されている。
ｘｚ面内において、ショットキー接合領域５６の周囲に、ｐ型薄膜層３とｎ型エピタキシャル膜層２の接合部分であるｐｎ接合領域５５が形成されている。また、ショットキー接合領域５６と縁部５１３の間を隔てるように絶縁領域５７が形成されている。側面５１１およびメサ底部５２の上面の一部の絶縁膜４の上面に、アノード電極５が形成されている。
アノード電極５のうち、側面５１１及びメサ底部５２に形成された絶縁膜４の上面の部分は、フィールドプレートとして機能する。すなわち、この部分のアノード電極５は、キャリアとなるｎ型エピタキシャル膜層２の内部の電子を絶縁膜４の側に引き寄せ、逆方向バイアス時にｎ型エピタキシャル膜層２の内部における空乏層の拡大に寄与する。そして、ショットキー接合領域５６から側面５１１、さらにメサ底部５２まで空乏層が拡がる。その結果、ショットキー接合領域５６の電界強度を緩和することができる。
また、ショットキー接合領域５６と縁部５１３の間を隔てるように絶縁領域５７が形成されていることによって、側面５１１に形成された欠陥層８に起因するリーク電流を低減することができる。そのため、電力用半導体装置１００ｃは、実施の形態１の電力用半導体装置１００と同様に、欠陥層８に起因するリーク電流を抑制し、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。また、順方向バイアス時及び逆方向バイアス時の両方において、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
また、逆方向バイアス時には、ショットキー接合領域５６に隣接してｐｎ接合領域５５があることによって、空乏層が拡大する。また、順方向バイアスの低電圧時には、絶縁膜４及びｐ型薄膜層３が、ｎ型エピタキシャル膜層２の内部において電界が側面５１１へ拡がることを抑制し、側面５１１に形成された欠陥層８に起因するリーク電流を低減するように作用する。上記のｐｎ接合は、この作用を強めるため、さらにリーク電流が低減される効果がある。
次に電力用半導体装置１００ｃの製造工程について説明する。図１１は、実施の形態４に係る電力用半導体装置１００ｃの各製造工程後の状態を図示したものである。図１１には座標系を図示していないが、図１１（ａ）から図１１（ｆ）には、図１０（ｂ）に示す座標軸と同じ方向の座標軸が図示されているものとして説明する。
実施の形態３の電力用半導体装置１００ｂと同様に、単結晶ｎ型半導体基板１及びｐ型薄膜層３として、酸化ガリウム及びｐ型微結晶膜をそれぞれ用いる。ｐ型微結晶膜はｐ型酸化物半導体である。図１１（ａ）に示すように、単結晶ｎ型半導体基板１の下側及び上側に、カソード電極６及びｎ型エピタキシャル膜層２をそれぞれ形成する。そして、図１１（ｂ）に示すように、ｎ型エピタキシャル膜層２の上面に絶縁膜４を形成する。
次に、図１１（ｃ）に示すように、絶縁膜４のうちの凸部５１に形成された部分の上面からｎ型エピタキシャル膜層２に達するように絶縁膜４を貫通する開口部５１６を形成する。さらに、図１１（ｄ）に示すように開口部５１６及び絶縁膜４の上面全体にｐ型薄膜層３を形成する。さらに、図１１（ｅ）に示すように凸部５１に形成されたｐ型薄膜層３に、ｎ型エピタキシャル膜層２まで達する深さを有する開口部５１７を形成する。ｘｚ面内において、開口部５１７は開口部５１６に含まれている。すなわち、ｙ軸方向から見た場合に、開口部５１７の全体が開口部５１６の内部に入るように開口部５１７を形成する。また、これと同時にメサ底部５２及び側面５１１の上に形成されたｐ型薄膜層３を除去する。
さらに、図１１（ｆ）に示すように開口部５１７の形成された絶縁膜４及びｎ型エピタキシャル膜層２の上面にアノード電極５を形成する。アノード電極５を形成する工程は実施の形態１と同様であるので、詳細な説明を省略する。以上が電力用半導体装置１００ｃの製造工程である。
以上説明したように、本実施の形態によれば、フィールドプレート構造を採用した構造においても、欠陥層に起因するリーク電流を抑制し、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。また、順方向バイアス時及び逆方向バイアス時の両方において、しきい値電圧の変動の小さい電力用半導体装置を提供することができる。
以上に説明した実施の形態は組み合わせて適用することができる。
１ 単結晶ｎ型半導体基板、２ ｎ型エピタキシャル膜層、３ ｐ型薄膜層、４ 絶縁膜、５ アノード電極、６ カソード電極、５０ 凹部、５１ 凸部、５６ ショットキー接合領域、５７ 絶縁領域、１００、１００ａ、１００ｂ 電力用半導体装置、５１１ 側面、５１２ 頂部、５１３ 縁部、５１４ 外縁。

Claims (12)

  1. 単結晶ｎ型半導体基板と、
    前記単結晶ｎ型半導体基板の表面に形成され、凹部及び凸部を有するｎ型エピタキシャル膜層と、
    前記単結晶ｎ型半導体基板の前記表面と逆側の面に形成されたカソード電極と、
    前記凸部の頂部の第一の領域に形成された絶縁膜と、
    前記絶縁膜及び前記ｎ型エピタキシャル膜層の表面に形成され、前記ｎ型エピタキシャル膜層との間にｐｎ接合を形成するｐ型薄膜層と、
    少なくとも一部が前記ｐ型薄膜層の表面に形成され、一部が前記ｐ型薄膜層及び前記絶縁膜を貫通し、前記頂部の縁部との間が前記第一の領域によって隔てられた第二の領域において前記ｎ型エピタキシャル膜層との間にショットキー接合を形成するアノード電極と
    を備える電力用半導体装置。
  2. 前記ｎ型エピタキシャル膜層の前記表面には、島状の第一の凸部及び前記第一の凸部の周囲を取り巻く環状の一つ又は複数の第二の凸部が形成され、前記第一の凸部と前記第二の凸部の間又は前記第二の凸部と前記第二の凸部の間に前記凹部が形成され、さらに前記ｎ型エピタキシャル膜層の外縁に最も近い位置にある前記第二の凸部の外周と前記外縁の間に前記凹部が形成されたこと特徴とする請求項１に記載の電力用半導体装置。
  3. 前記ｎ型エピタキシャル膜層の表面に、島状の第一の凸部及び、前記第一の凸部と前記ｎ型エピタキシャル膜層の外縁との間に前記凹部が形成されていること特徴とする請求項１に記載の電力用半導体装置。
  4. 前記ｎ型エピタキシャル膜層の前記凸部の前記頂部は、前記アノード電極のうち前記凹部の表面に形成された前記ｐ型薄膜層の前記表面に形成された部分より上方にあることを特徴とする請求項１から３のいずれか１項に記載の電力用半導体装置。
  5. 前記絶縁膜が、前記凸部の側面に接して形成されていることを特徴とする請求項１から４のいずれか１項に記載の電力用半導体装置。
  6. 前記単結晶ｎ型半導体基板と前記ｎ型エピタキシャル膜層とが同じ材料で形成されていることを特徴とする請求項１から５のいずれか１項に記載の電力用半導体装置。
  7. 前記ｐ型薄膜層と前記ｎ型エピタキシャル膜層との間にヘテロ接合が形成され、前記ヘテロ接合は、前記ｎ型エピタキシャル膜層の上面において前記ショットキー接合の周囲に形成されていることを特徴とする請求項１から６のいずれか１項に記載の電力用半導体装置。
  8. 前記ｎ型エピタキシャル膜層が、酸化ガリウムであること特徴とする請求項１から７のいずれか１項に記載の電力用半導体装置。
  9. 前記ｐ型薄膜層は、酸化第一銅、酸化第一銀、酸化ニッケル、酸化第一錫のいずれかひとつ、又は、最も組成比の高い成分である主成分として酸化第一銅、酸化第一銀、酸化ニッケル、酸化第一錫のいずれかひとつを含み前記主成分の組成比より組成比の小さい他の物質をさらに含むｐ型の材料であることを特徴とする請求項８に記載の電力用半導体装置。
  10. 前記ｐ型薄膜層の状態が、微結晶状態又はアモルファス状態であることを特徴とする請求項１から９のいずれか１項に記載の電力用半導体装置。
  11. 前記ｐ型薄膜層と前記ｎ型エピタキシャル膜層との間の拡散電位の差が、前記アノード電極の仕事関数と前記ｎ型エピタキシャル膜層のフェルミ準位との差より大きいことを特徴とする請求項１から１０のいずれか１項に記載の電力用半導体装置。
  12. 前記ｐ型薄膜層と前記ｎ型エピタキシャル膜層との間の拡散電位が１．５ｅＶより大きいことを特徴とする請求項１から１１のいずれか１項に記載の電力用半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894468B2 (en) * 2018-11-06 2024-02-06 Cornell University High voltage gallium oxide (Ga2O3) trench MOS barrier schottky and methods of fabricating same
JP7516827B2 (ja) 2020-04-07 2024-07-17 トヨタ自動車株式会社 ｐｎ接合ダイオード
WO2022209778A1 (ja) * 2021-03-29 2022-10-06 京セラ株式会社 半導体素子、半導体装置及び半導体素子の製造方法
JP2023044337A (ja) * 2021-09-17 2023-03-30 株式会社タムラ製作所 ｐｎ接合ダイオード
JP2023094888A (ja) * 2021-12-24 2023-07-06 株式会社タムラ製作所 ジャンクションバリアショットキーダイオード及びその製造方法
WO2024029001A1 (ja) * 2022-08-03 2024-02-08 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP2024083005A (ja) * 2022-12-09 2024-06-20 株式会社タムラ製作所 ジャンクションバリアショットキーダイオード及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57201070A (en) * 1981-06-05 1982-12-09 Seiko Epson Corp Semiconductor device
US5612567A (en) * 1996-05-13 1997-03-18 North Carolina State University Schottky barrier rectifiers and methods of forming same
US6580141B2 (en) * 2001-06-01 2003-06-17 General Semiconductor, Inc. Trench schottky rectifier
US7189610B2 (en) * 2004-10-18 2007-03-13 Semiconductor Components Industries, L.L.C. Semiconductor diode and method therefor
DE102004053760A1 (de) 2004-11-08 2006-05-11 Robert Bosch Gmbh Halbleitereinrichtung und Verfahren für deren Herstellung
US8013414B2 (en) * 2009-02-18 2011-09-06 Alpha & Omega Semiconductor, Inc. Gallium nitride semiconductor device with improved forward conduction
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
JP5106604B2 (ja) * 2010-09-07 2012-12-26 株式会社東芝 半導体装置およびその製造方法
US8816468B2 (en) * 2010-10-21 2014-08-26 Vishay General Semiconductor Llc Schottky rectifier
US8664665B2 (en) * 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP5999678B2 (ja) * 2011-12-28 2016-09-28 ローム株式会社 半導体装置および半導体装置の製造方法
JP5753814B2 (ja) 2012-04-16 2015-07-22 株式会社豊田中央研究所 ダイオード、半導体装置およびｍｏｓｆｅｔ
JP2014107499A (ja) * 2012-11-29 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
CN104465795B (zh) * 2014-11-19 2017-11-03 苏州捷芯威半导体有限公司 一种肖特基二极管及其制作方法
JPWO2016185645A1 (ja) * 2015-05-21 2018-03-15 パナソニック株式会社 窒化物半導体装置
JP6485303B2 (ja) * 2015-09-18 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
CN105405897B (zh) * 2015-10-29 2019-02-05 中山大学 一种纵向导通型GaN基沟槽结势垒肖特基二极管及其制作方法
JP2017118090A (ja) * 2015-12-21 2017-06-29 株式会社Flosfia 積層構造体および半導体装置
JP6668847B2 (ja) * 2016-03-15 2020-03-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US11222985B2 (en) * 2017-02-14 2022-01-11 Mitsubishi Electric Corporation Power semiconductor device
CN110809826B (zh) * 2017-06-29 2022-10-28 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法

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