JP6668847B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、窒化ガリウム系半導体膜にｐ型ドーパントをイオン注入した後に、アンモニア雰囲気下において窒化ガリウム系半導体膜をアニールすることが知られている（例えば、特許文献１）。また、窒化ガリウム系半導体膜に対してＭｇ（マグネシウム）と共にＯ（酸素）をドープすることが知られている（例えば、特許文献１）。さらに、Ｍｇの活性化率を向上するべく、ＧａＮ（窒化ガリウム）層に対してＭｇと共にＺｎ（亜鉛）等の金属元素をドープすることが知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００９−１７０６０４号公報
［特許文献２］ 特開２０１４−８６６９８号公報
一般的に、ｐ型のＳｉ（シリコン）層に比べて、ｐ型のＧａＮ層は形成が難しい。ＧａＮ層においてｐ型ＧａＮ層を形成するべく、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物を有するｐ型領域を設けることが考えられる。ただし、ＧａＮ層に１Ｅ＋１９［ｃｍ−３］以上ものｐ型不純物をイオン注入すると、多量の格子欠陥も導入され得る。仮に、ＧａＮ層中のｐｎ接合近傍に格子欠陥が存在すると、空乏層内に格子欠陥が存在することとなる。それゆえ、ｐｎ接合に対して逆バイアスを印加した場合に、空乏層内の格子欠陥に起因してリーク電流が発生する。空乏層内を流れるリーク電流は、ｐｎ接合における耐圧を低下させ得る。
本発明の第１の態様においては、窒化ガリウムを用いた半導体装置を提供する。半導体装置は、窒化ガリウム層を備えてよい。窒化ガリウム層は、ｎ型領域を有してよい。窒化ガリウム層は、第１のｐ型ウェル領域と、第２のｐ型ウェル領域とを有してよい。第２のｐ型ウェル領域は、第１のｐ型ウェル領域の少なくとも一部よりも上に設けられてよい。第２のｐ型ウェル領域は、ピーク領域を有してよい。ピーク領域は、第１のｐ型ウェル領域よりもｐ型不純物濃度が高くてよい。
第２のｐ型ウェル領域におけるピーク領域は、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物濃度を有してよい。
第２のｐ型ウェル領域におけるピーク領域は、１Ｅ＋２１［ｃｍ−３］未満のｐ型不純物濃度を有してよい。
第１のｐ型ウェル領域は、平坦領域を有してよい。平坦領域は、窒化ガリウム層の深さ方向においてｐ型不純物の濃度分布の傾きがピーク領域よりもなだらかであってよい。平坦領域は、１Ｅ＋１９［ｃｍ−３］未満のｐ型不純物濃度を有してよい。
第１のｐ型ウェル領域における平坦領域は、１Ｅ＋１６［ｃｍ−３］以上のｐ型不純物濃度を有してよい。
第１のｐ型ウェル領域における平坦領域のｐ型不純物濃度の最大値は、第２のｐ型ウェル領域におけるピーク領域のｐ型不純物濃度の半分以下であってよい。
第２のｐ型ウェル領域に印加するアノード電位をｎ型領域に印加するカソード電位よりも低くした場合に、第１のｐ型ウェル領域とｎ型領域との間に形成される空乏層は第２のｐ型ウェル領域に達しなくてよい。
窒化ガリウム層においてアバランシェ降伏が発生するときのアノード電位とカソード電位との差である臨界電圧を印加した場合において、空乏層が第２のｐ型ウェル領域に達しなくてよい。
第２のｐ型ウェル領域における格子欠陥の数は、第１のｐ型ウェル領域における格子欠陥の数よりも多くてよい。
第１のｐ型ウェル領域および第２のｐ型ウェル領域のｐ型不純物は、マグネシウム、カルシウム、ベリリウムおよび亜鉛のうち１種類以上の元素を有してよい。
窒化ガリウム層は、１Ｅ＋７［ｃｍ−２］未満の転位密度を有してよい。
本発明の第２の態様においては、窒化ガリウムに対するｎ型不純物を有するｎ型領域を含む窒化ガリウム層を用いた半導体装置の製造方法を提供する。半導体装置の製造方法は、第１の注入段階と、第２の注入段階と、第１の注入段階および第２の注入段階の後に、窒化ガリウム層をアニールする段階とを備えてよい。第１の注入段階において、窒化ガリウム層に第１のｐ型ウェル領域を設けるべく、窒化ガリウム層のおもて面からｐ型不純物を注入してよい。第２の注入段階において、第１のｐ型ウェル領域の少なくとも一部よりも上に設けられ、第１のｐ型ウェル領域よりもｐ型不純物濃度が高いピーク領域を形成するべく、第１の注入段階よりも低い加速電圧で窒化ガリウム層のおもて面からｐ型不純物を注入してよい。
半導体装置の製造方法は、第３の注入段階をさらに備えてよい。第３の注入段階は、第１の注入段階および第２の注入段階の前または後であって、窒化ガリウム層をアニールする段階の前であってよい。第３の注入段階において、ｎ型不純物およびｐ型不純物とは異なる元素を窒化ガリウム層のおもて面から注入してよい。
第３の注入段階において、ｎ型不純物およびｐ型不純物とは異なる元素は、第１の注入段階および第２の注入段階とは異なるプロファイルで注入されてよい。
第３の注入段階において注入される元素は、１５族および１８族の少なくとも一方の元素であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実験例を示す図である。（ａ）は、ＧａＮ層のおもて面からＭｇイオンを注入した後、アニール前におけるＧａＮ層のおもて面近傍の断面におけるＴＥＭ観察像を示す図である。（ｂ）は、アニール後におけるＧａＮ層のおもて面近傍の断面におけるＴＥＭ観察像を示す図である。 図１（ａ）および図１（ｂ）においておもて面から下の方向に向かうＭｇ濃度プロファイルを示す図である。 第１実施形態におけるＪＢＳダイオード１００の要部断面および対応する濃度プロファイルの概要を示す図である。 比較例におけるＪＢＳダイオード３００の要部断面および対応する濃度プロファイルの概要を示す図である。 ＪＢＳダイオード１００の製造方法２００を示す図である。 段階Ｓ１０を示す図である。 段階Ｓ２０を示す図である。 段階Ｓ３０を示す図である。 段階Ｓ４０を示す図である。 段階Ｓ５０を示す図である。 段階Ｓ６０を示す図である。 第２実施形態におけるＭＯＳＦＥＴ１２０の要部断面を示す図である。 ＭＯＳＦＥＴ１２０の製造方法２２０を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
Ｓｉ層におけるｐ型不純物の挙動は良く知られている。Ｓｉ層にｐ型不純物をイオン注入した後、格子欠陥の回復および不純物の活性化を目的として、Ｓｉ層をアニールすることが一般的である。また、アニール時には、Ｓｉ層にイオン注入したｐ型不純物がＳｉ層内を拡散することが知られている。
これに対して、ＧａＮ層にｐ型不純物をイオン注入した後、ＧａＮ層をアニールした場合に、イオン注入したｐ型不純物がＧａＮ層内を拡散することは知られていない。なお、Ｓｉ層に対するｐ型不純物とＧａＮ層に対するｐ型不純物とは、異なる元素である。本願の発明者は、ＧａＮ層内に注入したｐ型不純物が、アニール時にＧａＮ層内を拡散する事実を確認した。本願の発明者は、特に、イオン注入したｐ型不純物が、アニール後においても結晶性が回復していない領域に集中するように移動することを確認した。また、所定のｐ型不純物濃度よりも低いｐ型不純物濃度を有する領域においては、アニール後において結晶性が回復することを確認した。
図１は、第１実験例を示す図である。図１（ａ）は、ＧａＮ層のおもて面からＭｇイオンを注入した後、アニール前におけるＧａＮ層のおもて面近傍の断面におけるＴＥＭ観察像を示す図である。図１（ｂ）は、アニール後におけるＧａＮ層のおもて面近傍の断面におけるＴＥＭ観察像を示す図である。図１（ａ）および図１（ｂ）においては、ＧａＮ層のおもて面から深さ方向に約６００［ｎｍ］までの範囲を示す。なお、図１（ａ）および図１（ｂ）に示されている、ＧａＮ層のおもて面上に設けられたＰｔ（白金）層は、ＴＥＭ観察用の試料片作製時に表面保護のために形成した層であり、本実験例とは直接関係しない。
本例では、ＧａＮ層のおもて面からＭｇをイオン注入した。本例においては、おもて面（深さ０［ｎｍ］）から深さ約２００［ｎｍ］の範囲において、ＧａＮ層中のｐ型不純物濃度が４Ｅ＋１９［ｃｍ−３］で一定となるようにＭｇをイオン注入した。ただし、注入後のＧａＮ層においては、後述する図２に示すように、深さ約１３０［ｎｍ］から約１７０［ｎｍ］の範囲に不純物濃度のピークが形成された。なお、イオン注入により、ＧａＮ層にＭｇが注入されると共に、ＧａＮ層のおもて面から約３００［ｎｍ］の深さまで欠陥領域が形成された。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は、１×１０１６を意味する。
本例では、ＧａＮ層のおもて面からＭｇをイオン注入した後であって、ＧａＮ層をアニールする前に、おもて面にアニール時の表面保護膜としてＡｌＮ（窒化アルミニウム）層を堆積し、アニール後にアルカリ水溶液でウェット処理によりＡｌＮ層を除去した。なお、本例では、ＧａＮ層から図１（ｂ）に示されているＰｔ層に向かう方向を便宜的に「上」と称し、これと反対方向を便宜的に「下」と称する。また、本例においては、図１（ｂ）に示されているＰｔ層に接するＧａＮ層の表面をＧａＮ層のおもて面と称する。ＧａＮ層のおもて面下における所定の位置をＧａＮ層の深さと称する。
図１（ｂ）は、図１（ａ）に示す積層体を約１，３００［℃］でアニールした後の状態である。図１（ｂ）において視認できるように、１Ｅ＋１９［ｃｍ−３］以上のＭｇをＧａＮ層に注入した本例においては、約１，３００［℃］のアニールによってもなお格子欠陥が完全には回復されない。なお、本例において、欠陥領域は、格子欠陥が存在する領域を意味する。イオン注入においては、注入した元素が結晶内で格子と衝突しながらエネルギーを失うが、その際に結晶格子を構成する元素は玉突き現象を生じ、注入した元素がピーク濃度を示す位置よりもより深い位置で格子欠陥が多くなる現象が知られている。図１（ｂ）に示すように、アニール後においても深さ約２００［ｎｍ］以上約３００［ｎｍ］以下の範囲に格子欠陥が特に顕著に残った。これに対して、深さ約２００［ｎｍ］よりも上および約３００［ｎｍ］よりも下の範囲においては、結晶性がほぼ回復した。
図２は、図１（ａ）および図１（ｂ）においておもて面から下の方向に向かうＭｇ濃度プロファイルを示す図である。縦軸は、Ｍｇ濃度［ｃｍ−３］を示す。また、横軸は、おもて面をゼロ［ｎｍ］とした場合の深さ［ｎｍ］を示す。図２中の相対的になだらかなプロファイルが、図１（ａ）に対応する。これに対して、図２中の相対的に急峻なプロファイルが、図１（ｂ）に対応する。
図２に示すように、アニール前における深さ約１３０［ｎｍ］から約１７０［ｎｍ］の位置にあった不純物濃度のピークは、アニール後における深さ約２００［ｎｍ］の位置に移動した。また、移動前のピークは約３．８Ｅ＋１９［ｃｍ−３］であったのに対して、移動後のピークは約５．３Ｅ＋１９［ｃｍ−３］に増加した。
深さ約２００［ｎｍ］以上約３００［ｎｍ］以下の範囲は、アニール後においても格子欠陥が顕著に残った領域である。このように、ＧａＮ層中のｐ型不純物がアニールにより移動して欠陥領域に集中するに移動することが確認された。また、欠陥が回復する深さ２００［ｎｍ］よりも上および３００［ｎｍ］よりも下では、Ｍｇ濃度が低下した。
図３Ａは、第１実施形態におけるＪＢＳダイオード（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）１００の要部断面および対応する濃度プロファイルの概要を示す図である。本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
図３Ａの左側に示すように、本例のＪＢＳダイオード１００は、ｎ＋型ＧａＮ基板１０と、ＧａＮ層２０とを備える。ｎ＋型ＧａＮ基板１０は、ｎ＋型ＧａＮの単結晶基板であってよい。ｎ＋型ＧａＮ基板１０は、１Ｅ＋１７［ｃｍ−３］から１Ｅ＋２０［ｃｍ−３］のｎ型不純物を有してよい。ｎ＋型ＧａＮ基板１０の厚みは１００［μｍ］から５００［μｍ］であってよい。図面においては、見易さを考慮して、ｎ＋型ＧａＮ基板１０の厚みを部分的に省略して記載する。
本例のＧａＮ層２０は、ｎ＋型ＧａＮ基板１０上においてＭＯＣＶＤ法によりエピタキシャル形成されたｎ型領域２５を含む。ｎ型領域２５は、１Ｅ＋１６［ｃｍ−３］程度のｎ型不純物を有してよい。ｎ型領域２５の厚みは、１０［μｍ］であってよい。ＧａＮに対するｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。ただし、本例のｎ型不純物はＳｉである。
なお、本例においては、ｎ＋型ＧａＮ基板１０からＧａＮ層２０に向かう方向を便宜的に「上」と称し、これと反対の方向を便宜的にまたは「下」と称する。アノード電極７５に接するＧａＮ層２０の表面を、ＧａＮ層２０のおもて面２２と称する。ＧａＮ層２０のおもて面２２下における所定の位置をＧａＮ層２０の深さと称する。
本例のＧａＮ層２０は、イオン注入により形成された、第１のｐ型ウェル領域としてのｐ型ウェル領域３０と、第２のｐ型ウェル領域としてのｐ＋型ウェル領域４０とを有する。ｐ型ウェル領域３０およびｐ＋型ウェル領域４０のｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）のうち１種類以上の元素を有してよい。ただし、本例のｐ型不純物はＭｇである。
ｐ型ウェル領域３０は、おもて面２２から３００［ｎｍ］以上５００［ｎｍ］以下の深さ位置に設けられてよい。一例において、ｐ型ウェル領域３０は、１Ｅ＋１７［ｃｍ−３］程度のｐ型不純物を有してよい。ｐ型ウェル領域３０は、イオン注入によりｐ型不純物が導入されるが、ｐ型不純物濃度が１Ｅ＋１９［ｃｍ−３］未満であるので、欠陥密度はアニールにより回復できる程度に充分に少ない。
ｐ＋型ウェル領域４０は、ｐ型ウェル領域３０の少なくとも一部よりも上に設けられる。本例において、ｐ＋型ウェル領域４０の周囲および下には、ｐ型ウェル領域３０が位置する。ｐ＋型ウェル領域４０は、おもて面２２から１０［ｎｍ］以上１００［ｎｍ］以下の深さ位置に設けられてよい。一例において、ｐ＋型ウェル領域４０は、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物を有してよい。ただし、ｐ＋型ウェル領域４０は、イオン注入によりｐ型不純物が導入されるので、ｐ型ウェル領域３０よりも欠陥密度が高くなる。
おもて面２２上にはアノード電極７５が設けられる。本例のアノード電極７５は、おもて面２２に直接接するＮｉ（ニッケル）層と、Ｎｉ層上に設けられるＡｕ（金）層との積層である。ｎ＋型ＧａＮ基板１０の下には、カソード電極７０が設けられる。本例のカソード電極７０は、ｎ＋型ＧａＮ基板１０の下に直接接するＴｉ（チタン）層と、Ｔｉ層下に設けられるＡｌ（アルミニウム）層との積層である。
本例のＪＢＳダイオード１００は、ｎ型領域２５とｐ型ウェル領域３０とによるｐｎ接合と、ｐ型ウェル領域３０とアノード電極７５とによるショットキー接合とを有する。なお、本例では、アノード電極７５を形成する際のアニールにより、ｐ＋型ウェル領域４０とアノード電極７５との反応により形成された合金領域が形成される。当該合金領域は、ｐ＋型ウェル領域４０のおもて面２２から下に最大で５０［ｎｍ］の深さを有してよい。当該合金領域は、オーミック接合領域と見なすことができる程度に低抵抗である。
本例のｐ型ウェル領域３０は、ｐ＋型ウェル領域４０よりもｐ型不純物濃度が十分に低いので、ｐ＋型ウェル領域４０よりも欠陥密度が十分に小さい。ｎ型領域２５とｐ型ウェル領域３０とによりｐｎ接合を形成するので、ｎ型領域２５とｐ＋型ウェル領域４０とによりｐｎ接合を形成する場合よりも空乏層内の格子欠陥を低減することができる。それゆえ、ｐ＋型ウェル領域４０とアノード電極７５とのオーミック接合を得つつも、ｐｎ接合における逆バイアス時のリーク電流を低減することができ、ｐｎ接合における耐圧を向上することができる。
ＪＢＳダイオード１００に逆バイアスを印加した場合の空乏層２７の範囲を点線により示す。空乏層２７は、ｐ型ウェル領域３０とｎ型領域２５との間に形成される。逆バイアスを印加した場合とは、アノード電極７５からｐ＋型ウェル領域４０に印加するアノード電位を、カソード電極７０からｎ＋型ＧａＮ基板１０を介してｎ型領域２５に印加するカソード電位よりも低くした場合である。本例の空乏層２７の一端はｐ型ウェル領域３０に位置し、空乏層２７の他端はｎ型領域２５に位置する。空乏層２７の一端は、格子欠陥が多く存在するｐ＋型ウェル領域４０には達しないようにｐ型不純物濃度が設計されてよい。
図３Ａの左側に示す空乏層２７の範囲は、空乏層２７内部の電界強度が臨界電界強度に達して、ＧａＮ層２０においてアバランシェ降伏が発生するときの空乏層２７の広がりであってよい。本例において、アバランシェ降伏が発生するときのアノード電位とカソード電位との差を、臨界電圧と称する。アバランシェ降伏が発生するときにおいても、空乏層２７はｐ＋型ウェル領域４０には達しないので、後述の図３Ｂの例と比較して、逆バイアス時のリーク電流を低減することができ、ｐｎ接合における耐圧を向上することができる。
図３Ａの右側は、本例のＪＢＳダイオード１００の不純物濃度分布を示す。説明を簡単にするために、図３Ａの右側のグラフは、ｐ型ウェル領域３０およびｐ＋型ウェル領域４０の最も深い位置を通る点線Ｌ１での不純物濃度分布である。図３Ａの右側において、横軸のゼロ点よりも右側は、ｐ型ウェル領域３０およびｐ＋型ウェル領域４０における、アクセプタ濃度ＮＡからドナー濃度ＮＤを差し引いた実効アクセプタ濃度［ｃｍ−３］を示す。ＮＡ２は、ピーク位置４７におけるｐ＋型ウェル領域４０の実効アクセプタ濃度を示す。ＮＡ１は、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面におけるｐ型ウェル領域３０の実効アクセプタ濃度を示す。
これに対して、図３Ａの右側において、横軸のゼロ点よりも左側は、ｎ型領域２５およびｎ＋型ＧａＮ基板１０における、ドナー濃度ＮＤからアクセプタ濃度ＮＡを差し引いた実効ドナー濃度［ｃｍ−３］を示す。ＮＤ１は、略一様であるｎ型領域２５の実効ドナー濃度を示す。ＮＤ２は、略一様であるｎ＋型ＧａＮ基板１０の実効ドナー濃度を示す。縦軸は、おもて面２２をゼロ点とする深さ［ｎｍ］を示す。
ｐ型ウェル領域３０中の空乏層２７の深さ方向の長さをＷＡ１とし、ｎ型領域２５中の空乏層２７の深さ方向の長さをＷＤ１とする。空乏層２７においては、ドナーとアクセプタとの数が一致するので、ＷＡ１・ＮＡ１＝ＷＤ１・ＮＤ１の関係が満たされる。
本例のｐ＋型ウェル領域４０は、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物を有するのでｐ型ウェル領域３０よりも多くの格子欠陥を有する。なお、格子欠陥の数が多いとは、格子欠陥の密度が高いことを意味する。なお、格子欠陥と他の欠陥（例えば線欠陥）とが測定上区別できない場合は、格子欠陥と他の欠陥とを含めた総合的な欠陥密度が、ｐ型ウェル領域３０よりもｐ＋型ウェル領域４０において高いと定義する。
本例のｐ＋型ウェル領域４０は、ピーク領域４５を有する。本例のピーク領域４５は、ｐ型不純物濃度のピーク位置４７からｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面までの領域である。ピーク領域４５は、ｐ型ウェル領域３０よりもｐ型不純物濃度が高い。本例のピーク領域４５は、１Ｅ＋１９［ｃｍ−３］以上であり、１Ｅ＋２１［ｃｍ−３］未満のｐ型不純物濃度を有する。このような高濃度のｐ型不純物をイオン注入により導入するので、アニール後においても回復しない格子欠陥がｐ＋型ウェル領域４０に導入される。それゆえ、ｐ＋型ウェル領域４０は、アニール後においてＭｇイオン注入時よりもさらに高濃度のｐ型不純物を有することができ、高いホール濃度が得られ、オーミックコンタクトを形成する上で有利である。
なお、ＧａＮにおいては、ｐ型不純物濃度とアクセプタ濃度とホール濃度とが、完全には一致しないことに注意が必要である。アクセプタ濃度は、結晶中に導入したｐ型不純物が全て正しい結晶位置に存在する場合に、ｐ型不純物濃度と等しくなる。ｐ型不純物が正しい結晶位置に入らない場合は、そのｐ型不純物はアクセプタとして機能しない。また、結晶中にあるＨ（水素）とｐ型不純物原子とが結合している場合も、ｐ型不純物はアクセプタとして機能しないことが知られている。さらに、ＧａＮにおいては、例えばｐ型不純物がＭｇの場合、アクセプタ準位が約２４０ｍｅＶと深いので、アクセプタは室温付近ではその全てが完全にイオン化されホールを生じるわけではない。それゆえ、ｐ型不純物濃度に対してホール濃度は、１桁から２桁程度低くなり、１Ｅ＋１７［ｃｍ−３］以上の高いホール濃度を得るためには、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物濃度が必要である。なお、ｐ型不純物濃度とアクセプタ濃度とホール濃度との各プロファイルは、ｐｎ接合領域以外においては大小関係が相関すると考えてよい。
これに対して、本例のｐ型ウェル領域３０は、深さ方向においてｐ型不純物の濃度分布の傾きがピーク領域４５よりもなだらかな平坦領域３５を有する。平坦領域３５は、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面から、ｐ型ウェル領域３０とｎ型領域２５との界面までであってよい。ただし、説明の便宜上、本例の平坦領域３５は、アクセプタ濃度が略一定である領域（即ち、ｐ型ウェル領域３０中のｐｎ接合近傍を除いた領域）としてもよい。本例においては、平坦領域３５は、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面を始点として、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面からｐ型ウェル領域３０とｎ型領域２５との界面までの長さの半分とする。
本例の平坦領域３５は、１Ｅ＋１６［ｃｍ−３］以上であり、１Ｅ＋１９［ｃｍ−３］未満のｐ型不純物濃度を有する。平坦領域３５のｐ型不純物濃度の最大値は、ピーク領域４５のｐ型不純物濃度の半分以下であってもよい。平坦領域３５は、５Ｅ＋１６［ｃｍ−３］以上５Ｅ＋１８［ｃｍ−３］以下のｐ型不純物濃度を有してもよい。このように、ｐ＋型ウェル領域４０よりも低濃度とすることにより、アニール後におけるｐ型ウェル領域３０の格子欠陥の数を、ｐ＋型ウェル領域４０よりも低減することができる。
本例において、平坦領域３５の傾きは、ピーク領域４５の傾きよりもなだらかである。本例の濃度分布の傾きは、深さ方向をｘ軸としｐ型不純物濃度の対数値をｙ軸とした場合における、濃度対数値分布のグラフの傾きの絶対値を意味する。濃度対数値分布の傾きは、（Ａ）所定位置での濃度対数値分布の傾きであってよい。また、濃度対数値分布の傾きは、（Ｂ）所定範囲における濃度対数値分布の平均傾きであってもよい。これに代えて、濃度対数値分布の傾きは、（Ｃ）所定範囲における濃度対数値変化量であってもよい。（Ａ）から（Ｃ）の表現を用いれば、平坦領域３５の傾きがピーク領域４５の傾きよりもなだらかであることは、次の様に表現してもよい。
（Ａ）の場合：ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面を始点として、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面からｐ型ウェル領域３０とｎ型領域２５との界面までの長さの１／Ｎの位置における濃度分布の傾きが、ｐ型不純物濃度のピーク位置４７からｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面までの長さの１／Ｎ'の位置における濃度分布の傾きよりも小さい。なお、ＮおよびＮ'は２以上の自然数であってよい。
（Ｂ）の場合：ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面を始点として、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面からｐ型ウェル領域３０とｎ型領域２５との界面までの長さの半分における濃度分布の傾きの平均値が、ｐ型不純物濃度のピーク位置４７からｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面までの長さにおける濃度分布の傾きよりも小さい。
（Ｃ）の場合：ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面を始点として、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面からｐ型ウェル領域３０とｎ型領域２５との界面までの半分の範囲における濃度対数値の変化量が、ｐ型不純物濃度のピーク位置４７からｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面までの範囲における濃度対数値の変化量よりも小さい。
なお、平坦領域３５の濃度分布の傾きがピーク領域４５の濃度分布の傾きよりもなだらかであることの別の表現として、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面位置を除いて、ピーク領域４５と平坦領域３５とが不連続に接続すると表現してもよい。ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面位置を除いてとは、巨視的には不連続に見えても微視的には連続している場合を除去する意図である。
ＧａＮ層２０は、１Ｅ＋７［ｃｍ−２］未満の転位密度を有してよい。これにより、ｎ型領域２５とｐ型ウェル領域３０とのｐｎ接合における線欠陥の影響は、無視できる程度に十分に低くなる。それゆえ、本例においては格子欠陥の影響だけを考慮すればよい。なお、本明細書において転位は線欠陥を意味し、格子欠陥は点欠陥を意味する。
図３Ｂは、比較例におけるＪＢＳダイオード３００の要部断面および対応する濃度プロファイルの概要を示す図である。図３Ｂの左側に示すように、比較例のＪＢＳダイオード３００は、ｐ型ウェル領域３０を有さない。係る点が、ＪＢＳダイオード１００と異なる。ＪＢＳダイオード３００においては、空乏層２７の一端は格子欠陥が多く存在するｐ＋型ウェル領域４０に達する。それゆえ、ＪＢＳダイオード３００においては逆バイアス印加時にリーク電流が発生する。それゆえ、ＪＢＳダイオード３００の耐圧は、ＪＢＳダイオード１００よりも低い。なお、参考までに、図３Ｂの右側にＪＢＳダイオード３００の不純物濃度分布を示す。
図４は、ＪＢＳダイオード１００の製造方法２００を示す図である。本例の製造方法２００においては、段階Ｓ１０から段階Ｓ６０を備える。本例においては、段階Ｓ１０から段階Ｓ６０をこの順に実行する。
図５Ａは、段階Ｓ１０を示す図である。段階Ｓ１０において、ｎ＋型ＧａＮ基板１０上にＧａＮ層２０をＭＯＣＶＤ法によりエピタキシャル形成する。この段階において、ＧａＮ層２０は、ｎ型領域２５のみを有する。
図５Ｂは、段階Ｓ２０を示す図である。本例においては、第１の注入段階としての段階Ｓ２０において、ＧａＮ層２０のおもて面２２からレジストマスク９０の開口９５を通じて、ＧａＮ層２０にＭｇをイオン注入する。本例では、加速電圧４０、７０、１１０、１５０、２００、２５０、および４３０［ｋｅＶ］の多段注入により、ドーズ量６Ｅ＋１２［ｃｍ−２］でＭｇをイオン注入する。これにより、段階Ｓ５０のアニール後において、ＧａＮ層２０に１Ｅ＋１７［ｃｍ−３］のｐ型ウェル領域３０を設けることができる。なお、イオン注入後であってアニール前のイオン注入領域を点線により示す。図５Ｂにおいて点線で示す範囲は、アニール後においてｐ型ウェル領域３０となる領域である。
本例においては、ｐ型ウェル領域３０を形成するべく、ｎ型領域２５にＭｇをイオン注入する。ただし、他の例においては、ｎ型領域２５を部分的に除去して、当該除去した領域にＭＯＣＶＤ法によりｐ型ウェル領域３０としてのｐ型ＧａＮをエピタキシャル成長させてもよい。
図５Ｃは、段階Ｓ３０を示す図である。本例においては、第２の注入段階としての段階Ｓ３０において、ＧａＮ層２０のおもて面２２からレジストマスク９２の開口９７を通じて、段階Ｓ２０よりも低い加速電圧でＭｇをイオン注入する。なお、レジストマスク９２は、レジストマスク９０の開口９５よりも小さい開口面積を含む開口９７を有する。本例では、加速電圧１０［ｋｅＶ］、ドーズ量４．５Ｅ＋１３［ｃｍ−２］でＭｇをイオン注入する。これにより、段階Ｓ５０のアニール後において、ＧａＮ層２０に２Ｅ＋１９［ｃｍ−３］のｐ＋型ウェル領域４０を設けることができる。
本例において、段階Ｓ３０におけるｐ型不純物のドーズ濃度は、段階Ｓ２０におけるｐ型不純物のドーズ濃度よりも高い。ただし、他の例においては、段階Ｓ３０におけるｐ型不純物のドーズ濃度を、段階Ｓ２０におけるｐ型不純物のドーズ濃度以下と等しいまたはこれよりも低いとしてよい。当該他の例において、後述の段階Ｓ４０を利用することにより、アニール後においてｐ＋型ウェル領域４０となる領域に欠陥を導入してよい。これにより、アニール後におけるｐ＋型ウェル領域４０のｐ型不純物濃度をｐ型ウェル領域３０よりも高くすることができる。なお、図５Ｂと同様に、イオン注入後であってアニール前のイオン注入領域を点線により示す。図５Ｃにおいて点線で示す範囲は、アニール後においてｐ型ウェル領域３０およびｐ＋型ウェル領域４０となる領域である。
図５Ｄは、段階Ｓ４０を示す図である。本例においては段階Ｓ４０を実行するが、他の例においては段階Ｓ４０を省略してもよい。また、段階Ｓ４０は段階Ｓ３０の前に実行してもよい。本例においては、第３の注入段階としての段階Ｓ４０において、ＧａＮに対するｎ型不純物およびｐ型不純物とは異なる元素をＧａＮ層２０のおもて面２２から注入する。
段階Ｓ４０において注入される元素は、段階Ｓ２０および段階Ｓ３０とは異なるプロファイルで注入される。本例においては、レジストマスク９２を利用して、ｐ＋型ウェル領域４０のおもて面２２の近傍に欠陥領域４２を形成する。欠陥領域４２は、ｐ型ウェル領域３０に設けることなく、ｐ＋型ウェル領域４０のみに設けられてよい。これにより、ｐ型ウェル領域３０に欠陥を導入することなく、欠陥領域４２を形成しない場合と比較してアニール後におけるｐ＋型ウェル領域４０のｐ型不純物濃度をさらに高くすることができる。ｐ＋型ウェル領域４０のｐ型不純物濃度を高くすることは、オーミックコンタクトを形成する上で有利である。
また、本例ではイオン注入によりｐ型ウェル領域３０およびｐ＋型ウェル領域４０を形成することができるので、既存のイオン注入装置を利用することができる。既存のシリコンプロセスと同じ装置を利用できる点において有利である。
欠陥領域４２は、図３Ａのピーク位置４７よりも浅いとしてよい。これに代えて、他の例においては、欠陥領域４２は、ピーク位置４７よりも深く、且つ、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との界面よりも浅いとしてもよい。本例においては、加速電圧１０［ｋｅＶ］、ドーズ量１Ｅ＋１３［ｃｍ−２］でＡｒ＋をイオン注入する。
段階Ｓ４０において注入される元素は、１５族および１８族の少なくとも一方の元素であってよい。１８族の元素は、Ａｒ（アルゴン）およびＮｅ（ネオン）であってよい。１８族の元素は、ｎ型およびｐ型不純物として寄与しない不活性な元素である。１８族の元素を注入することにより、欠陥密度を増加させることができる。
１５族の元素は、Ｎ（窒素）、Ｐ（リン）およびＡｓ（ヒ素）であってよい。１５族の元素は、ＧａＮ層２０中のＮと同じ価数であるので、ｎ型およびｐ型不純物として寄与しない。１５族の元素を注入することにより、欠陥密度を増加させることができる。加えて、１５族の元素は、ＧａＮ材料のＮの欠陥を埋めることができるので、段階Ｓ５０のアニール後におけるｐ型不純物の活性化率を向上させることができる。
図５Ｅは、段階Ｓ５０を示す図である。段階Ｓ５０においては、ＧａＮ層２０をアニール炉２５０中において、１，３００［℃］以上１，５００［℃］以下でアニールする。なお、段階Ｓ５０において、Ｎ２（窒素）またはＮＨ３（アンモニア）の雰囲気ガスをアニール炉２５０内に充填してよい。雰囲気ガスの圧力は、０．１［Ｍｐａ］から１，０００［ＭＰａ］としてよい。雰囲気ガスに代えて、または、雰囲気ガスと共に、おもて面２２上にキャップ層としてのＡｌＮ（窒化アルミニウム）層を設けてよい。雰囲気ガスおよびキャップ層は、ＧａＮ材料が分解してＮが放出されることを抑制する機能を有する。アニールにより、ｐ型ウェル領域３０およびｐ＋型ウェル領域４０が形成される。
図５Ｆは、段階Ｓ６０を示す図である。段階Ｓ６０においては、スパッタリング法等により、図３Ａに述べたアノード電極７５およびカソード電極７０を各々形成する。これにより、図３ＡのＪＢＳダイオード１００が完成する。
図６は、第２実施形態におけるＭＯＳＦＥＴ１２０の要部断面を示す図である。本例のＭＯＳＦＥＴ１２０の、ｎ＋型ＧａＮ基板１０、ｎ型領域２５、ｐ型ウェル領域３０およびｐ＋型ウェル領域４０は、ＪＢＳダイオード１００と同様の手法により形成することができる。それゆえ、ＭＯＳＦＥＴ１２０においてもＪＢＳダイオード１００と同じ符番を付して説明を省略する。
本例のＭＯＳＦＥＴ１２０は、いわゆる縦型ＭＯＳＦＥＴである。図６における２つのｐ型ウェル領域３０の間には、ｎ型領域２５が位置する。ＭＯＳＦＥＴ１２０は、おもて面２２近傍において、ｐ型ウェル領域３０とｐ＋型ウェル領域４０との間に、ｎ＋型ソース領域５０を有する。ｐ型ウェル領域３０のうち、ゲート電極６０の下であってｎ＋型ソース領域５０とｎ型領域２５との間における部分は、チャネル形成領域として機能する。
ＭＯＳＦＥＴ１２０は、少なくともチャネル形成領域およびｎ型領域２５の上にゲート絶縁膜６２を有する。ゲート絶縁膜６２はＳｉＯ２（酸化シリコン）であってよい。ＭＯＳＦＥＴ１２０は、ゲート絶縁膜６２上にゲート電極６０を有する。ゲート電極６０はｐｏｌｙ‐Ｓｉ（ポリシリコン）であってよい。
ＭＯＳＦＥＴ１２０は、ｎ＋型ソース領域５０およびｐ＋型ウェル領域４０に電気的に接続するソース電極８５を有する。ソース電極８５は、ｎ＋型ソース領域５０とｐ＋型ウェル領域４０とは異なる材料であってよい。ソース電極８５は、ｎ＋型ソース領域５０上にはＴｉおよびＡｌの積層体を含み、ｐ＋型ウェル領域４０上にはＮｉ、Ｐｄ（パラジウム）またはＰｔを含んでよい。また、ＭＯＳＦＥＴ１２０は、ゲート電極６０とソース電極８５とを電気的に分離する層間絶縁膜６４を有する。層間絶縁膜６４はＳｉＯ２であってよい。さらに、ＭＯＳＦＥＴ１２０は、ｎ＋型ＧａＮ基板１０の下にドレイン電極８０を有する。ドレイン電極８０は、ＪＢＳダイオード１００のカソード電極７０と同様に、ＴｉおよびＡｌの積層体であってよい。
ゲート端子、ドレイン端子およびソース端子を、それぞれＧ、ＤおよびＳに丸を付けて示す。ドレイン電極８０が所定の高電位を有し、かつ、ソース電極８５が接地電位を有する場合に、ゲート電極６０に閾値電圧以上の電位が与えられると、チャネル形成領域に電荷反転層が形成され、ドレイン端子からソース端子へ電流が流れる。
図７は、ＭＯＳＦＥＴ１２０の製造方法２２０を示す図である。本例においても、段階Ｓ１０から段階Ｓ９０をこの順に実行する。なお、図４の例と同様に、ｎ型不純物およびｐ型不純物とは異なる元素をＧａＮ層２０のおもて面２２から注入する段階Ｓ４０は任意に実行してよい。
図４の例との相違点を主に説明する。製造方法２２０は、段階Ｓ３０と段階Ｓ４０との間に段階Ｓ３５を有する。段階Ｓ３５において、ＧａＮ層２０のおもて面２２から所定のレジストマスクの開口を通じて、ｎ型不純物をイオン注入する。本例では、加速電圧３０、６０、および８０［ｋｅＶ］、ドーズ量３Ｅ＋１５［ｃｍ−２］でＳｉをイオン注入する。これにより、段階Ｓ５０のアニール後において、ＧａＮ層２０に１Ｅ＋２０［ｃｍ−３］のｎ＋型ソース領域５０を設ける。
製造方法２２０は、図４の段階Ｓ６０に代えて、段階Ｓ７０から段階Ｓ９０を有する。段階Ｓ７０では、ＣＶＤ成膜およびパターニングにより、ゲート絶縁膜６２およびゲート電極６０を各々形成する。段階Ｓ８０においては、ＣＶＤ成膜およびパターニングにより、層間絶縁膜６４を形成する。段階Ｓ９０においては、ソース電極８５およびドレイン電極８０をスパッタリング法により各々形成する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ｎ＋型ＧａＮ基板、２０・・ＧａＮ層、２２・・おもて面、２５・・ｎ型領域、２７・・空乏層、３０・・ｐ型ウェル領域、３５・・平坦領域、４０・・ｐ＋型ウェル領域、４２・・欠陥領域、４５・・ピーク領域、４７・・ピーク位置、５０・・ｎ＋型ソース領域、６０・・ゲート電極、６２・・ゲート絶縁膜、６４・・層間絶縁膜、７０・・カソード電極、７５・・アノード電極、８０・・ドレイン電極、８５・・ソース電極、９０・・レジストマスク、９２・・レジストマスク、９５・・開口、９７・・開口、１００・・ＪＢＳダイオード、１２０・・ＭＯＳＦＥＴ、２００・・製造方法、２２０・・製造方法、２５０・・アニール炉、３００・・ＪＢＳダイオード

Claims (18)

  1. 窒化ガリウムを用いた半導体装置であって、
    ｎ型領域を含む窒化ガリウム層
    を備え、
    前記窒化ガリウム層は、
    第１のｐ型ウェル領域と、
    前記第１のｐ型ウェル領域の少なくとも一部よりも上に設けられ、前記第１のｐ型ウェル領域よりもｐ型不純物濃度が高いピーク領域を有する第２のｐ型ウェル領域と
    を有し、
    前記第１のｐ型ウェル領域の少なくとも一部は、前記窒化ガリウム層のおもて面に設けられる半導体装置。
  2. 前記第２のｐ型ウェル領域は、前記窒化ガリウム層のおもて面および前記第１のｐ型ウェル領域によって囲まれている
    請求項１に記載の半導体装置。
  3. 前記ｎ型領域の少なくとも一部は、前記窒化ガリウム層のおもて面に設けられる
    請求項１または２に記載の半導体装置。
  4. 前記第２のｐ型ウェル領域における前記ピーク領域は、１Ｅ＋１９［ｃｍ−３］以上のｐ型不純物濃度を有する
    請求項１または３に記載の半導体装置。
  5. 前記第２のｐ型ウェル領域における前記ピーク領域は、１Ｅ＋２１［ｃｍ−３］未満のｐ型不純物濃度を有する
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１のｐ型ウェル領域は、前記窒化ガリウム層の深さ方向においてｐ型不純物の濃度分布の傾きが前記ピーク領域よりもなだらかな平坦領域を有し、
    前記平坦領域は、１Ｅ＋１９［ｃｍ−３］未満のｐ型不純物濃度を有する
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記第１のｐ型ウェル領域における前記平坦領域は、１Ｅ＋１６［ｃｍ−３］以上のｐ型不純物濃度を有する
    請求項６に記載の半導体装置。
  8. 前記第１のｐ型ウェル領域における前記平坦領域のｐ型不純物濃度の最大値は、前記第２のｐ型ウェル領域における前記ピーク領域のｐ型不純物濃度の半分以下である
    請求項６または７に記載の半導体装置。
  9. 前記第２のｐ型ウェル領域に印加するアノード電位を前記ｎ型領域に印加するカソード電位よりも低くした場合に、前記第１のｐ型ウェル領域と前記ｎ型領域との間に形成される空乏層が前記第２のｐ型ウェル領域に達しない
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記窒化ガリウム層においてアバランシェ降伏が発生するときの前記アノード電位と前記カソード電位との差である臨界電圧を印加した場合において、前記空乏層が前記第２のｐ型ウェル領域に達しない
    請求項９に記載の半導体装置。
  11. 前記第２のｐ型ウェル領域における格子欠陥の数は、前記第１のｐ型ウェル領域における格子欠陥の数よりも多い
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記第１のｐ型ウェル領域および前記第２のｐ型ウェル領域のｐ型不純物は、マグネシウム、カルシウム、ベリリウムおよび亜鉛のうち１種類以上の元素を有する
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記窒化ガリウム層は、１Ｅ＋７［ｃｍ−２］未満の転位密度を有する
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記窒化ガリウム層は、前記第２のｐ型ウェル領域にのみ設けられた欠陥領域を更に有する
    請求項１から１３のいずれか一項に記載の半導体装置。
  15. ｎ型領域を含む窒化ガリウム層を用いた半導体装置の製造方法であって、
    前記窒化ガリウム層に第１のｐ型ウェル領域を設けるべく、前記窒化ガリウム層のおもて面からｐ型不純物を注入する第１の注入段階と、
    前記第１のｐ型ウェル領域の少なくとも一部よりも上に設けられ、前記第１のｐ型ウェル領域よりもｐ型不純物濃度が高いピーク領域を形成するべく、前記第１の注入段階よりも低い加速電圧で前記窒化ガリウム層のおもて面からｐ型不純物を注入する第２の注入段階と、
    前記第１の注入段階および前記第２の注入段階の前または後であって、前記窒化ガリウム層をアニールする段階の前に、ｎ型不純物およびｐ型不純物とは異なる元素を前記窒化ガリウム層のおもて面から前記ピーク領域にのみ注入する第３の注入段階と、
    前記第１の注入段階および前記第２の注入段階の後に、前記窒化ガリウム層をアニールする段階と
    を備える
    半導体装置の製造方法。
  16. 前記第３の注入段階において、ｎ型不純物およびｐ型不純物とは異なる前記元素は、前記第１の注入段階および前記第２の注入段階とは異なるプロファイルで注入される
    請求項１５に記載の半導体装置の製造方法。
  17. 前記第３の注入段階において注入される元素は、１５族および１８族の少なくとも一方の元素である
    請求項１５または１６に記載の半導体装置の製造方法。
  18. ｎ型領域を含む窒化ガリウム層を用いた半導体装置の製造方法であって、
    前記窒化ガリウム層に第１のｐ型ウェル領域を設けるべく、前記窒化ガリウム層のおもて面からｐ型不純物を注入する第１の注入段階と、
    前記第１のｐ型ウェル領域の少なくとも一部よりも上に設けられ、前記第１のｐ型ウェル領域よりもｐ型不純物濃度が高いピーク領域を形成し、前記第１のｐ型ウェル領域の少なくとも一部は、前記窒化ガリウム層のおもて面に設けるべく、前記第１の注入段階よりも低い加速電圧で前記窒化ガリウム層のおもて面からｐ型不純物を注入する第２の注入段階と、
    前記第１の注入段階および前記第２の注入段階の後に、前記窒化ガリウム層をアニールする段階と
    を備える
    半導体装置の製造方法。
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