CN105405897B - 一种纵向导通型GaN基沟槽结势垒肖特基二极管及其制作方法 - Google Patents

一种纵向导通型GaN基沟槽结势垒肖特基二极管及其制作方法 Download PDF

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Abstract

本发明涉及半导体功率器件领域，具体涉及一种新型的纵向导通型GaN（氮化镓）基沟槽结势垒肖特基二极管及其制作方法。一种纵向导通型GaN基沟槽结势垒肖特基二极管，其中，由下往上依次包括覆盖衬底底面的欧姆接触金属阴极；n型重掺杂GaN自支撑衬底；第一外延层：n型轻掺杂GaN层——电子漂移层；第二外延层：n型轻掺杂GaN台——n型垂直沟道层（台与台之间形成沟槽结构）；第三外延层：沟槽内的p型GaN层；覆盖p‑GaN层顶部的欧姆接触阳极合金层A；覆盖n‑GaN台顶部的肖特基接触阳极金属层B；器件隔离层；表面钝化层。

Description

一种纵向导通型GaN基沟槽结势垒肖特基二极管及其制作 方法
技术领域
本发明涉及半导体功率器件领域，具体涉及一种新型的纵向导通型GaN（氮化镓）基沟槽结势垒肖特基二极管及其制作方法。
背景技术
功率半导体器件是电力电子系统中的核心元件，在能源的转换和控制领域中发挥着最核心的作用，市场需求量巨大。而通过对功率半导体器件的材料、结构、制造工艺进行改进、创新、优化，进而提升器件的性能，便可在增强系统功能的同时降低系统功耗，提高能源利用效率，从而达到“节能减排”的目的，亦顺应了当下“绿色环保”的时代主题。因此，新型功率半导体器件已然成为目前业界、学术界的研究重点，尤其是基于GaN（氮化镓）材料的新型功率整流器件。
一方面，作为第三代半导体材料，GaN有着许多优越的材料特性，比如：宽禁带宽度（3.45eV）、高击穿场强（3.3MV/cm）、高电子饱和漂移速度（2.7×107cm/s）、高电子迁移率（AlGaN/GaN系统的迁移率可达2000cm2/(V·s)）、最高的高频或低频Baliga优值系数（BFOM）等，因此GaN比Si（硅）、GaAs（砷化镓）、SiC（碳化硅）等材料更适合被用于制造高功率、高频开关器件，而GaN基功率器件也有望获得更优越的性能优势。
另一方面，在各种各样的功率整流器件当中，肖特基二极管是一种颇为重要的单极型整流器件，其优势有二：第一，肖特基二极管在正偏下的肖特基势垒比普通的pn结二极管要低，故而正向开启电压和正向导通压降都比pn结二极管低，故而开启瞬间的动态损耗和静态导通损耗都比较低；第二，肖特基二极管是单极型器件，它在正向导通过程中几乎没有过剩少数载流子的注入和贮存，故而基本不存在由贮存电荷引起的反向恢复电流，其反向恢复时间仅仅受限于结电容和体串联电阻相联系的内部RC延迟时间常数，因此反向恢复时间极短（一般低于几个纳秒），关断过程极快，关断瞬间的动态损耗较小。所以，肖特基二极管可以大幅度地减少电力电子变换系统的动态损耗、导通损耗，因此非常适合被用于高频开关领域。
然而，对于传统的“金属——半导体肖特基接触结构”的肖特基二极管来说，肖特基势垒在反向偏压下会由于金属-半导体（MS）接触界面处的镜像力的作用而发生降低和减薄：反向偏压越高，肖特基势垒高度就下降得越多，势垒宽度也变得越薄，进而导致热电子发射电流和隧穿电流随之增加。该效应在宏观上将表现为反向漏电随反偏压的升高而明显增加，因而既降低了器件的反向耐压，又增加了器件的关态功耗，以致肖特基二极管的应用范围受到了严重的限制。所以，为了使器件能同时兼具较好的正反向特性，即在保持高开关速度、低动态损耗、低导通损耗、高输出功率密度的同时，实现低反向漏电、高反向耐压、低关态损耗，研发基于新结构的GaN基肖特基二极管势在必行。
根据导通类型的不同，目前新型GaN基肖特基二极管的研发工作主要分为两大技术路线：一，基于GaN自支撑衬底的纵向导通型肖特基二极管；二，基于Si衬底、依靠外延层中AlGaN/GaN异质结界面处的高浓度2DEG（二维电子气）进行导电的横向导通型肖特基二极管。虽然，GaN导电自支撑衬底难以制备，成本高昂，以致基于异质衬底的GaN外延生长技术和横向导通型器件起步较早，发展较成熟，但是与横向型器件相比，纵向导通型器件依然有着下列显著的优点：
首先，在GaN自支撑衬底上生长的GaN同质外延晶体质量高，缺陷密度小，能从根本上避免异质外延生长时所面临的困难，比如：由晶格失配和热失配造成的晶格缺陷。
第二，纵向导通型器件由于其阴阳两极分居衬底上下两侧，因此内部电场分布比横向器件更为均匀，从而能有效地避免高电压下尖峰电场的出现，进而避免由尖峰电场导致的提前击穿。
第三，纵向导通型器件的导电通道贯穿整个外延层和衬底，这能为器件带来如下两个好处：一方面，器件受表面缺陷态的影响较小，故能有效地避免由表面态引起的电流崩塌现象的出现；另一方面，器件阴阳极的间距可达到几百微米，故能相对容易地获得较高的耐压能力。
第四，纵向导通型器件无需像横向导通型器件那样依靠增大阴阳极的水平间距，耗费更大的芯片面积来提升耐压，因此器件单元的面积可大大缩小，这大大提高了晶圆的利用率和器件的功率密度。
第五，正因纵向导通型器件电场分布比较均匀，高压下尖峰电场现象不明显，因此无需制作结构较为复杂的场版，故而器件工艺更为简单。
尽管直至目前为止，GaN自支撑衬底的制备难度、成本依然很高，也不能与成熟的Si基器件工艺很好地兼容和集成，很难实现低成本产业化。但在综合上述多项优点之后，纵向导通型GaN基肖特基二极管依然是未来高端耐压器件的发展方向。可是直至目前为止，关于纵向导通型GaN基肖特基二极管的研究仍然鲜有报道。
发明内容
本发明为克服上述现有技术所述的至少一种缺陷，提供一种纵向导通型GaN基沟槽结势垒肖特基二极管及其制作方法，使GaN器件同时实现低开启电压、低正向压降、低导通电阻和低反向漏电、高反向耐压，保持较快的开关速度，拓宽器件在正反向特性之间折衷时的优化窗口，并取得比同类型SiC、GaAs、Si器件更优越的性能。
为解决上述技术问题，本发明采用的技术方案是：一种纵向导通型GaN基沟槽结势垒肖特基二极管，其中，由下往上依次包括覆盖衬底底面的欧姆接触金属阴极；n型重掺杂GaN自支撑衬底；第一外延层：n型轻掺杂GaN层——电子漂移层；第二外延层：n型轻掺杂GaN台——n型垂直沟道层（台与台之间形成沟槽结构）；第三外延层：沟槽内的p型GaN层；覆盖p-GaN层顶部的欧姆接触阳极合金层A；覆盖n-GaN台顶部的肖特基接触阳极金属层B；器件隔离层；表面钝化层。
首先，该沟槽结势垒肖特基二极管在结构上的最大特点在于多个n型轻掺杂GaN台(4)之间形成的沟槽结构及沟槽内的p-GaN层(5)。该p-GaN层(5)的厚度约为0.5~4μm，掺杂元素为：Mg等，浓度范围是1016~1019cm-3，浓度分布可以是均匀分布，也可以是有一定的浓度梯度（此时就相当于多层不同浓度的p-GaN夹层结构），如：p/p+/p浓度分布等。此外，沟槽深1~5μm，内宽0.1~5μm，槽与槽之间的p-GaN区间距为0.3~3.5μm，沟槽形状可以是：倒梯形、U型、V型、方形或阶梯型等。而且，该p-GaN还可以用p-AlGaN来代替。
而上述n型轻掺杂GaN台(4)及沟槽内的p-GaN层(5)是制作在轻掺杂n-GaN电子漂移层(3)顶部的。该轻掺n-GaN漂移层(3)和n-GaN台(4)的掺杂元素均为：Si等，浓度范围是1015~1018cm-3。
如果衬底选用Si、蓝宝石、SiC等异质材料的衬底，则在衬底和轻掺杂n-GaN电子漂移层(3)之间还应夹有相应的导电缓冲层(16)和n型重掺杂GaN外延层(10)，该重掺杂n-GaN层的厚度至少在0.5~1μm以上，其掺杂元素为：Si等，浓度范围是1016~1019cm-3。
此外，在轻掺n-GaN台(4)和p-GaN层(5)的顶部，覆盖有金属阳极，其组分均为Ni/Au。其中，覆盖在p-GaN层(5)顶部的是经过高温退火的Ni/Au阳极合金层A(6)，它与p-GaN形成欧姆接触。与此同时，覆盖在n-GaN台(4)顶部和阳极合金层A顶部的是只经过低温退火的Ni/Au阳极金属复合层B(7)，它与n-GaN形成肖特基接触。
在衬底背面淀积有经过高温退火的欧姆接触金属阴极(1)，其组分可以是Ti/Al/Ni/Au合金，或Ga、Al、Ti、Ni、Au、Ta、Pb、TiN、TaN、ZrN、VN、NbN等金属及其氮化物以任意组分组成的合金。
最后，在器件非金属电极接触区的表面淀积有0.1~1.5μm厚的绝缘钝化层(9)，其材质可选用Al2O3、Si3N4、SiO2（不掺杂SiO2、磷硅玻璃、硼磷硅玻璃）或其他绝缘电介质。在器件与器件之间还运用浅沟道隔离技术（STI），用SiO2（不掺杂SiO2、磷硅玻璃、硼磷硅玻璃）、Si3N4或其他绝缘电介质制作了1~10μm深的绝缘隔离层(8)，保证各器件之间的独立运行。
纵向导通型GaN基沟槽结势垒肖特基二极管的制作方法，其中，包括以下步骤：
S1、在衬底(2)上生长轻掺杂n型GaN层(3)；
S2、用SAG法（选择区域生长法）制备n型轻掺杂GaN台(4)；
S3、用SAG法在沟槽部位生长p-GaN层(5) （单层或复合层）；
S4、用干法刻蚀形成器件隔离槽，并在隔离槽内沉积绝缘介质层(8)；
S5、淀积表面钝化层(9)；
S6、在p-GaN层(5)的顶部蒸镀阳极合金层A(6)；
S7、在衬底背面蒸镀阴极金属层(1)；
S8、统一对阳极合金层A(6)和阴极金属层(1)进行高温RTA（快速热退火），使之合金化；再进行金属剥离；
S9、在n-GaN台(4)和阳极合金层A(6)的顶部蒸镀阳极金属层B(7)，并进行低温退火，最后进行金属剥离。
所述的步骤S1、S2、S3的各层GaN外延层，生长方法均为MOCVD，或MBE。
所述的步骤S2中，
S21、先用PECVD在n型轻掺杂GaN层(3)上淀积1~9μm厚的SiO2掩蔽氧化层；
S22、光刻，在沟槽以外的区域开出窗口；
S23、用湿法刻蚀沟槽区以外的SiO2，使沟槽处留下SiO2掩模，并去除光刻胶；
S24、用MOCVD法并以Si为掺杂源生长n型轻掺杂GaN台(4)，厚度约为1~5μm；
S25、再次用湿法刻蚀去除沟槽处的SiO2，形成深1~5μm，宽0.1~10μm的沟槽结构，槽与槽之间间隔0.3~3.5μm；
所述的的步骤S3中，
S31、先用PECVD淀积1~9μm厚的SiO2掩蔽氧化层；
S32、光刻，在沟槽处开出窗口；
S33、用湿法刻蚀凹槽区的SiO2，而沟槽区以外的区域留有SiO2掩模，并去除光刻胶；
S34、用MOCVD法并以Mg为掺杂源在沟槽内生长厚度为0.5~4μm的重掺杂p型GaN层(5)；
S35、再次用湿法刻蚀去除SiO2掩模，制成沟槽内的p-GaN层。
所述的步骤S4中的刻蚀方法可以是ICP、ECR、IBE；
所述的步骤S4、S5中用作表面钝化和器件隔离的绝缘介质层，其淀积方法可以是PECVD、HDP-CVD、ALD或LPCVD等。
本制造方案的特色在于，使用SAG法（选择区域生长法）代替传统的刻蚀法来制作沟槽结构。SAG法能有效地避免在等离子体干法刻蚀过程中由离子轰击所造成的表面晶格损伤，从而降低沟槽内p-GaN/n-GaN界面处的缺陷态密度，防止由界面态诱发的非理想效应的发生，为器件性能提供保障。
正所谓结构决定功能，下面对GaN 沟槽结势垒肖特基二极管的工作原理作简要的唯象描述和理论预测。在沟槽结势垒肖特基二极管中，沟槽与沟槽之间的轻掺n-GaN台(4)仍与阳极金属层B(7)形成低功函数肖特基接触。而在沟槽结构中，p-GaN(5)则与周围的n-GaN区域构成pn结，形成一定宽度的耗尽区，内建电场方向由n区指向p区。由于借助了预先制成的沟槽结构，该pn结的结深可达几个μm。而且，阳极合金层A(6)与p型GaN(5)形成的是欧姆接触。
当对器件施加正偏压时，外电场方向与pn结内电场方向相反，以致内建电场被削弱，耗尽区被压缩，相邻两个沟槽的pn结耗尽区相互分离，露出沿垂直方向的n型导电沟道。而在肖特基接触区，由于阳极是采用低功函数金属制成的，因此肖特基接触势垒低于沟槽处的pn结势垒，所以随着正偏压从零开始逐渐增大，肖特基区将优先导通，此时从阴极注入到器件内的电子在经过输运到达漂移层顶部区域之后，将通过沟槽与沟槽之间的导电沟道，最终到达阳极被抽离。因此，沟槽结势垒肖特基二极管可实现较低的开启电压和正向压降。
当对器件施加反偏压时，pn结反偏，反向漂移电流极低；而且外电场与pn结内电场同向，内建电场得到增强，致使耗尽区发生扩展并夹断相邻两沟槽之间的导电沟道，从而使器件关断。而且，对于几个μm深的pn结，其耗尽区足够宽，电阻足够大，即使在高反向耐压下，绝大部分的耐压依然落到pn结耗尽区和n型漂移层之上，因此高电场对肖特基势垒的影响能得到有效的屏蔽，即肖特基接触区的场强能得到有效的减弱，进而能有效地抑制肖特基势垒在高反偏压下的势垒减薄和降低，以及由此引发的热电子发射漏电和隧穿漏电，从而提升器件耐压。
至于在零偏置下，相邻两个沟槽pn结的耗尽区之间到底相距多远，还是已经互相接触并夹断了沟道，以及与此相关的各种结构参数：沟槽的深度、宽度、p-GaN的厚度、各层GaN的掺杂浓度等，都需要根据具体应用的要求来进行优化和折衷。
与现有技术相比，有益效果主要有如下两点：第一，本发明的纵向导通型GaN 沟槽结势垒肖特基二极管能同时实现低开启电压、低正向压降、低导通电阻和低反向漏电、高反向耐压，并保持较快的开关速度，这将大大拓宽器件在正反向特性之间折衷时的优化窗口，并取得比同类型SiC、GaAs、Si器件更优越的性能；第二，在制造GaN 沟槽结势垒肖特基二极管最核心的结构——沟槽及其内部的p-GaN层的时候，使用了SAG法（选择区域生长法）来代替传统的干法刻蚀，这能够有效地避免在等离子体干法刻蚀过程中由离子轰击所造成的表面晶格损伤，从而降低沟槽内p-GaN/n-GaN界面处的缺陷态密度，防止由界面态诱发的非理想效应的发生，为器件性能提供保障。
附图说明
图 1为本发明实施例1的器件结构示意图；
图 2~图 7为本发明实施例1的工艺流程图；
图 8为本发明实施例2的器件结构示意图；
图 9为本发明实施例3的器件结构示意图；
图 10~图 11为本发明实施例3的工艺流程图；
图 12为本发明实施例4的器件结构示意图。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本专利的限制。
实施例1
本实施例的器件结构（如图 1所示）包括，阴极——覆盖衬底底面的Ti/Al/Ni/Au合金层；n型重掺杂GaN自支撑衬底；n型轻掺杂GaN层；n型轻掺杂GaN台；沟槽内的p型GaN层；阳极合金层A——覆盖p-GaN层顶部的、经过高温退火的Ni/Au合金层；阳极金属层B——覆盖n-GaN层和合金层A顶部的、经过低温退火的Ni/Au金属层；SiO2器件隔离槽；Si3N4表面钝化层。
该结构的沟槽结势垒肖特基二极管的具体工艺流程如下：
①第一次外延工艺：
用MOCVD在n型重掺杂（1016~1019cm-3）的GaN自支撑衬底(2)上生长轻掺杂n型GaN层(3)，厚度为1~12μm，浓度为1015~1018cm-3（如图 2所示）。
②第二次外延工艺——用SAG法：
先用PECVD在轻掺杂n型GaN层(3)上淀积1~9μm厚的SiO2掩蔽氧化层。然后光刻，在沟槽以外的区域开出窗口。接着，用湿法刻蚀沟槽区以外的SiO2，使沟槽区留下SiO2掩模，并去除光刻胶。随后用MOCVD法并以Si为掺杂源二次生长轻掺杂n型GaN台(4)，掺杂浓度为1015~1018cm-3，厚度约为1~5μm。最后，再次使用湿法刻蚀去除沟槽处的SiO2，形成深1~5μm，宽0.1~10μm的沟槽结构，槽与槽之间间隔为0.3~3.5μm（如图 3所示）。
③第三次外延工艺——用SAG法：
首先用PECVD淀积1~9μm厚的SiO2掩蔽氧化层。然后光刻，在沟槽处开出窗口。再用湿法刻蚀凹槽区的SiO2，而沟槽区以外的区域则留有SiO2掩模，并去除光刻胶。接着用MOCVD法并以Mg为掺杂源在沟槽内生长厚度为0.5~4μm、掺杂浓度为1016~1019cm-3的重掺杂p型GaN层(5)。最后再次用湿法刻蚀去除SiO2掩模，制成沟槽内的p-GaN层（如图 4所示）。
④器件隔离工艺：
先光刻，在隔离槽区域开出窗口。然后用ICP（或ECR、IBE等方法）干法刻蚀形成深1~10μm的台面隔离槽。接着用PECVD淀积SiO2填充隔离槽(8)。再进行适当的CMP（化学机械抛光），将相对高度较高的、非隔离区的SiO2研磨掉，露出下层的光刻胶。最后去除光刻胶并清洗晶圆（如图 5所示）。
⑤表面钝化工艺：
先光刻，在需要淀积表面钝化层的区域开出窗口。接着用PECVD淀积0.1~1.5μm厚的Si3N4表面钝化层(9)，并去除光刻胶（如图 6所示）。
⑥欧姆接触电极工艺：
先光刻，在p-GaN层顶部开出窗口。再用磁控溅射法，或电子束蒸发法，在阳极金属区依次沉积Ni/Au金属层。然后再次光刻，在晶圆背面的阴极金属区开出窗口。接着再用磁控溅射法，或混合使用电子束蒸发与热蒸发法，在衬底背面依次蒸镀Ti/Al/Ni/Au复合金属层。然后统一进行高温退火。最后再进行金属剥离，从而形成阴极处的Ti/Al/Ni/Au合金(1)和阳极合金层A(6)（如图 7所示）。
⑦肖特基接触电极工艺：
先光刻，在阳极金属区开出窗口。再用磁控溅射法，或电子束蒸发法，在阳极金属区依次沉积Ni/Au金属层。填满所有的沟壑。然后进行低温退火，最后再进行金属剥离，从而形成阳极金属层B(7)。至此，制作整个沟槽结势垒肖特基二极管的所有工序全部完成，最终的器件结构正如图 1所示。
实施例2
本实施例的器件结构（如图 8所示）与实施例1相类似，区别仅在于用复合p-GaN层(11)~(13)取代原来掺杂浓度均匀统一的p-GaN层，即复合p-GaN层内受主型杂质的分布存在“轻/重/轻”的3级浓度梯度：p-GaN层的顶部和底部是轻掺杂区，而p-GaN中部仍是重掺杂p型区。因此在实施例1的第③步当中，在对SiO2掩模进行图形化之后，MOCVD的生长过程应改为：分三次分别淀积3层不同掺杂浓度的p-GaN层。其中，第一层是轻掺杂p-GaN(11)，第二层是重掺杂p-GaN(12)，第三层是轻掺杂p-GaN(13)。轻掺杂的浓度约为1016~1017cm-3，重掺杂的浓度约为1017~1018cm-3。最后再去除光刻胶。
实施例3
本实施例的器件结构（如图 9所示）与实施例1相类似，区别在于第①②步有所不同。
在第①步当中，所生长的轻掺杂n型GaN层(3)的厚度要变为1~17μm（如图 10所示）。
而第②步则要改为：首先光刻，在沟槽区开出窗口。然后使用ICP刻蚀法，干法刻蚀轻掺杂n型GaN层(3)，形成深1~5μm，宽0.1~10μm，方形的沟槽结构，槽与槽之间间隔为0.3~3.5μm。最后再去除光刻胶（如图 11所示）。虽然ICP刻蚀会对沟槽内表面造成一定的晶格损伤，不过紧随其后的高温p-GaN的MOCVD尚能在一定程度上重新恢复部分的晶格损伤。而且，用ICP刻蚀方案刻蚀速度快，生产效率高，工艺简单，在应用要求相对较低的领域不失为一种经济型的方案。
实施例4
本实施例的器件结构（如图 12所示）与实施例1相类似，区别在于将衬底换成低阻的n-Si衬底(14)。而且，在进行第①步的轻掺杂n-GaN外延层(3)的生长之前，还需增加以下3步工艺：
[1]用MOCVD在Si衬底(14)上生长5~20nm厚的HT-AlN成核层(15)。
[2]用MOCVD生长导电缓冲层(16)，可以是厚0.5~2μm的AlN/GaN超晶格缓冲层，也可以是多重15nm厚的LT-AlN与50~150nm厚的n-GaN交替重复的复合缓冲层，还可以是10nm~10μm厚的变摩尔组分的AlXGa1-XN缓冲层。该缓冲层的作用是缓解GaN外延与Si衬底之间由于晶格失配、热失配所造成的高位错密度、晶圆翘曲、外延龟裂等问题。
[3]用MOCVD生长厚度为0.5~1μm的n型重掺杂的GaN层(10)，掺杂元素为Si，浓度范围是1016~1019cm-3。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (4)

1.一种纵向导通型GaN基沟槽结势垒肖特基二极管的制作方法，由下往上依次包括覆盖衬底底面的欧姆接触金属阴极；n型重掺杂GaN自支撑衬底；第一外延层：n型轻掺杂GaN层——电子漂移层；第二外延层：n型轻掺杂GaN台——n型垂直沟道层；第三外延层：沟槽内的p型GaN层；覆盖p-GaN层顶部的欧姆接触阳极合金层；覆盖n-GaN台顶部的肖特基接触阳极金属层；器件隔离层；表面钝化层，其特征在于，包括以下步骤：
S1、在衬底上生长轻掺杂n型GaN层；
S2、用选择区域生长法制备n型轻掺杂GaN台；
S3、用选择区域生长法在沟槽部位生长p-GaN层；
S4、用干法刻蚀形成器件隔离槽，并在隔离槽内沉积绝缘介质层；
S5、淀积表面钝化层；
S6、在p-GaN层的顶部蒸镀阳极合金层；
S7、在衬底背面蒸镀阴极金属层；
S8、统一对阳极合金层和阴极金属层进行RTA，使之合金化；再进行金属剥离；
S9、在n-GaN台和阳极合金层的顶部蒸镀阳极金属层，并进行退火，最后进行金属剥离。
2.根据权利要求1所述的纵向导通型GaN基沟槽结势垒肖特基二极管的制作方法，其特征在于：所述的步骤S1、S2、S3的各层GaN，生长方法均为MOCVD，或MBE。
3.根据权利要求1所述的纵向导通型GaN基沟槽结势垒肖特基二极管的制作方法，其特征在于：所述的步骤S2中，
S21、先用PECVD在n型轻掺杂GaN层上淀积1~9μm厚的SiO2掩蔽氧化层；
S22、光刻，在沟槽以外的区域开出窗口；
S23、用湿法刻蚀沟槽区以外的SiO2，使沟槽处留下SiO2掩模，并去除光刻胶；
S24、用MOCVD法并以Si为掺杂源生长n型轻掺杂GaN台，厚度为1~5μm；
S25、再次用湿法刻蚀去除沟槽处的SiO2，形成深1~5μm，宽0.1~10μm的沟槽结构，槽与槽之间间隔0.3~3.5μm；
所述的的步骤S3中，
S31、先用PECVD淀积1~9μm厚的SiO2掩蔽氧化层；
S32、光刻，在沟槽处开出窗口；
S33、用湿法刻蚀凹槽区的SiO2，而沟槽区以外的区域留有SiO2掩模，并去除光刻胶；
S34、用MOCVD法并以Mg为掺杂源在沟槽内生长厚度为0.5~4μm的重掺杂p型GaN层；
S35、再次用湿法刻蚀去除SiO2掩模，制成沟槽内的p-GaN层。
4.根据权利要求1所述的纵向导通型GaN基沟槽结势垒肖特基二极管的制作方法，其特征在于：所述的步骤S4中的刻蚀方法是ICP、ECR或IBE；
所述的步骤S4、S5中用作表面钝化和器件隔离的绝缘介质层，其淀积方法是PECVD、HDP-CVD、ALD或LPCVD。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783964A (zh) * 2017-01-24 2017-05-31 深圳基本半导体有限公司 一种宽禁带半导体器件及其制作方法
CN106960873B (zh) * 2017-03-29 2019-08-13 西安电子科技大学 基于弧形漏场板和肖特基漏极的垂直型功率晶体管
CN108565291A (zh) * 2017-11-24 2018-09-21 西安电子科技大学 基于横向外延过生长的GaN超级结二极管制作方法
JP6884235B2 (ja) 2018-02-09 2021-06-09 三菱電機株式会社 電力用半導体装置
CN108899277B (zh) * 2018-06-27 2024-06-21 中国电子科技集团公司第十三研究所 肖特基二极管的制备方法
CN111276548A (zh) * 2018-12-05 2020-06-12 北京大学 一种再生长填槽式GaN基结型势垒肖特基二极管结构及实现方法
CN112349789A (zh) * 2019-08-07 2021-02-09 复旦大学 GaN异质结快恢复二极管器件结构及其制作方法
CN110795902B (zh) * 2019-10-30 2023-05-12 中国科学院国家空间科学中心 一种肖特基二极管的仿真模型的计算方法及系统
CN110931571A (zh) * 2019-12-18 2020-03-27 中山大学 一种垂直型GaN基凹槽结势垒肖特基二极管及其制作方法
CN113130665A (zh) * 2019-12-30 2021-07-16 株洲中车时代半导体有限公司 一种碳化硅肖特基二极管芯片的元胞结构及半导体芯片
CN111211160B (zh) * 2020-01-15 2021-05-14 电子科技大学 一种垂直GaN功率二极管
CN113299766B (zh) * 2020-02-21 2022-08-26 北京大学 一种GaN准垂直结构二极管及其制备方法
CN111404571A (zh) * 2020-03-19 2020-07-10 博微太赫兹信息科技有限公司 一种宽带无线通信提高射频频率的系统及方法
CN111477691B (zh) * 2020-05-06 2023-09-05 无锡众享科技有限公司 高耐压的氮化镓二极管及其制作方法
CN111863936B (zh) * 2020-06-03 2023-08-25 深圳市爱迪芯半导体有限公司 一种氮化镓基结势垒肖特基二极管及其制备方法
CN112466926A (zh) * 2020-11-02 2021-03-09 深圳大学 肖特基二极管及其制备方法
CN112768509B (zh) * 2021-02-03 2022-07-08 杭州中瑞宏芯半导体有限公司 一种反向恢复时间短的frd二极管及制备方法
CN113782587A (zh) * 2021-08-30 2021-12-10 山东大学 一种具有屏蔽环结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法
CN113823698B (zh) * 2021-08-30 2024-04-16 瑶芯微电子科技(上海)有限公司 一种SiC肖特基功率二极管及其制备方法
CN113964207B (zh) * 2021-08-30 2024-05-24 瑶芯微电子科技(上海)有限公司 一种SiC肖特基功率二极管及其制备方法
CN113964181A (zh) * 2021-09-07 2022-01-21 西安电子科技大学广州研究院 一种pn结基极耦合的氮化镓肖特基二极管及制备方法
CN113990918B (zh) * 2021-10-12 2023-10-20 山东大学 一种具有阶梯屏蔽环的垂直型ⅲ族氮化物功率半导体器件及其制备方法
CN113990920A (zh) * 2021-10-12 2022-01-28 山东大学 一种具有壳核结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法
CN114220869B (zh) * 2021-11-24 2023-11-07 山东大学 一种具有沟槽结构的垂直型氮化镓肖特基二极管及其制备方法
CN114497228A (zh) * 2021-12-31 2022-05-13 山东大学 一种基于n型导电SiC衬底的GaN完全垂直型电子器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579365A (zh) * 2012-07-24 2014-02-12 杭州恩能科技有限公司 一种新型二极管器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106604B2 (ja) * 2010-09-07 2012-12-26 株式会社東芝 半導体装置およびその製造方法
JP2012124268A (ja) * 2010-12-07 2012-06-28 Nippon Inter Electronics Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579365A (zh) * 2012-07-24 2014-02-12 杭州恩能科技有限公司 一种新型二极管器件

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