JP2017168561A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ボディダイオードに順方向電流を流す際に生じる帯状積層欠陥の成長を抑制でき、オン抵抗増加を抑制可能なワイドバンドギャップ半導体を用いた半導体装置を提供する。
【解決手段】ｎ^＋型ドレイン領域１上のｎ⁻型ドリフト領域２、ドリフト領域２上部のｐ型チャネル領域３ａ，３ｂ、ドリフト領域２上部の注入制限領域３ｃ、チャネル領域３ａ，３ｂ上部のｎ^＋型ソース領域５ａ，５ｂ、チャネル領域３ａ，３ｂ上の絶縁されたゲート電極８、ソース領域５ａ，５ｂ上のソース電極１０に接続され、注入制限領域３ｃ上のショットキーコンタクト電極１６を備え、ソース領域５ａ，５ｂからチャネル領域３ａ，３ｂ、ドリフト領域２を経由してドレイン領域１に至る経路をワイドバンドギャップ半導体材料を用いた主電流経路とし、電極１６と注入制限領域３ｃとのショットキー接合により電極１６を経由してドリフト領域２からの少数キャリアが注入されるのを制限する。
【選択図】図１

Description

本発明は、インバータやスイッチング電源等に使用される半導体装置及びその製造方法に関する。

図１１に、ＤＣ電源２３の正極側にＭＯＳＦＥＴ２０ａ，２０ｂのドレインが接続され、ＭＯＳＦＥＴ２０ａ，２０ｂのソースにはＭＯＳＦＥＴ２０ｃ，２０ｄのドレインが接続され、ＭＯＳＦＥＴ２０ｃ，２０ｄのソースにはＤＣ電源２３の負極側が接続された単相インバータを示す。ＭＯＳＦＥＴ２０ａのソース及びＭＯＳＦＥＴ２０ｃのドレインと、ＭＯＳＦＥＴ２０ｂのソース及びＭＯＳＦＥＴ２０ｄのドレインとの間には、負荷インダクタンス２４が接続されている。ＭＯＳＦＥＴ２０ａ〜２０ｄのゲートにはゲート駆動回路（ＧＤ）２２ａ〜２２ｄがそれぞれ接続されている。各ＭＯＳＦＥＴ２０ａ〜２０ｄにはダイオード２１ａ〜２１ｄがそれぞれ並列接続されている。

ＭＯＳＦＥＴ２０ａ及びＭＯＳＦＥＴ２０ｄが導通している場合には、矢印の実線で示すように電流Ｉａが負荷インダクタンス２４に流れている。このとき、ＭＯＳＦＥＴ２０ａ，２０ｄをオフすると、負荷インダクタンス２４に流れていた電流は転流し、矢印の破線で示すようにダイオード２１ｃ，２１ｂを流れる電流Ｉｂとなる。

ＭＯＳＦＥＴ２０ａ〜２０ｄとして、Ｓｉ−ＭＯＳＦＥＴを使用する場合には、ダイオード２１ａ〜２１ｄとして、Ｓｉ−ＭＯＳＦＥＴのｐｎ接合ダイオード（ボディダイオード）を使用する場合もある。しかしながら、図１２に示すような従来の炭化珪素（ＳｉＣ）パワーＭＯＳＦＥＴでは、ｐｎ接合ダイオードに電流を流すことは好ましくない。

図１２では、ＳｉＣからなるｎ^＋型の半導体基板（ドレイン領域）１０１上に半導体基板１０１より低不純物濃度のエピタキシャル層からなるｎ型のドリフト領域１０２が配置された構造を例示的に示している。図１２では、ユニットセルＣ１０１を構成するように、ドリフト領域１０２の上部には、複数のｐ型のチャネル領域１０３が設けられている。チャネル領域１０３の下部には、ｐ^＋型のベース領域１０４が設けられている。チャネル領域１０３の上部の一部にはｎ^＋型のソース領域１０５が設けられている。ベース領域１０４上には、ソース領域１０５に挟まれるように、ｐ^＋型のベースコンタクト領域１０６が設けられている。チャネル領域１０３上にはゲート絶縁膜１０７を介してゲート電極１０８が配置されている。ソース領域１０５及びベースコンタクト領域１０６上には、オーミックコンタクト電極１０９が配置されている。オーミックコンタクト電極１０９上には、ソース電極１１０が配置されており、ソース電極１１０とゲート電極１０８とは、層間絶縁膜１１７により絶縁されている。半導体基板１０１の裏面にはドレイン電極１１１が配置されている。ユニットセルＣ１０１に隣接するユニットセルＣ１０２の構造も、ユニットセルＣ１０１の構造と同様である。

図１２に示すＳｉＣ−ＭＯＳＦＥＴのｐｎ接合ダイオード（ボディダイオード）に順方向電流を流すと、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗が上昇する現象が発生することが知られている。ＳｉＣ−ＭＯＳＦＥＴを使用する場合には、チャネル領域１０３及びベース領域１０４とドリフト領域１０２で構成されるｐｎ接合ダイオードに電流を流すことは好ましくない。

また、図１１に示した電流Ｉｂの転流時に、ＭＯＳＦＥＴ２０ｃ，２０ｂをオンすることで通常のオン時と逆方向にチャネル電流を流すことでボディダイオードに電流が流れることを防止することは可能である。しかしながら、上下アームのＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄが同時にオンした場合にＤＣ電源２３の短絡が発生してしまうため、両方のＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄがオフしている期間（所謂デッドタイム）が存在し、その期間にはボディダイオードに順方向電流が流れてしまう。

このため、ボディダイオードに電流を流さないように、図１１に示すようにＭＯＳＦＥＴ２０ａ〜２０ｄに並列にダイオード２１ａ〜２１ｄを接続することが行われる。ダイオード２１ａ〜２１ｄとしては、ＳｉＣはＳｉの１０倍の絶縁破壊電界強度を持つため、高耐圧のショットキーバリアダイオードが使用可能であり、ターンオン時の損失や、ダイオードが逆回復したときに発生するリカバリ損失を低減することができる。しかしながら、ダイオード２１ａ〜２１ｄの順方向電圧がＭＯＳＦＥＴ２０ａ〜２０ｄのビルトイン電圧（ＳｉＣの場合約２．３Ｖ）以上になるとボディダイオードに電流が流れてしまうため、ダイオード２１ａ〜２１ｄの順方向降下電圧（Ｖｆ）を低減する必要があり、ダイオード２１ａ〜２１ｄのチップ面積の増大によるコストの増大を招く。

オン抵抗が増加する原因として、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに順方向電流を流したときに、伝導度変調が発生する際の多数キャリアと少数キャリアの再結合エネルギーでＳｉＣ結晶内の転移を起点として積層欠陥が成長し、電流経路に電流が流れにくい部分が増大することが指摘されている（例えば、非特許文献１参照。）。積層欠陥は、基板中に多く存在する基底面転移がエピタキシャル成長する過程で害が少ない転移に変換されるが、その際に積層欠陥の一部が残りオン抵抗が増加する原因の一つとされているが、まだ明確になっていない部分もあり、エピタキシャル成長の過程で発生する欠陥や高不純物濃度のイオン注入部分からの積層欠陥の成長等も報告されている。

この積層欠陥の形状はフォトルミネッセンス（ＰＬ）等により確認されており、図１３に示すように通常、三角形状の積層欠陥（三角欠陥）１１４と、帯状の積層欠陥（帯状欠陥）１１５が存在する。三角欠陥１１４は面積が比較的小さいため数が極端に多くなければオン抵抗に与える影響は少ない。一方、帯状欠陥１１５は面積が大きいため、１個でもオン抵抗に与える影響は大きい。このような三角欠陥１１４及び帯状欠陥１１５の成長の元となる転移等は結晶成長の条件の最適化等により減少させることは可能であるものの、完全に無くすることは容易ではない。

積層欠陥の成長を抑制する手法としては、エピタキシャル層のステップフロー成長方向に沿って電流制限領域を形成した炭化珪素半導体装置の構造が知られている（特許文献１参照。）。又、メサ状のｐ型アノードエミッタ層の長軸面が延在している方向を、＜１１−２０＞方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向としたバイポーラ半導体素子の構造が知られている（特許文献２参照。）。更に、ＳｉＣ単結晶よりなる基板、ＳｉＣよりなる第１導電型エピタキシャル層、ＳｉＣよりなる第２導電型半導体領域を順次積層し、第２導電型半導体領域の表面から、第１導電型エピタキシャル層と基板との界面にまで達し、積層欠陥の成長を停止させる欠陥停止領域を形成した炭化珪素半導体装置の構造が知られている（特許文献３参照。）。

以上のように、ワイドバンドギャップ半導体を使用した半導体装置において、ボディダイオードに順方向電流を流す際に生じる帯状の積層欠陥の成長を抑制するため手法が模索されている。

特開２０１３−２３２５７４号公報 特開２０１２−１４６９３２号公報 特許第４１００６８０号公報

ジェー・ディー・コールドウェル（Ｊ．Ｄ．Ｃａｌｄｗｅｌｌ）ら著、「４Ｈ−ＳｉＣにおける再結合誘起積層欠陥に関する駆動力（Ｏｎ ｔｈｅ ｄｒｉｖｉｎｇ ｆｏｒｃｅ ｆｏｒ ｒｅｃｏｍｂｉｎａｔｉｏｎ−ｉｎｄｕｃｅｄ ｓｔａｃｋｉｎｇ ｆａｕｌｔ ｍｏｔｉｏｎ ｉｎ ４Ｈ−ＳｉＣ）」、ジャーナル・オブ・アプライド・フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、１０８巻、２０１０年、ｐ．０４４５０３

本発明は、ボディダイオードに順方向電流を流す際に生じる帯状の積層欠陥の成長を抑制することができ、オン抵抗の増加を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様は、シリコンよりも禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、（ａ）第１導電型のドレイン領域と、（ｂ）ドレイン領域上に配置され、ドレイン領域より低不純物濃度の第１導電型のドリフト領域と、（ｃ）ドリフト領域の上部に設けられた第２導電型のチャネル領域と、（ｄ）ドリフト領域の上部にチャネル領域と離間して設けられた注入制限領域と、（ｅ）チャネル領域の上部の一部に設けられた第１導電型のソース領域と、（ｆ）チャネル領域上にゲート絶縁膜を介して配置されたゲート電極と、（ｇ）ソース領域上に配置されたソース電極と、（ｈ）ドレイン領域の裏面に配置されたドレイン電極と、（ｉ）ソース電極に接続されて、注入制限領域上に配置されたショットキーコンタクト電極とを備え、ソース領域からチャネル領域、ドリフト領域を経由してドレイン領域に至る経路を主電流経路とし、ショットキーコンタクト電極と注入制限領域がショットキー接合を構成することにより、ショットキーコンタクト電極を経由して前記第２導電型のチャネル領域から前記ドリフト領域に少数キャリアが注入されるのを制限する半導体装置であることを要旨とする。

本発明の他の態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料の第１導電型のドレイン領域上に、ドレイン領域より低不純物濃度の半導体材料で第１導電型のドリフト領域を形成する工程と、（ｂ）ドリフト領域の上部に第２導電型のチャネル領域を形成する工程と、（ｃ）ドリフト領域の上部にチャネル領域と離間するように注入制限領域を形成する工程と、（ｄ）チャネル領域の上部の一部に第１導電型のソース領域を形成する工程と、（ｅ）チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、（ｆ）チャネル領域及びソース領域上にソース電極を形成する工程と、（ｇ）ドレイン領域の裏面にドレイン電極を形成する工程と、（ｈ）ソース電極に接続するように注入制限領域にショットキーコンタクト電極を形成する工程とを含み、ショットキーコンタクト電極と注入制限領域がショットキー接合を構成することにより、ショットキーコンタクト電極を経由して前記第２導電型のチャネル領域から前記ドリフト領域に少数キャリアが注入されるのを制限する半導体装置の製造方法であることを要旨とする。

本発明によれば、ボディダイオードに順方向電流を流す際に生じる帯状の積層欠陥の成長を抑制することができ、オン抵抗の増加を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することができる。

第１の実施の形態に係る半導体装置の一例を示す要部断面図である。 第１の実施の形態に係る半導体装置の一例を示す平面図である。 第１の実施の形態に係る半導体装置の積層欠陥の成長の様子を示すＰＬ像を模式的に示す平面図である。 図４（ａ）及び図４（ｂ）は、第１の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。 図５（ａ）及び図５（ｂ）は、第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図４（ａ）及び図４（ｂ）に引き続く工程断面図である。 図６は、第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図５（ａ）及び図５（ｂ）に引き続く工程断面図である。 第２の実施の形態に係る半導体装置の一例を示す平面図である。 第３の実施の形態に係る半導体装置の一例を示す要部断面図である。 第３の実施の形態に係る半導体装置の等価回路図である。 第４の実施の形態に係る半導体装置の一例を示す要部断面図である。 単相インバータの動作を説明するための回路図である。 従来のプレナー型ＭＯＳＦＥＴの要部断面図である。 積層欠陥成長後のＰＬ像を模式的に示す図である。

以下において、本発明の第１〜第４の実施の形態について図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す第１〜第４の実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに９０°変えて観察すれば「上」「下」の称呼は「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置において、図１に示すように、通常動作セルＣ１と、通常動作セルＣ１に隣接して配列された欠陥成長抑制セルＣ２を有する構造を単位構造として、この単位構造を複数個配列したマルチチャネル構造である。通常動作セルＣ１はＭＯＳＦＥＴの通常動作を行うためのユニットセルであり、欠陥成長抑制セルＣ２は積層欠陥の成長を抑制するためのユニットセルである。単位構造には１本の欠陥成長抑制セルＣ２に対して複数本の通常動作セルＣ１が含まれていてもよい。また、連続した複数本の欠陥成長抑制セルと複数本の通常動作セルＣ１が含まれていてもよい。

第１の実施の形態に係る半導体装置は、図１に示すように、ＳｉＣからなる第１導電型（ｎ^＋型）のドレイン領域１と、ドレイン領域１上に配置され、ドレイン領域１より低不純物濃度の第１導電型（ｎ型）のドリフト領域２とを基本としている。ドレイン領域１はｎ^＋型の半導体基板で構成されている。

ドレイン領域１及びドリフト領域２の材料としては、ＳｉＣ、窒化ガリウム（ＧａＮ）、ダイヤモンド、窒化アルミニウム（ＡｌＮ）等のシリコン（Ｓｉ）よりも禁制帯幅が広いワイドバンドギャップ半導体がそれぞれ使用可能である。室温における３Ｃ−ＳｉＣの禁制帯幅は２．２３ｅＶ、４Ｈ−ＳｉＣの禁制帯幅は３．２６ｅＶ、６Ｈ−ＳｉＣの禁制帯幅は３．０２ｅＶ、ＧａＮの禁制帯幅は３．４ｅＶ、ダイヤモンドの禁制帯幅は５．５ｅＶ、ＡｌＮの禁制帯幅は６．２ｅＶであり、いずれもＳｉの禁制帯幅１．１１ｅＶよりも広い。より好ましくは禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体である。ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義しているが、本発明では室温における禁制帯幅２．２３ｅＶの３Ｃ−ＳｉＣが含まれる禁制帯幅の領域が、より好ましいワイドバンドギャップ半導体の定義領域となる。

ドレイン領域１を構成する半導体基板をＳｉＣ基板として、Ｓｉ面やＣ面を使用する場合には、通常は＜１１−２０＞方向をオフ方向とする。例えばＳｉＣからなる１２００Ｖ耐圧素子においては、ドリフト領域２の不純物濃度は１×１０^１６ｃｍ^−３程度であり、厚さは約１０μｍであり、高耐圧であるほど濃度は低く、厚さは厚くする必要がある。

通常動作セルＣ１において、ドリフト領域２の上部には、複数の第２導電型（ｐ型）のチャネル領域３ａ，３ｂが選択的に設けられている。チャネル領域３ａ，３ｂの下部には、チャネル領域３ａ，３ｂより高不純物濃度の第２導電型（ｐ^＋型）のベース領域４ａが設けられている。ベース領域４ａは、チャネル領域３ａ，３ｂとドリフト領域２の間のｐｎ接合に高い逆バイアスが印加された場合に、チャネル領域３ａ，３ｂがパンチスルーすることを防止する機能を有する。

チャネル領域３ａ，３ｂの上部には、第１導電型（ｎ^＋型）のソース領域５ａ，５ｂが選択的にそれぞれ設けられている。ベース領域４ａ上には、ソース領域５ａ，５ｂに挟まれ、且つチャネル領域３ａ，３ｂと接するように、第２導電型（ｐ^＋型）のベースコンタクト領域６が設けられている。ソース領域５ａ，５ｂ及びベースコンタクト領域６上には、ベースコンタクト領域６とオーミック接触するオーミックコンタクト電極９が配置されている。ベースコンタクト領域６は、オーミックコンタクト電極９とのコンタクト抵抗を低減するために、ベース領域４ａより高不純物濃度に設定されている。オーミックコンタクト電極９から一定のバイアスを印加することにより、チャネル領域３ａ，３ｂ及びベース領域４ａの電位が安定する。

チャネル領域３ａ，３ｂ上からドリフト領域２上に亘って、ゲート絶縁膜７を介してドープドポリシリコン等からなるゲート電極８ａ，８ｂがそれぞれ配置されている。この様な高耐圧素子では１５Ｖ〜３０Ｖ程度のゲート電圧で駆動する場合が多く、信頼性を確保する上でゲート絶縁膜７の厚さは通常５０ｎｍ〜１５０ｎｍ程度とされる。

オーミックコンタクト電極９の材料としては、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ニッケルシリサイド（ＮｉＳｉ）及びチタンシリサイド（ＴｉＳｉ）等が使用可能であり適宜選択される。オーミックコンタクト電極９は、その上に配置されたソース電極１０と電気的に且つ金属学的に接続されている。ソース電極１０とゲート電極８ａ，８ｂ，８ｃとは層間絶縁膜１７により絶縁されている。ドレイン領域１の裏面にはドレイン電極１１が配置されている。

一方、欠陥成長抑制セルＣ２においては、ドリフト領域２の上部にチャネル領域３ａ，３ｂと離間して第２導電型（ｐ型）の半導体領域（注入制限領域）３ｃが選択的に設けられている。ドリフト領域２と半導体領域３ｃの間には、半導体領域３ｃより高不純物濃度の第２導電型（ｐ^＋型）の半導体領域４ｂが設けられている。半導体領域３ｃ及び半導体領域４ｂは、通常動作セルＣ１のチャネル領域３ａ，３ｂ及びｂベース領域４ａを形成する工程において同時に形成可能である。

半導体領域３ｃ上には、半導体領域３ｃとショットキー接触するショットキーコンタクト電極１６が配置されている。ショットキーコンタクト電極１６は、ソース電極１０に接続されている。ショットキーコンタクト電極１６の材料としては、例えばＮｉ、Ｃｏ、Ｗ、Ｔａ、Ｔｉ、Ｃｒ、Ｍｏ、Ｚｒ、ＮｉＳｉ及びＴｉＳｉ等が使用可能であり、半導体領域３ｃの不純物濃度等に応じて適宜選択される。半導体領域３ｃは、ショットキーコンタクト電極１６とショットキー接合を構成することにより、ショットキーコンタクト電極１６からの正孔の注入を制限する注入制限領域を構成する。

半導体領域３ｃの通常動作セルＣ１側の端部上には、ゲート絶縁膜７を介してゲート電極８ｂが半導体領域３ｃに対し部分的に重なるように配置されている。半導体領域３ｃの通常動作セルＣ１側とは反対側の端部上には、ゲート絶縁膜７を介してゲート電極８ｃが半導体領域３ｃに対し部分的に重なるように配置されている。

図１に示すように、層間絶縁膜１７の上を含めた全面にはＴｉ膜１９、窒化チタン（ＴｉＮ）膜２０及びＴｉ膜２１等のバリアメタルが設けられていてもよい。

第１の実施の形態に係る半導体装置では、ソース電極１０に対しゲート電極８ａ，８ｂ，８ｃに閾値以上の電圧を印加すると、通常動作セルＣ１においては、ゲート電極８直下のチャネル領域３ａ，３ｂの表層にｎ型反転層が形成される。この状態で、ドレイン電極１１にソース電極１０よりも高い電圧を印加すると、通常動作セルＣ１において、ドレイン電極１１から、ドレイン領域１、ドリフト領域２、チャネル領域３ａの表層のｎ型反転層、ソース領域５ａ、オーミックコンタクト電極９を経由してソース電極１０に至る主電流経路と、ドレイン電極１１から、ドレイン領域１、ドリフト領域２、チャネル領域３ｂの表層のｎ型反転層、ソース領域５ｂ、オーミックコンタクト電極９を経由してソース電極１０に至る主電流経路が形成されて、ドレイン電極１１からソース電極１０へ電流が流れる。即ち、第１の実施の形態に係る半導体装置は、ワイドバンドギャップ半導体材料を主電流経路に用いており、ドレイン領域１からドリフト領域２、チャネル領域３ａ，３ｂを経由してソース領域５ａ，５ｂに至る経路を主電流経路としている。

次に、ソース電極１０に対しゲート電極８ａ，８ｂ，８ｃに閾値以下の電圧を印加すると、通常動作セルＣ１においては、チャネル領域３ａ，３ｂの表層のｎ型反転層が消滅するため電流は流れない。一方、欠陥成長抑制セルＣ２においては、半導体領域３ｃ、半導体領域４ｂ及びドリフト領域２で構成されるｐｎ接合ボディダイオードに逆バイアスが印加されると、半導体領域３ｃとショットキーコンタクト電極１６で構成されるショットキー接合は順バイアスとなる。このため、正孔をショットキーコンタクト電極１６側に流出させることができる。したがって、半導体領域３ｃ、半導体領域４ｂ及びドリフト領域２で構成されるｐｎ接合の空乏層の形成には支障がなく、耐圧は低下しない。

また、図１１のＩｂが流れる状態、すなわちＭＯＳＦＥＴ２０ｂ、２０ｃのソース電極１０にドレイン電極１１よりもｐｎ接合のビルトイン電圧以上高い電圧が印加された場合は、通常動作セルＣ１において半導体領域３ａ、半導体領域４ａ及びドリフト領域２で構成されるｐｎ接合に順バイアスが印加されドリフト領域に正孔が注入される。通常動作セルＣ１では半導体領域３ａ、半導体領域４ａはベースコンタクト領域６およびオーミックコンタクト電極９を介してソース電極１０に接続されているためこの正孔の注入は順バイアスが印加されている限り継続的に発生する。

一方、欠陥成長抑制セルＣ２においては、半導体領域３ｃとショットキーコンタクト電極１６によりショットキー接合を構成し、正孔に対するエネルギー障壁が形成されている。このため、半導体領域３ｃ、半導体領域４ｂ及びドリフト領域２で構成されるｐｎ接合に順バイアスが印加されると、半導体領域３ｃとショットキーコンタクト電極１６で構成されるショットキー接合は逆バイアスとなる。このため、ショットキーコンタクト電極１６から半導体領域３ｃへ正孔を連続的に供給できなくなり、半導体領域３ｃへの正孔の注入が制限される。したがって、半導体領域３ｃ、半導体領域４ｂ及びドリフト領域２で構成されるｐｎ接合ボディダイオードへの電流の流れが阻止され、ボディダイオードに電流が流れた際に生じる積層欠陥の成長が抑制される。

なお、図１に示した欠陥成長抑制セルＣ２において、通常動作セルＣ１のベースコンタクト領域６に対応するベースコンタクト領域を設けていないのは、薄い空乏層によりトンネル電流が流れ、擬似的にオーミックコンタクトとなることを防止するためである。欠陥成長抑制セルＣ２において、ショットキーコンタクト電極１６とショットキー接合が形成される範囲の不純物濃度のベースコンタクト領域である場合には、ショットキーコンタクト電極１６と半導体領域４ｂとの間にベースコンタクト領域を設けてもよい。

また、図１に示した欠陥成長抑制セルＣ２において、通常動作セルＣ１のソース領域５ａ，５ｂに対応するソース領域を設けてもよいが、通常通電時の電流に寄与するにはソース領域との接合はオーミックである必要があり構造が複雑で製造が困難になる。更に、半導体領域３ｃの電位がショットキー接合のビルトイン電圧により上昇し易いため、ソース領域、半導体領域３ｃ及びドリフト領域２で構成される寄生バイポーラトランジスタが動作し易く、アバランシェ耐量の劣化等が生じる可能性がある。

図１において、ゲート電極８ｂの直下のドリフト領域２が表面に露出した幅Ｗ２を有する部分は、ｐ型領域が存在しないため、少数キャリアが注入されない部分である。但し、ゲート電極８ｂの直下のドリフト領域２が表面に露出した部分の幅Ｗ２は数μｍ以下と非常に狭いため、ベース領域４ａから注入された少数キャリア（正孔）が拡散により広がり、積層欠陥の成長をこの領域で阻止することはできない。一方、ゲート電極８ｂの直下のドリフト領域２が表面に露出した部分の幅Ｗ２を広げると、ゲート電極８ｂ直下のドリフト領域２が表面に露出した部分をベース領域４ａから伸びる空乏層でピンチオフできなくなり、耐圧の低下やゲート絶縁膜７の電界強度の上昇に伴いゲート絶縁膜７が破壊される等の不具合が発生する。そこで、少数キャリアが注入されない半導体領域（注入制限領域）３ｃの幅Ｗ１を、ゲート電極８ｂの直下のドリフト領域２が表面に露出した部分の幅Ｗ２よりも大きくすることにより、欠陥成長抑制セルＣ２において積層欠陥の成長を有効に抑制することができる。

図２の第１の実施の形態に係る半導体装置の平面図のＡ−Ａ方向から見た断面図が図１に対応している。図２に示すように、半導体基板（ドレイン領域）１に枠状に周辺耐圧構造１３が設けられ、周辺耐圧構造１３に囲まれて活性領域１２が設けられている。活性領域１２内にはゲートパッド２２が配置されるとともに、ストライプ状のオーミックコンタクト電極９及びショットキーコンタクト電極１６が平行に配列されている。図２では便宜的にオーミックコンタクト電極９及びショットキーコンタクト電極１６の配列を示すが、オーミックコンタクト電極９及びショットキーコンタクト電極１６に対応して、図１に示した通常動作セルＣ１及び欠陥成長抑制セルＣ２が配列されている。図２の配列パターンでは１本の欠陥成長抑制セルＣ２に対し、４本の通常動作セルＣ１を含ませた単位構造が例示されている。

すなわち、オーミックコンタクト電極９に対応する通常動作セルＣ１は、４本ずつ平行に周期的に配列されている。ショットキーコンタクト電極１６に対応する欠陥成長抑制セルＣ２が、通常動作セルＣ１の２本の配列に両側を挟まれて単位構造を構成し、この単位構造が周期的に配列されている。一般的にＳｉＣ基板のＳｉ面やＣ面を半導体基板１として使用する場合、＜１１−２０＞方向がオフ方向となるが、帯状の積層欠陥は、＜１１−２０＞方向に直交する方向に成長する。通常動作セルＣ１及び欠陥成長抑制セルＣ２の配列方向は、図２に矢印で示すように、オフ方向に平行な方向、即ち、帯状の積層欠陥の成長方向に対して直交する方向に延在するように規定されている。

図２においては、オーミックコンタクト電極９に対応する通常動作セルＣ１の４本の配列の間に、ショットキーコンタクト電極１６に対応する欠陥成長抑制セルＣ２を１本ずつ配置した構造として捉えることも可能であるが、通常動作セルＣ１及び欠陥成長抑制セルＣ２の本数はそれぞれ特に限定されない。図２では欠陥成長抑制セルＣ２はチップ上に５本配列された場合を例示しているが、例えば、活性領域の大きさ、セルピッチやドリフト領域２のライフタイムや厚さに応じて欠陥成長抑制セルＣ２の本数を６本以上にして配列してもよい。ドリフト領域２のライフタイムが長い場合や厚さが厚い場合には、少数キャリア（正孔）の広がりが大きくなるため、１チップ上に、例えば１０本程度以上に欠陥成長抑制セルＣ２の本数を多くする場合もありうる。欠陥成長抑制セルＣ２は、通常オン時の電流に寄与しないため、帯状の積層欠陥の成長を停止できる範囲で最小限にすることが有効であり、通常動作セルＣ１との面積比を１０％以下にすることが望ましい。

また、ドリフト領域２に電子線照射、プロトン照射等によるライフタイムキラーの導入を実施することによりライフタイムを低減し、欠陥成長抑制セルＣ２の本数を低減可能である。なお、プロトン照射は深さ制御が可能であるため、ベース領域４ａより若干深い部分に導入すると、それより深い部分全体の少数キャリア密度を減少させることができる。

図３は、積層欠陥の原因となる転移等が存在した場合に、第１の実施の形態に係る半導体装置のボディダイオード通電後の三角形の積層欠陥１４及び帯状の積層欠陥１５の成長状況を模式的に示す。図３において、分かり易くするため、図２で示したショットキーコンタクト電極１６の配列のみを示し、通常動作セルＣ１側の構造となるオーミックコンタクト電極９の配列の図示を省略している。図３に示すように、帯状の積層欠陥１５は、半導体基板１の＜１１−２０＞方向をオフ方向とする場合、オフ方向である＜１１−２０＞方向に直交する方向に成長するが、帯状の積層欠陥１５の成長する方向に直交する方向に欠陥成長抑制セルＣ２が延在しているため、帯状の積層欠陥１５の成長が欠陥成長抑制セルＣ２に到達した時点で停止している。

以上説明したように、第１の実施の形態に係る半導体装置によれば、欠陥成長抑制セルＣ２において、ショットキーコンタクト電極１６とショットキー接合を構成し、ボディダイオードに順方向電流を流す際に少数キャリアの注入が制限される半導体領域（注入制限領域）３ｃを設けたことにより、ボディダイオードに順方向電流を流すことで生じる帯状の積層欠陥の成長を抑制することができる。したがって、オン抵抗の増加を抑制可能となる。

次に、図１、図４（ａ）〜図６を参照しながら、第１の実施の形態に係る半導体装置の製造方法の一例を説明する。なお、以下で説明する半導体装置の製造方法は一例であって、第１の実施の形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。

（ａ）図４（ａ）に示すように、ＳｉＣ等のワイドバンドギャップ半導体材料からなるｎ^＋型の半導体基板をドレイン領域１として、ドレイン領域１上に、ドレイン領域１より低不純物濃度のｎ⁻型のドリフト領域２をエピタキシャル成長させる。

（ｂ）次に、ドリフト領域２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクと用いて、アルミニウム（Ａｌ）やホウ素（Ｂ）等のｐ型不純物をドリフト領域２の表面に注入飛程が異なるように加速電圧を変えた多段のイオン注入をする。高加速電圧側ではベース領域４ａ及び半導体領域４ｂを実現する高ドーズ量で多段イオン注入し、低加速電圧側では半導体層３及び半導体領域３ｃを実現するように高加速電圧側よりも低ドーズ量でイオン注入する。この際、ベース領域４ａ及び半導体領域４ｂを実現するために軽いイオンであるＢイオンを注入し、半導体層３及び半導体領域３ｃを実現するためにＢよりも重いイオンであるＡｌイオンを注入してもよい。残存したフォトレジスト膜は剥離液又はアッシング等で除去する。

その後の熱処理により、図４（ｂ）に示すように、通常動作セルＣ１を形成する領域においては、ドリフト領域２の上部にｐ型の半導体層３及びｐ^＋型のベース領域４ａをそれぞれ形成すると同時に、欠陥成長抑制セルＣ２を形成する領域においては、ドリフト領域２の上部にｐ型の半導体領域３ｃ及びｐ^＋型の半導体領域４ｂを形成する。ここで、半導体層３、ベース領域４ａ、半導体領域３ｃ及び半導体領域４ｂの形成位置は、図２に示すようにオフ方向に平行に延伸するストライプ形状の通常動作セルＣ１，Ｃ２が形成されるように規定される。

（ｃ）次に、ドリフト領域２の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物イオンを通常動作セルＣ１の部分に選択的に多段に注入する。そして、更に別のフォトレジスト膜をマスクとして用いて、Ａｌイオンを注入する。その後の熱処理によって、図５（ａ）に示すように、ドリフト領域２の上部にｐ^＋型のベースコンタクト領域６及びｎ^＋型のソース領域５ａ，５ｂが形成される。

次に、図５（ａ）に示したドリフト領域２の表面を熱酸化し、シリコン酸化膜（ＳｉＯ_２膜）からなるゲート絶縁膜７を形成する。そして、化学気相成長（ＣＶＤ）法等により、図５（ｂ）に示すように、ゲート絶縁膜７上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）８を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、ゲート絶縁膜７及びドープドポリシリコン層８の一部を選択的に除去して、ゲート電極８ａ，８ｂ，８ｃを形成する。

次に、図５（ｂ）に示すように、ＣＶＤ法等により、ゲート電極８ａ，８ｂ，８ｃ、半導体領域３ｃ、ソース領域５ａ，５ｂ及びベースコンタクト領域６の上面にリンシリケートグラス（ＰＳＧ）膜等からなる層間絶縁膜１７を堆積する。

（ｄ）次に、層間絶縁膜１７上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜１７の一部を選択的に除去して、ベースコンタクト領域６、ソース領域５ａ，５ｂ、半導体領域３ｃを露出させる。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図６に示すように、ゲート電極８ａ，８ｂ，８ｃを覆うように層間絶縁膜１７が形成される。

（ｅ）次に、スパッタ法又は蒸着法等により、ベースコンタクト領域６、ソース領域５ａ，５ｂ及び半導体領域３ｃ上にＮｉの金属膜を堆積することによりオーミックコンタクト電極９とショットキーコンタクト電極１６を形成する。

（ｆ）次に、スパッタ法又は蒸着法等により、図１に示すように、層間絶縁膜１７の上を含めた全面にＴｉ膜１９、ＴｉＮ膜２０及びＴｉ膜２１のバリアメタルを形成し、オーミックコンタクト電極９及びショットキーコンタクト電極１６に接続するＡｌからなるソース電極１０を形成する。層間絶縁膜１７を覆っているＴｉ膜１９、ＴｉＮ膜２０及びＴｉ膜２１は、バリアメタルであるが、その目的は、Ｔｉ膜１９，２１でＡｌ等からなるソース電極１０を介して侵入する水素等によってＭＯＳの動作特性が変動するのを防ぐ為の水素吸蔵であり、ＴｉＮ膜２０はＡｌとＴｉの合金化でＴｉの吸蔵効果を損なわない為である。その後、ドレイン領域１の裏面にドレイン電極１１を形成する。金属電極の形成後にはシンタリングの熱処理を行う。

そして、電子線を照射することにより、ドリフト領域２のキャリアのライフタイムを短縮させる。その後の熱処理により、電子線の照射により設けられたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、第１の実施の形態に係る半導体装置が完成する。

第１の実施の形態に係る半導体装置の製造方法によれば、帯状の積層欠陥の成長を抑制することができ、オン抵抗の増加を抑制可能となる半導体装置を実現可能となる。なお、ドレイン電極１１を形成した後に電子線を照射する場合を説明したが、ドレイン電極１１を形成する前の段階で電子線を照射してもよい。また、電子線照射後の電子線アニールを行わない場合もある。また、電子線を照射する代わりに、プロトンやヘリウム等の荷電粒子線や、中性子線等の非荷電粒子線を照射してもよい。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図７に示すように、平面パターンとして見た場合に、六角形のオーミックコンタクト電極９及びショットキーコンタクト電極１６にそれぞれ対応する六角形のユニットセルを備える点が、図２に示したストライプ状のオーミックコンタクト電極９及びショットキーコンタクト電極１６にそれぞれ対応するストライプ状のユニットセルと異なる。

オーミックコンタクト電極９及びショットキーコンタクト電極１６に対応するユニットセルは、オフ方向に平行に２列ずつ配列されている。オーミックコンタクト電極９に対応するユニットセルと、ショットキーコンタクト電極１６に対応するユニットセルとは、帯状の積層欠陥の成長方向に沿って、２列ずつ交互且つ周期的に配列されている。例えばドレイン領域１を構成する半導体基板が＜１１−２０＞方向にオフ方向を有する場合、＜１１−２０＞方向に直交する方向が帯状の積層欠陥の成長方向となる。

図７においては、ショットキーコンタクト電極１６を有するユニットセルを２列隣接して配置しているが、ショットキーコンタクト電極１６を有するユニットセルの本数はこれに限定されず、ボディダイオードに電流を流した場合の少数キャリアの広がりに応じて増減可能である。第２の実施の形態においても、ショットキーコンタクト電極１６を有するユニットセルは、オン時の電流に寄与しないため、積層欠陥の成長を防止する目的を達成する範囲で、オーミックコンタクト電極９を有するユニットセルとの面積比を１０％以下にすることが望ましい。

第２の実施の形態に係る半導体装置によれば、第１の実施の形態と同様に、帯状の積層欠陥の成長を抑制するためのショットキーコンタクト電極１６を有するユニットセルを、帯状の積層欠陥の成長方向に直交する方向に延在させることにより、帯状の積層欠陥の成長を抑制することができる。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図８に示すように、積層欠陥の成長を抑制するための欠陥成長抑制セルＣ２の構成が、図１に示した欠陥成長抑制セルＣ２の構成と異なる。層間絶縁膜１７の上を含めた全面にＴｉ膜１９、ＴｉＮ膜２０及びＴｉ膜２１のバリアメタルは図示を省略しているが、図１と同様に設けるのが好ましい。欠陥成長抑制セルＣ２において、ドリフト領域２の上部にはｐ型の半導体領域３ｃ，３ｄが設けられている。半導体領域３ｃ，３ｄの下部にはｐ^＋型の半導体領域４ｂ，４ｃが設けられている。半導体領域３ｃ，３ｄ及び半導体領域４ｂ，４ｃは、通常動作セルＣ１のチャネル領域３ａ，３ｂ及びベース領域４ａを形成する工程において同時に形成可能である。ドリフト領域２の半導体領域３ｃ，３ｄに挟まれた部分は、ショットキーコンタクト電極１８にショットキー接触し、ショットキーコンタクト電極１８からの少数キャリアの注入を制限する注入制限領域を構成する。

第３の実施の形態に係る半導体装置によれば、ドリフト領域２の半導体領域３ｃ，３ｄに挟まれた部分が、ショットキーコンタクト電極１８からの少数キャリアの注入を制限して、ボディダイオードに電流を流さないため、積層欠陥の成長を防止することができる。

更に、第３の実施の形態に係る半導体装置は、図９の等価回路に示すように、通常動作セルＣ１により構成されるＭＯＳＦＥＴＱ１に、ボディダイオードをバイパスする、ドリフト領域２及びショットキーコンタクト電極１８により構成されるショットキーバリアダイオードＤ１を並列接続した構成となる。即ち、図１１に示した外付けダイオード２１ａ〜２１ｄに相当するショットキーバリアダイオードＤ１を内蔵していることと等価であり、積層欠陥の成長を防止する上で２重の効果を奏する。

第３の実施の形態においては、欠陥成長抑制セルＣ２は、並列のショットキーバリアダイオードＤ１の機能を持つので、第１の実施の形態に係る欠陥成長抑制セルＣ２よりも通常動作セルＣ１に対する面積比を大きな面積比（例えば３０％）としてもよい。

なお、図８においてショットキーコンタクト電極１８と半導体領域３ｃ，３ｄとは接していないが、ショットキーコンタクト電極１８と半導体領域３ｃ，３ｄがショットキー接触する場合には、ショットキーコンタクト電極１８と半導体領域３ｃ，３ｄが接していてもよい。この場合、半導体領域３ｃ，３ｄには、ショットキー接合端のガードリングの機能を持たせることができる。

また、ショットキーコンタクト電極１８の材料としては、ショットキーバリアダイオードＤ１の電流立ち上り電圧を小さくするため、電子に対する障壁が比較的低い金属が好ましく、例えばＴｉが採用可能である。Ｔｉ等からなるショットキーコンタクト電極１８は正孔に対する障壁が大きいので、正孔の注入を十分に低減できる。したがって、通常動作セルＣ１のチャネル領域３ａ，３ｂとオーミック接触するオーミックコンタクト電極９と、ドリフト領域２とショットキー接触するショットキーコンタクト電極１８とは、同一の材料を使用することが工数を削減できるので製造上有効であるが、互いに異なる材料を使用してもよい。

（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置は、図１０に示すように、積層欠陥の成長を抑制するための欠陥成長抑制セルＣ２の構成が、図８と示した欠陥成長抑制セルＣ２の構成と異なる。層間絶縁膜１７の上を含めた全面にＴｉ膜１９、ＴｉＮ膜２０及びＴｉ膜２１のバリアメタルは図示を省略しているが、図１と同様に設けるのが好ましい。欠陥成長抑制セルＣ２において、ドリフト領域２の上部にｐ型の半導体領域３ｃ，３ｄ，３ｅが設けられている。半導体領域３ｃ，３ｄ，３ｅの下部にはｐ^＋型の半導体領域４ｂ，４ｃ，４ｄが設けられている。半導体領域３ｃ，３ｄ，３ｅ及び半導体領域４ｂ，４ｃ，４ｄは、通常動作セルＣ１のチャネル領域３ａ，３ｂ及びベース領域４ａを形成する工程において同時に形成可能である。

半導体領域３ｃ，３ｄ，３ｅは、ショットキーコンタクト電極１８の一部とショットキー接触している。ドリフト領域２の半導体領域３ｃ，３ｄ，３ｅに挟まれた部分は、ショットキーコンタクト電極１８の他の一部とショットキー接触している。即ち、半導体領域３ｃ，３ｄ，３ｅと、半導体領域３ｃ，３ｄ，３ｅに挟まれたドリフト領域２の部分が、ショットキーコンタクト電極１８からの少数キャリアの注入を制限する注入制限領域となる。

半導体領域３ｃ，３ｄ，３ｅ及び半導体領域４ｂ，４ｃ，４ｄは更に、ドリフト領域２の表面のショットキー接合付近の電界を緩和し、漏れ電流を低減する所謂ジャンクションバリアショットキーバリアダイオード（ＪＢＳ）として機能する。図１０では、ゲート電極８ｂは欠陥成長抑制セルＣ２側で短くなっているが、ソース領域が無い欠陥成長抑制セルＣ２側ではソース領域まで延在する必要がなく、半導体領域３ｃに対するフィールドプレートの役割さえ持てば良いためである。このため、欠陥成長抑制セルＣ２の半導体領域３ｃ，３ｄ，３ｅと、半導体領域３ｃ，３ｄ，３ｅに挟まれたドリフト領域２の部分で構成される注入制限領域の幅Ｗ３を相対的に拡大し、ショットキー接合面積を増大することが可能となる。

（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、第１〜第４の実施の形態においては、欠陥成長抑制セルＣ２を通常動作セルＣ１と同じピッチで設けた場合を説明したが、必要に応じて欠陥成長抑制セルＣ２のピッチを増減することも可能である。特に、複数のピッチ分の欠陥成長抑制セルＣ２が必要な場合には、ピッチが大きな欠陥成長抑制セルＣ２とすることで欠陥成長抑制セルＣ２間の不要なゲート電極分の面積を節約することができる。

また、通常動作セルＣ１を、図７に示すような六角形セルや四角形セルとする場合、欠陥成長抑制セルＣ２を通常動作セルＣ１と同じ形状とする代わりに、長方形に近い形状としてもよい。これにより、並列ショットキーバリアダイオードの有効面積を増大することが可能である。

例えば、本発明の実施の形態においては、図１に示したプレナー型且つ縦型のパワーＭＯＳＦＥＴの構造を説明したが、図１に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴでも構わない。又、本発明の半導体装置はＦＥＴに限定されるものでもなく、静電誘導型トランジスタ（ＳＩＴ）にも適用可能である。

このように、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法及びこれに用いる半導体製造装置に適用可能である。

１，１０１…半導体基板（ドレイン領域）
２，１０２…ドリフト領域
３ａ，３ｂ，１０３…チャネル領域
３ｃ，３ｄ，３ｅ，４ｂ，４ｃ，４ｄ…半導体領域
４ａ，１０４…ベース領域
５ａ，５ｂ，１０５…ソース領域
６，１０６…ベースコンタクト領域
７，１０７…ゲート絶縁膜
８ａ，８ｂ，８ｃ，１０８…ゲート電極
９，１０９…オーミックコンタクト電極
１０，１１０…ソース電極
１１，１１１…ドレイン電極
１２，１１２…活性領域
１３，１１３…周辺耐圧構造
１４，１１４…三角欠陥
１５，１１５…帯状欠陥
１６，１８…ショットキーコンタクト電極
１７，１１７…層間絶縁膜
１９，２１…Ｔｉ膜
２０…ＴｉＮ膜
２２，１２０…ゲートパッド
２０ａ，２０ｂ，２０ｃ，２０ｄ…ＭＯＳＦＥＴ
２１ａ，２１ｂ，２１ｃ，２１ｄ…ショットキーバリアダイオード
２２ａ，２２ｂ，２２ｃ，２２ｄ…ゲート駆動回路
２３…ＤＣ電源
２４…負荷インダクタンス
Ｃ１，Ｃ２，Ｃ１０１，Ｃ１０２…ユニットセル

Claims (8)

1. シリコンよりも禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、
   第１導電型のドレイン領域と、
   前記ドレイン領域上に配置され、前記ドレイン領域より低不純物濃度の第１導電型のドリフト領域と、
   前記ドリフト領域の上部に設けられた第２導電型のチャネル領域と、
   前記ドリフト領域の上部に前記チャネル領域と離間して設けられた注入制限領域と、
   前記チャネル領域の上部の一部に設けられた第１導電型のソース領域と、
   前記チャネル領域上にゲート絶縁膜を介して配置されたゲート電極と、
   前記ソース領域上に配置されたソース電極と、
   前記ドレイン領域の裏面に配置されたドレイン電極と、
   前記ソース電極に接続されて、前記注入制限領域上に配置されたショットキーコンタクト電極とを備え、
   前記ソース領域から前記チャネル領域、前記ドリフト領域を経由して前記ドレイン領域に至る経路を前記主電流経路とし、前記ショットキーコンタクト電極と前記注入制限領域がショットキー接合を構成することにより、前記ショットキーコンタクト電極を経由して前記第２導電型のチャネル領域から前記ドリフト領域に少数キャリアが注入されるのを制限することを特徴とする半導体装置。
2. 前記注入制限領域が、前記ドレイン領域を定義する半導体基板のオフ方向により規定される帯状の積層欠陥の成長方向に対して直交する方向に延在し、
   前記成長方向に沿った前記注入制限領域の幅が、前記ゲート電極直下に位置する部分となる前記ドリフト領域の幅よりも広い
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記注入制限領域が、前記ショットキーコンタクト電極とショットキー接触するように、前記ドリフト領域の上部に前記チャネル領域と離間して設けられた第２導電型の半導体領域を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記注入制限領域が、
   前記ドリフト領域の上部に前記チャネル領域と離間して設けられた第２導電型の半導体領域を有し、
   前記半導体領域に隣接する部分となる前記ドリフト領域が前記ショットキーコンタクト電極とショットキー接触することを特徴とする請求項１又は２に記載の半導体装置。
5. 前記半導体領域が前記ショットキーコンタクト電極とショットキー接触することを特徴とする請求項４に記載の半導体装置。
6. 前記ドリフト領域にライフタイムキラーが導入されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンド又は窒化アルミニウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. シリコンよりも禁制帯幅が広い半導体材料の第１導電型のドレイン領域上に、前記ドレイン領域より低不純物濃度の前記半導体材料で第１導電型のドリフト領域を形成する工程と、
   前記ドリフト領域の上部に第２導電型のチャネル領域を形成する工程と、
   前記ドリフト領域の上部に前記チャネル領域と離間するように注入制限領域を形成する工程と、
   前記チャネル領域の上部の一部に第１導電型のソース領域を形成する工程と、
   前記チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記チャネル領域及び前記ソース領域上にソース電極を形成する工程と、
   前記ドレイン領域の裏面にドレイン電極を形成する工程と、
   前記ソース電極に接続するように前記注入制限領域にショットキーコンタクト電極を形成する工程とを含み、
   前記ショットキーコンタクト電極と前記注入制限領域がショットキー接合を構成することにより、前記ショットキーコンタクト電極を経由して前記第２導電型のチャネル領域から前記ドリフト領域に少数キャリアが注入されるのを制限することを特徴とする半導体装置の製造方法。

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