JPH08227895A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH08227895A JPH08227895A JP7031148A JP3114895A JPH08227895A JP H08227895 A JPH08227895 A JP H08227895A JP 7031148 A JP7031148 A JP 7031148A JP 3114895 A JP3114895 A JP 3114895A JP H08227895 A JPH08227895 A JP H08227895A
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Abstract
(57)【要約】
【目的】高速のスイッチング特性で、かつ、高い耐圧ま
たはリーク電流の少ない特性を有する半導体装置および
その製法を提供する。 【構成】半導体基板１０に該基板表面と平行なｐｎ接合
２０が形成された素子部の該ｐｎ接合の上下方向のみに
粒子線の照射による結晶欠陥２１が形成され、前記ｐｎ
接合部以外の前記素子部の基板表面には粒子線放射抑制
用のチッ化ケイ素膜１７が設けられている。
たはリーク電流の少ない特性を有する半導体装置および
その製法を提供する。 【構成】半導体基板１０に該基板表面と平行なｐｎ接合
２０が形成された素子部の該ｐｎ接合の上下方向のみに
粒子線の照射による結晶欠陥２１が形成され、前記ｐｎ
接合部以外の前記素子部の基板表面には粒子線放射抑制
用のチッ化ケイ素膜１７が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、ダイオード、トランジ
スタ、サイリスタ、ＭＯＳＦＥＴなどの半導体装置であ
って、高速スイッチング特性を有するとともに高い耐圧
もしくは小さなリーク電流の特性を有する半導体装置お
よびその製法に関する。
スタ、サイリスタ、ＭＯＳＦＥＴなどの半導体装置であ
って、高速スイッチング特性を有するとともに高い耐圧
もしくは小さなリーク電流の特性を有する半導体装置お
よびその製法に関する。
【０００２】
【従来の技術】ｐｎ接合を有する半導体装置で高速のス
イッチング応答特性をうるため、金や白金などの重金属
を拡散させたり、電子線、Ｘ線、プロトンなどの粒子線
を照射することによりキャリアのライフタイムを低減さ
せる方法が知られている。
イッチング応答特性をうるため、金や白金などの重金属
を拡散させたり、電子線、Ｘ線、プロトンなどの粒子線
を照射することによりキャリアのライフタイムを低減さ
せる方法が知られている。
【０００３】半導体層に金や白金などの重金属を拡散さ
せる方法は、古くから研究されているが、拡散量の制御
と均一化が難しいため、トランジスタなどでは電流増幅
率と蓄積時間との相関（ｈFE−ｔstg）があまり良くな
いという問題がある。さらに、後処理の炉などの装置汚
染の防止に注意する必要がありプロセス上の管理も大変
である。
せる方法は、古くから研究されているが、拡散量の制御
と均一化が難しいため、トランジスタなどでは電流増幅
率と蓄積時間との相関（ｈFE−ｔstg）があまり良くな
いという問題がある。さらに、後処理の炉などの装置汚
染の防止に注意する必要がありプロセス上の管理も大変
である。
【０００４】また、粒子線を照射する方法は高いエネル
ギーをもつ粒子線が半導体層内の結晶に欠陥を生じさ
せ、深い準位を形成することによりキャリアのライフタ
イムを低減させるもので、これらの結晶欠陥は比較的低
温の熱処理でキャリアのライフタイムが元の状態に戻
り、効果がなくなってしまうため、半導体装置の製造工
程中、後半に処理しなければならないという制約がある
とともに、半導体装置の全面に粒子線が照射されると、
耐圧が低下するなどの弊害が同時に起り、粒子線の過剰
な照射は電気的特性の低下をもたらすという問題もあ
る。
ギーをもつ粒子線が半導体層内の結晶に欠陥を生じさ
せ、深い準位を形成することによりキャリアのライフタ
イムを低減させるもので、これらの結晶欠陥は比較的低
温の熱処理でキャリアのライフタイムが元の状態に戻
り、効果がなくなってしまうため、半導体装置の製造工
程中、後半に処理しなければならないという制約がある
とともに、半導体装置の全面に粒子線が照射されると、
耐圧が低下するなどの弊害が同時に起り、粒子線の過剰
な照射は電気的特性の低下をもたらすという問題もあ
る。
【０００５】電子線などの照射により耐圧が低下するの
を防止する方法として、たとえば特開昭５８−１７６７
８号公報には、耐圧がとくに低下し易い半導体層の表面
の結晶欠陥を電子線の照射などによりアニールとして修
復させる方法が開示されている。
を防止する方法として、たとえば特開昭５８−１７６７
８号公報には、耐圧がとくに低下し易い半導体層の表面
の結晶欠陥を電子線の照射などによりアニールとして修
復させる方法が開示されている。
【０００６】また、米国特許第４５８５４８９号明細書
には、電子線などの粒子線照射に伴う耐圧の低下を防止
する方法が開示されている。すなわち、粒子線の照射に
より半導体層表面のＳｉＯ2層に損傷が生じ、正の電荷
がＳｉＯ2層に発生し、耐圧を低下させる。そのため、
ＳｉＯ2層を一度剥離し、そののち放射線損傷の発生し
にくい酸素およびまたはチッ素を含む多結晶シリコンや
アモルファスシリコンなどからなる半絶縁膜を設けるこ
とにより、半絶縁膜に電荷を生じさせないようにして耐
圧の低下を防止しながらキャリアのライフタイムの制御
を行う方法が開示されている。
には、電子線などの粒子線照射に伴う耐圧の低下を防止
する方法が開示されている。すなわち、粒子線の照射に
より半導体層表面のＳｉＯ2層に損傷が生じ、正の電荷
がＳｉＯ2層に発生し、耐圧を低下させる。そのため、
ＳｉＯ2層を一度剥離し、そののち放射線損傷の発生し
にくい酸素およびまたはチッ素を含む多結晶シリコンや
アモルファスシリコンなどからなる半絶縁膜を設けるこ
とにより、半絶縁膜に電荷を生じさせないようにして耐
圧の低下を防止しながらキャリアのライフタイムの制御
を行う方法が開示されている。
【０００７】さらに、米国特許第４１６５５１７号明細
書には、サイリスタにおいてゲート領域の転送効率（ｔ
ｒａｎｓｐｏｒｔ ｆａｃｔｏｒ）αGを選択的に高く
するため、半導体層全体に一様に電子線などを照射して
キャリアのライフタイムを短くしたのち、さらにゲート
領域のみをアニールすることにより結晶欠陥を修復する
か、あるいはあらかじめゲート領域の表面に鉛ホイール
などのシールドを設けて電子線などを全面に照射するこ
とにより選択的に電子線などを照射したり、重金属をゲ
ート領域以外の領域に拡散やイオン注入で導入すること
により、半導体層の領域において選択的にライフタイム
を短くするものが開示されている。
書には、サイリスタにおいてゲート領域の転送効率（ｔ
ｒａｎｓｐｏｒｔ ｆａｃｔｏｒ）αGを選択的に高く
するため、半導体層全体に一様に電子線などを照射して
キャリアのライフタイムを短くしたのち、さらにゲート
領域のみをアニールすることにより結晶欠陥を修復する
か、あるいはあらかじめゲート領域の表面に鉛ホイール
などのシールドを設けて電子線などを全面に照射するこ
とにより選択的に電子線などを照射したり、重金属をゲ
ート領域以外の領域に拡散やイオン注入で導入すること
により、半導体層の領域において選択的にライフタイム
を短くするものが開示されている。
【０００８】
【発明が解決しようとする課題】前述の電子線などの照
射に伴なう耐圧の低下を防止するため、半導体層の表面
のみをアニールして結晶欠陥を修復する方法では半導体
層表面での耐圧の低下を防止することはできるが、内部
のとくにｐｎ接合の円筒部や球状部の曲率の大きい部分
や空乏層ののびるフィールド領域の耐圧に対しては改善
されないという問題がある。
射に伴なう耐圧の低下を防止するため、半導体層の表面
のみをアニールして結晶欠陥を修復する方法では半導体
層表面での耐圧の低下を防止することはできるが、内部
のとくにｐｎ接合の円筒部や球状部の曲率の大きい部分
や空乏層ののびるフィールド領域の耐圧に対しては改善
されないという問題がある。
【０００９】また、ＭＯＳＦＥＴのばあいは電子線など
の照射に伴い、ゲート絶縁膜に正電荷などが発生し、ゲ
ート・ソース間のリーク電流が増えるという問題があ
る。
の照射に伴い、ゲート絶縁膜に正電荷などが発生し、ゲ
ート・ソース間のリーク電流が増えるという問題があ
る。
【００１０】また、前述の半導体層の部分的領域のみに
電子線などを照射した効果をもたらすためにはマスクを
して電子線などの照射を行わなければならないが、その
マスクとしては前述のように鉛などの重金属が用いられ
ている。そのため、半導体ウェハの汚染防止などの必要
があり、取扱いが困難であるとともに、電子線の照射後
にマスクを除去しなければならない。なぜならこれらの
重金属は、熱処理を行うことによってシリコン膜中に拡
散し、ライフタイムキラーとして働くため、正確なライ
フタイムの制御の障害となったり、拡散炉が汚染し、リ
ークが増大するという不具合が生じるからである。ま
た、マスクを除去すると、素子形成のためのパターニン
グと電子線照射のためのマスクのパターニングとの位置
ずれが生じ易く、位置ずれが生じるとｐｎ接合の下側で
キャリアのライフタイムを短くしなければならない領域
とｐｎ接合の曲率部で耐圧の向上を図らなければならな
い場所のずれが生じ、スイッチング特性および耐圧とも
に満足な特性がえられないばあいが生じるという問題が
ある。
電子線などを照射した効果をもたらすためにはマスクを
して電子線などの照射を行わなければならないが、その
マスクとしては前述のように鉛などの重金属が用いられ
ている。そのため、半導体ウェハの汚染防止などの必要
があり、取扱いが困難であるとともに、電子線の照射後
にマスクを除去しなければならない。なぜならこれらの
重金属は、熱処理を行うことによってシリコン膜中に拡
散し、ライフタイムキラーとして働くため、正確なライ
フタイムの制御の障害となったり、拡散炉が汚染し、リ
ークが増大するという不具合が生じるからである。ま
た、マスクを除去すると、素子形成のためのパターニン
グと電子線照射のためのマスクのパターニングとの位置
ずれが生じ易く、位置ずれが生じるとｐｎ接合の下側で
キャリアのライフタイムを短くしなければならない領域
とｐｎ接合の曲率部で耐圧の向上を図らなければならな
い場所のずれが生じ、スイッチング特性および耐圧とも
に満足な特性がえられないばあいが生じるという問題が
ある。
【００１１】さらに、部分的にマスクをして電子線など
の粒子線を照射するといっても、具体的な素子構造にお
いてどの部分をマスクして粒子線の照射を行えば高速の
スイッチング特性および高い耐圧の、またはリーク電流
の少ない半導体装置がえられるかについては何ら開示さ
れていない。
の粒子線を照射するといっても、具体的な素子構造にお
いてどの部分をマスクして粒子線の照射を行えば高速の
スイッチング特性および高い耐圧の、またはリーク電流
の少ない半導体装置がえられるかについては何ら開示さ
れていない。
【００１２】本発明はこのような問題を解決し、高速の
スイッチング特性で、かつ、高い耐圧またはリーク電流
の少ない特性を有する半導体装置およびその製法を提供
することを目的とする。
スイッチング特性で、かつ、高い耐圧またはリーク電流
の少ない特性を有する半導体装置およびその製法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】本発明者は、高速のスイ
ッチング特性と高い耐圧または小さなリーク電流の特性
の両方を満足する半導体装置をうるために鋭意検討を重
ねた結果、高速スイッチング特性をうるためには水平に
形成されたｐｎ接合の縦方向（半導体基板の表面に対し
て平行方向に形成されたｐｎ接合の上下）でキャリアの
ライフタイムを短くすれば、高速スイッチング特性がえ
られ、垂直に形成されたｐｎ接合の横方向（半導体基板
の表面に対して垂直方向に形成されたｐｎ接合の左右）
については余り影響しないことを見出した。そのため、
水平方向にｐｎ接合が形成される領域のみに電子線など
の粒子線を照射して結晶欠陥を生じさせ、キャリアのラ
イフタイムを短くすることにより高速のスイッチング特
性がえられ、かつ、垂直方向のｐｎ接合の外側には電子
線などの粒子線が照射されないようにすることにより、
結晶欠陥は生じておらず、高い耐圧を維持することがで
きる。
ッチング特性と高い耐圧または小さなリーク電流の特性
の両方を満足する半導体装置をうるために鋭意検討を重
ねた結果、高速スイッチング特性をうるためには水平に
形成されたｐｎ接合の縦方向（半導体基板の表面に対し
て平行方向に形成されたｐｎ接合の上下）でキャリアの
ライフタイムを短くすれば、高速スイッチング特性がえ
られ、垂直に形成されたｐｎ接合の横方向（半導体基板
の表面に対して垂直方向に形成されたｐｎ接合の左右）
については余り影響しないことを見出した。そのため、
水平方向にｐｎ接合が形成される領域のみに電子線など
の粒子線を照射して結晶欠陥を生じさせ、キャリアのラ
イフタイムを短くすることにより高速のスイッチング特
性がえられ、かつ、垂直方向のｐｎ接合の外側には電子
線などの粒子線が照射されないようにすることにより、
結晶欠陥は生じておらず、高い耐圧を維持することがで
きる。
【００１４】また、部分的に電子線などの粒子線を照射
するためのマスクとして従来は鉛などの重金属材料が用
いられていたが、重金属材料は前述のようにウェハの汚
染防止などやマスクずれなどの観点から取扱いが困難で
あり、本発明者らは鋭意検討を重ねた結果、これらの粒
子線のマスクの透過割合はそのマスク材料の密度が大き
くなると急激に低下し、また、少々の粒子線が半導体層
内に照射されても粒子線のエネルギーは弱くなるため、
耐圧の低下をあまりもたらさず、密度が２．４〜３．１
ｇ／ｃｍ3程度のチッ化ケイ素膜でも厚さを０．１〜数
μｍ程度以上とすることにより充分に粒子線のマスクと
して使用しうることを見出した。ここに粒子線とは、電
子線、Ｘ線、プロトンなどをいう。
するためのマスクとして従来は鉛などの重金属材料が用
いられていたが、重金属材料は前述のようにウェハの汚
染防止などやマスクずれなどの観点から取扱いが困難で
あり、本発明者らは鋭意検討を重ねた結果、これらの粒
子線のマスクの透過割合はそのマスク材料の密度が大き
くなると急激に低下し、また、少々の粒子線が半導体層
内に照射されても粒子線のエネルギーは弱くなるため、
耐圧の低下をあまりもたらさず、密度が２．４〜３．１
ｇ／ｃｍ3程度のチッ化ケイ素膜でも厚さを０．１〜数
μｍ程度以上とすることにより充分に粒子線のマスクと
して使用しうることを見出した。ここに粒子線とは、電
子線、Ｘ線、プロトンなどをいう。
【００１５】本発明の半導体装置は、半導体基板に該基
板表面と平行なｐｎ接合が形成された素子部の該ｐｎ接
合の上下方向のみに粒子線の照射による結晶欠陥部が形
成され、前記ｐｎ接合部以外の前記素子部の基板表面に
は粒子線放射抑制用のチッ化ケイ素膜が設けられてい
る。
板表面と平行なｐｎ接合が形成された素子部の該ｐｎ接
合の上下方向のみに粒子線の照射による結晶欠陥部が形
成され、前記ｐｎ接合部以外の前記素子部の基板表面に
は粒子線放射抑制用のチッ化ケイ素膜が設けられてい
る。
【００１６】前記素子部がバイポーラトランジスタであ
り、該トランジスタのベース領域および該ベース領域の
下側のコレクタ領域に前記結晶欠陥が形成され、前記ベ
ース領域より外周側の前記基板表面に前記チッ化ケイ素
膜が設けられておれば、ベース・コレクタ間の蓄積時間
ｔstgは低下して高速のスイッチング特性がえられると
ともに、ｐｎ接合の曲率部または空乏層の広がるフィー
ルド領域では結晶欠陥による耐圧の低下がなく、高い耐
圧を維持することができる。
り、該トランジスタのベース領域および該ベース領域の
下側のコレクタ領域に前記結晶欠陥が形成され、前記ベ
ース領域より外周側の前記基板表面に前記チッ化ケイ素
膜が設けられておれば、ベース・コレクタ間の蓄積時間
ｔstgは低下して高速のスイッチング特性がえられると
ともに、ｐｎ接合の曲率部または空乏層の広がるフィー
ルド領域では結晶欠陥による耐圧の低下がなく、高い耐
圧を維持することができる。
【００１７】前記素子部が第１導電型の半導体層と該半
導体層に設けられその端部をチャネル領域とする第２導
電型半導体領域と該第２導電型半導体領域の端部側に設
けられたソース領域とからなる縦型ＭＯＳＦＥＴであ
り、該縦型ＭＯＳＦＥＴの前記第２の導電型半導体領域
および第２導電型半導体領域の下側に前記結晶欠陥が形
成され、前記縦型ＭＯＳＦＥＴのゲート電極の上に前記
チッ化ケイ素膜が設けられておれば、縦型ＭＯＳＦＥＴ
においても同様に高速のスイッチング特性がえられると
ともにゲート・ソース間リーク電流を小さく維持するこ
とができる。
導体層に設けられその端部をチャネル領域とする第２導
電型半導体領域と該第２導電型半導体領域の端部側に設
けられたソース領域とからなる縦型ＭＯＳＦＥＴであ
り、該縦型ＭＯＳＦＥＴの前記第２の導電型半導体領域
および第２導電型半導体領域の下側に前記結晶欠陥が形
成され、前記縦型ＭＯＳＦＥＴのゲート電極の上に前記
チッ化ケイ素膜が設けられておれば、縦型ＭＯＳＦＥＴ
においても同様に高速のスイッチング特性がえられると
ともにゲート・ソース間リーク電流を小さく維持するこ
とができる。
【００１８】本発明の半導体装置の製法は、半導体層へ
の粒子線の照射によりキャリアのライフタイムを制御さ
れた半導体装置の製法であって、チッ化ケイ素膜をマス
クとして前記半導体層に選択的に粒子線を照射すること
を特徴とする。
の粒子線の照射によりキャリアのライフタイムを制御さ
れた半導体装置の製法であって、チッ化ケイ素膜をマス
クとして前記半導体層に選択的に粒子線を照射すること
を特徴とする。
【００１９】前記粒子線の照射を前記半導体層の基板表
面と平行なｐｎ接合が形成される部分に選択的に行うこ
とによりキャリアのライフタイムを短くして高速スイッ
チング特性がえられるとともに高い耐圧または小さいリ
ーク電流の半導体装置がえられる。
面と平行なｐｎ接合が形成される部分に選択的に行うこ
とによりキャリアのライフタイムを短くして高速スイッ
チング特性がえられるとともに高い耐圧または小さいリ
ーク電流の半導体装置がえられる。
【００２０】
【作用】本発明の半導体装置およびその製法によれば、
電子線などの粒子線の照射による結晶欠陥がトランジス
タなどの素子部の半導体基板表面と平行方向のｐｎ接合
部のみに形成されているため、素子部としてｐｎ接合を
流れる電流の大部分のキャリアの通路は結晶欠陥により
キャリアのライフタイムが短くなっており、スイッチン
グ特性が高速になる。さらに垂直方向のｐｎ接合の外周
側の半導体層はその表面上にマスクとしてのチッ化ケイ
素膜が形成されているため、粒子線の照射が弱められて
結晶欠陥もほとんど生じないため、結晶欠陥に伴なう耐
圧の低下やリーク電流の増大も起らない。とくに耐圧の
低下し易いｐｎ接合の円筒部や球状部などの曲率部、ま
たは空乏層の広がるフィールド領域において結晶欠陥に
よるさらなる耐圧の低下を招くことなく、耐圧を高く維
持することができる。
電子線などの粒子線の照射による結晶欠陥がトランジス
タなどの素子部の半導体基板表面と平行方向のｐｎ接合
部のみに形成されているため、素子部としてｐｎ接合を
流れる電流の大部分のキャリアの通路は結晶欠陥により
キャリアのライフタイムが短くなっており、スイッチン
グ特性が高速になる。さらに垂直方向のｐｎ接合の外周
側の半導体層はその表面上にマスクとしてのチッ化ケイ
素膜が形成されているため、粒子線の照射が弱められて
結晶欠陥もほとんど生じないため、結晶欠陥に伴なう耐
圧の低下やリーク電流の増大も起らない。とくに耐圧の
低下し易いｐｎ接合の円筒部や球状部などの曲率部、ま
たは空乏層の広がるフィールド領域において結晶欠陥に
よるさらなる耐圧の低下を招くことなく、耐圧を高く維
持することができる。
【００２１】また、本発明によれば粒子線を選択的に照
射するためのマスクとして、チッ化ケイ素膜を使用して
いるため、鉛ガラス（転移点約６００℃）よりも高温プ
ロセスでの使用が可能となり、セルフアライメント構造
とすることもできる。
射するためのマスクとして、チッ化ケイ素膜を使用して
いるため、鉛ガラス（転移点約６００℃）よりも高温プ
ロセスでの使用が可能となり、セルフアライメント構造
とすることもできる。
【００２２】
【実施例】つぎに、図面を参照しながら本発明の半導体
装置およびその製法について説明する。
装置およびその製法について説明する。
【００２３】図１は本発明の半導体装置の実施例１であ
るバイポーラトランジスタの断面説明図、図２はそのベ
ース・コレクタ間の耐圧の分布を示す図、図３は本発明
の半導体装置の実施例２である縦型ＭＯＳＦＥＴの断面
説明図、図４はそのゲート・ソース間のリーク電流の分
布を示す図である。
るバイポーラトランジスタの断面説明図、図２はそのベ
ース・コレクタ間の耐圧の分布を示す図、図３は本発明
の半導体装置の実施例２である縦型ＭＯＳＦＥＴの断面
説明図、図４はそのゲート・ソース間のリーク電流の分
布を示す図である。
【００２４】本発明の半導体装置は、半導体基板に該基
板表面と平行なｐｎ接合が形成された素子部の該ｐｎ接
合の上下方向のみに粒子線の照射による結晶欠陥部が形
成され、前記ｐｎ接合部以外の前記素子部の基板表面に
は粒子線放射抑制用のチッ化ケイ素膜が設けられてい
る。
板表面と平行なｐｎ接合が形成された素子部の該ｐｎ接
合の上下方向のみに粒子線の照射による結晶欠陥部が形
成され、前記ｐｎ接合部以外の前記素子部の基板表面に
は粒子線放射抑制用のチッ化ケイ素膜が設けられてい
る。
【００２５】すなわち、前述のように本発明者は高速の
スイッチング特性と高い耐圧特性または小さいリーク電
流特性の両方を満足する半導体装置をうるために鋭意検
討を重ねた結果、半導体基板の表面に対して平行方向に
形成された素子用のｐｎ接合の上下に電子線などの粒子
線を照射することによりキャリアのライフタイムを短く
すれば、垂直方向に形成されたｐｎ接合部のキャリアに
ついてはあまり影響しないことを見出し、垂直方向に形
成されたｐｎ接合部ではむしろチッ化ケイ素膜をマスク
として設けて粒子線を照射しないことにより、ｐｎ接合
の曲率部および空乏層の広がるフィールド領域で耐圧に
弱い部分の耐圧がそれ以上の低下を来たさず、使用上問
題ない耐圧を維持している。その結果、高速のスイッチ
ング特性がえられ、かつ、耐圧の高い、またはリーク電
流の小さい半導体装置がえられる。つぎに、具体的な実
施例により詳細に説明する。
スイッチング特性と高い耐圧特性または小さいリーク電
流特性の両方を満足する半導体装置をうるために鋭意検
討を重ねた結果、半導体基板の表面に対して平行方向に
形成された素子用のｐｎ接合の上下に電子線などの粒子
線を照射することによりキャリアのライフタイムを短く
すれば、垂直方向に形成されたｐｎ接合部のキャリアに
ついてはあまり影響しないことを見出し、垂直方向に形
成されたｐｎ接合部ではむしろチッ化ケイ素膜をマスク
として設けて粒子線を照射しないことにより、ｐｎ接合
の曲率部および空乏層の広がるフィールド領域で耐圧に
弱い部分の耐圧がそれ以上の低下を来たさず、使用上問
題ない耐圧を維持している。その結果、高速のスイッチ
ング特性がえられ、かつ、耐圧の高い、またはリーク電
流の小さい半導体装置がえられる。つぎに、具体的な実
施例により詳細に説明する。
【００２６】実施例１ 図１において、たとえばｎ+型の半導体基板１０にコレ
クタ領域となるｎ型半導体層１１が形成され、その表面
にｐ型のベース領域１２、ベース領域１２内にｎ+型エ
ミッタ領域１３がそれぞれ形成され、ベース領域１２の
周囲にはベース領域１２とコレクタ領域間のｐｎ接合２
０の空乏層を外周に遠ざけるためのＦＬＲ１４ａ、１４
ｂ、さらにその外周に表面の電荷を安定させるためのア
ニュラリング１５が設けられ、半導体層１１の表面に
は、たとえばＳｉＯ2などからなる保護膜１６およびＳ
ｉ3Ｎ4などからなる粒子線の照射を抑制するチッ化ケイ
素膜１７がベース領域１２の外周側、すなわち、フィー
ルド領域の表面に設けられ、コンタクト孔を介してアル
ミニウムなどからなるベース電極１８、エミッタ電極１
９が設けられ、半導体基板１０の裏面側にコレクタ電極
２２が設けられている。
クタ領域となるｎ型半導体層１１が形成され、その表面
にｐ型のベース領域１２、ベース領域１２内にｎ+型エ
ミッタ領域１３がそれぞれ形成され、ベース領域１２の
周囲にはベース領域１２とコレクタ領域間のｐｎ接合２
０の空乏層を外周に遠ざけるためのＦＬＲ１４ａ、１４
ｂ、さらにその外周に表面の電荷を安定させるためのア
ニュラリング１５が設けられ、半導体層１１の表面に
は、たとえばＳｉＯ2などからなる保護膜１６およびＳ
ｉ3Ｎ4などからなる粒子線の照射を抑制するチッ化ケイ
素膜１７がベース領域１２の外周側、すなわち、フィー
ルド領域の表面に設けられ、コンタクト孔を介してアル
ミニウムなどからなるベース電極１８、エミッタ電極１
９が設けられ、半導体基板１０の裏面側にコレクタ電極
２２が設けられている。
【００２７】本実施例のトランジスタにおいてはチッ化
ケイ素膜１７が設けられたのちに、電子線が全面に照射
され、半導体層１１に結晶欠陥２１が生成されており、
この結晶欠陥２１はベース領域１２の下側では大量に形
成されているが、ベース領域１２の周囲であるフィール
ド領域の部分では結晶欠陥２１の生成は僅かである（図
１で×印は結晶欠陥の数の相対量を模式的に示してい
る）。すなわち、電子線の照射の前に、半導体層１１の
表面に電子線の照射を抑制するチッ化ケイ素膜１７がフ
ィールド領域上に設けられているため、チッ化ケイ素膜
１７がないベース領域１２部分では電子線が減衰される
ことなく半導体層１１内に照射され、多数の結晶欠陥２
１が生成されている。しかし、フィールド領域部分では
チッ化ケイ素膜１７が設けられており、電子線の透過を
抑制する作用を呈するため、半導体層１１に到達する電
子線の量は少なく結晶欠陥２１の発生量も僅かとなる。
ケイ素膜１７が設けられたのちに、電子線が全面に照射
され、半導体層１１に結晶欠陥２１が生成されており、
この結晶欠陥２１はベース領域１２の下側では大量に形
成されているが、ベース領域１２の周囲であるフィール
ド領域の部分では結晶欠陥２１の生成は僅かである（図
１で×印は結晶欠陥の数の相対量を模式的に示してい
る）。すなわち、電子線の照射の前に、半導体層１１の
表面に電子線の照射を抑制するチッ化ケイ素膜１７がフ
ィールド領域上に設けられているため、チッ化ケイ素膜
１７がないベース領域１２部分では電子線が減衰される
ことなく半導体層１１内に照射され、多数の結晶欠陥２
１が生成されている。しかし、フィールド領域部分では
チッ化ケイ素膜１７が設けられており、電子線の透過を
抑制する作用を呈するため、半導体層１１に到達する電
子線の量は少なく結晶欠陥２１の発生量も僅かとなる。
【００２８】ここで、半導体層１１の表面には拡散マス
クなどに用いるＳｉＯ2などからなる保護膜１６も設け
られており、ベース領域１２上に存在するところもある
が、ＳｉＯ2などの酸化ケイ素膜はその密度が２．１〜
２．３ｇ／ｃｍ3程度で電子線の透過の程度は半導体層
のシリコンとほぼ同等となりマスクにはならない。しか
し、チッ化ケイ素膜は密度がそれより大きく、ＬＰＣＶ
Ｄ（減圧ＣＶＤ）により形成されたチッ化ケイ素膜は
２．９〜３．１ｇ／ｃｍ3程度あり、０．１〜５μｍ程
度の厚さにすることにより電子線の透過を抑制する能力
を充分に有する。またプラズマＣＶＤ法により形成され
たチッ化ケイ素膜は密度が２．４〜２．８ｇ／ｃｍ3程
度でやや低下するが、酸化ケイ素膜よりは大きく、厚さ
を０．５〜１０μｍ程度にすることにより充分に電子線
などの粒子線を抑制するマスクとして使用しうる。
クなどに用いるＳｉＯ2などからなる保護膜１６も設け
られており、ベース領域１２上に存在するところもある
が、ＳｉＯ2などの酸化ケイ素膜はその密度が２．１〜
２．３ｇ／ｃｍ3程度で電子線の透過の程度は半導体層
のシリコンとほぼ同等となりマスクにはならない。しか
し、チッ化ケイ素膜は密度がそれより大きく、ＬＰＣＶ
Ｄ（減圧ＣＶＤ）により形成されたチッ化ケイ素膜は
２．９〜３．１ｇ／ｃｍ3程度あり、０．１〜５μｍ程
度の厚さにすることにより電子線の透過を抑制する能力
を充分に有する。またプラズマＣＶＤ法により形成され
たチッ化ケイ素膜は密度が２．４〜２．８ｇ／ｃｍ3程
度でやや低下するが、酸化ケイ素膜よりは大きく、厚さ
を０．５〜１０μｍ程度にすることにより充分に電子線
などの粒子線を抑制するマスクとして使用しうる。
【００２９】本実施例のトランジスタはチッ化ケイ素膜
１７を設けたのちに電子線などの粒子線を照射すること
により製造されるため、ベース領域１２の下部の主たる
電流経路の場所でキャリアのライフタイムが低減され、
高速のスイッチング特性がえられる。一方、フィールド
領域ではチッ化ケイ素膜１７により電子線の照射が抑制
されるため、結晶欠陥２１の発生も抑制され、耐圧は低
下しない。電子線の照射による結晶欠陥２１の生成は４
５０℃以下のアニールにより修復されるため、電子線の
照射は高温となる拡散後のアニール工程のあとに行った
方が好ましいが、チッ化ケイ素膜１７はそのまま製品と
して残しておいても問題ないため、アニール工程のあと
ならいつでも行える。一方、チッ化ケイ素膜１７は高温
にも耐えられるため、製造工程の初期段階で形成するこ
とができ、たとえばベース領域１２の形成マスクと兼用
することもできる。
１７を設けたのちに電子線などの粒子線を照射すること
により製造されるため、ベース領域１２の下部の主たる
電流経路の場所でキャリアのライフタイムが低減され、
高速のスイッチング特性がえられる。一方、フィールド
領域ではチッ化ケイ素膜１７により電子線の照射が抑制
されるため、結晶欠陥２１の発生も抑制され、耐圧は低
下しない。電子線の照射による結晶欠陥２１の生成は４
５０℃以下のアニールにより修復されるため、電子線の
照射は高温となる拡散後のアニール工程のあとに行った
方が好ましいが、チッ化ケイ素膜１７はそのまま製品と
して残しておいても問題ないため、アニール工程のあと
ならいつでも行える。一方、チッ化ケイ素膜１７は高温
にも耐えられるため、製造工程の初期段階で形成するこ
とができ、たとえばベース領域１２の形成マスクと兼用
することもできる。
【００３０】図２に本実施例の方法により製造したトラ
ンジスタのコレクタ・ベース間の耐圧の分布を、従来の
全面に電子線の照射をして製造したトランジスタの耐圧
の分布と対比して示す。その結果、本実施例によるもの
は１３００Ｖ程度の耐圧がえられ、従来の９００Ｖ程度
よりはるかに改善されている。なお、データをとったサ
ンプルの数はともに２０個づつで、スイッチング特性に
ついては両者の差は殆どなかった。
ンジスタのコレクタ・ベース間の耐圧の分布を、従来の
全面に電子線の照射をして製造したトランジスタの耐圧
の分布と対比して示す。その結果、本実施例によるもの
は１３００Ｖ程度の耐圧がえられ、従来の９００Ｖ程度
よりはるかに改善されている。なお、データをとったサ
ンプルの数はともに２０個づつで、スイッチング特性に
ついては両者の差は殆どなかった。
【００３１】実施例２ 本実施例は縦型ＭＯＳＦＥＴに本発明のキャリアのライ
フタイムの制御を適用したものである。図３において、
３０は第１導電型である、たとえばｎ+型の半導体基
板、３１はｎ型半導体層、３２はたとえばｐ型領域の第
２導電型半導体領域で３２ａはチャネル領域、３３はｎ
+型のソース領域、３４はゲート絶縁膜、３５はゲート
電極、３６は電子線などの照射を抑制するチッ化ケイ素
膜、３７はソース電極、３８はドレイン電極である。３
９は電子線などの粒子線の照射により生成された結晶欠
陥で、その表示は図１と同じである。このＭＯＳＦＥＴ
は大電流をうるためにソース領域３３とチャネル領域３
２ａからなるセルが沢山マトリクス状にドレイン領域と
なる半導体層３１内に形成されたもので、ソース領域３
３からチャネル領域３２ａを経て半導体層を裏面側の縦
方向に流れる各セルの電流の和がＭＯＳＦＥＴのドレイ
ン電流となる。この種のＭＯＳＦＥＴではｐ型領域３２
とｎ型半導体層３１とのあいだにｐｎ接合４０が形成さ
れ、この領域でダイオードが形成され、この内蔵ダイオ
ードの逆回復時間（ｔｒｒ）が遅いと損失が生じる。本
実施例ではこの領域に電子線が照射され、結晶欠陥３９
を生じさせているため、キャリアのライフタイムが短く
なり、内蔵ダイオードの逆回復時間（ｔｒｒ）を速くす
ることができる。
フタイムの制御を適用したものである。図３において、
３０は第１導電型である、たとえばｎ+型の半導体基
板、３１はｎ型半導体層、３２はたとえばｐ型領域の第
２導電型半導体領域で３２ａはチャネル領域、３３はｎ
+型のソース領域、３４はゲート絶縁膜、３５はゲート
電極、３６は電子線などの照射を抑制するチッ化ケイ素
膜、３７はソース電極、３８はドレイン電極である。３
９は電子線などの粒子線の照射により生成された結晶欠
陥で、その表示は図１と同じである。このＭＯＳＦＥＴ
は大電流をうるためにソース領域３３とチャネル領域３
２ａからなるセルが沢山マトリクス状にドレイン領域と
なる半導体層３１内に形成されたもので、ソース領域３
３からチャネル領域３２ａを経て半導体層を裏面側の縦
方向に流れる各セルの電流の和がＭＯＳＦＥＴのドレイ
ン電流となる。この種のＭＯＳＦＥＴではｐ型領域３２
とｎ型半導体層３１とのあいだにｐｎ接合４０が形成さ
れ、この領域でダイオードが形成され、この内蔵ダイオ
ードの逆回復時間（ｔｒｒ）が遅いと損失が生じる。本
実施例ではこの領域に電子線が照射され、結晶欠陥３９
を生じさせているため、キャリアのライフタイムが短く
なり、内蔵ダイオードの逆回復時間（ｔｒｒ）を速くす
ることができる。
【００３２】一方、全面に電子線が照射されるとゲート
電極３５の下側のＳｉＯ2などからなるゲート酸化膜３
４に正の電荷が発生しゲート・ソース間のリーク電流が
多くなる。しかし本実施例ではゲート電極３５の上部に
チッ化ケイ素膜３６が設けられているため、電子線の照
射が抑制され、ゲート絶縁膜３４に正の電荷が発生する
のが抑制される。その結果本実施例によれば、リーク電
流の増加を防止しながらスイッチング特性の高速化が図
られる。
電極３５の下側のＳｉＯ2などからなるゲート酸化膜３
４に正の電荷が発生しゲート・ソース間のリーク電流が
多くなる。しかし本実施例ではゲート電極３５の上部に
チッ化ケイ素膜３６が設けられているため、電子線の照
射が抑制され、ゲート絶縁膜３４に正の電荷が発生する
のが抑制される。その結果本実施例によれば、リーク電
流の増加を防止しながらスイッチング特性の高速化が図
られる。
【００３３】図４に本実施例２の縦型ＭＯＳＦＥＴのゲ
ート・ソース間リーク電流ＩGSSを２０個のサンプルで
測定した分布で示す。図４には同時に従来の全面に電子
線放射をしてスイッチング特性の改善を図ったもののゲ
ート・ソース間リーク電流ＩGSSの分布を対比して示
す。図４から本発明によれば、リーク電流が従来の１／
１０程度に減少していることがわかる。
ート・ソース間リーク電流ＩGSSを２０個のサンプルで
測定した分布で示す。図４には同時に従来の全面に電子
線放射をしてスイッチング特性の改善を図ったもののゲ
ート・ソース間リーク電流ＩGSSの分布を対比して示
す。図４から本発明によれば、リーク電流が従来の１／
１０程度に減少していることがわかる。
【００３４】
【発明の効果】本発明によれば、ｐｎ接合を有する半導
体装置のスイッチング速度を向上させるため、チッ化ケ
イ素膜をマスクとして必要な領域のみに選択的に電子線
などの粒子線を照射しているため、主要なｐｎ接合部の
キャリアのライフタイムを短くすることができ、高速の
スイッチング特性がえられるとともに耐圧の高い、また
はリーク電流の少ない半導体装置がえられる。
体装置のスイッチング速度を向上させるため、チッ化ケ
イ素膜をマスクとして必要な領域のみに選択的に電子線
などの粒子線を照射しているため、主要なｐｎ接合部の
キャリアのライフタイムを短くすることができ、高速の
スイッチング特性がえられるとともに耐圧の高い、また
はリーク電流の少ない半導体装置がえられる。
【００３５】さらに、選択的な粒子線の照射を行うため
のマスクとしてチッ化ケイ素膜を使用しているため、鉛
ガラスなどをマスクとするのと異なり、ゲートの保護膜
形成などの高温プロセスでもそのまま使用することが可
能となり、セルフアライメント構造を採用することがで
きる。その結果、電子線の照射すべき領域と素子の形成
領域とのアライメントがえられ易く、一層スイッチング
特性と耐圧またはリーク電流特性の向上した半導体装置
がえられる。
のマスクとしてチッ化ケイ素膜を使用しているため、鉛
ガラスなどをマスクとするのと異なり、ゲートの保護膜
形成などの高温プロセスでもそのまま使用することが可
能となり、セルフアライメント構造を採用することがで
きる。その結果、電子線の照射すべき領域と素子の形成
領域とのアライメントがえられ易く、一層スイッチング
特性と耐圧またはリーク電流特性の向上した半導体装置
がえられる。
【図１】本発明の半導体装置の実施例１の断面説明図で
ある。
ある。
【図２】実施例１の耐圧の分布を示す図である。
【図３】本発明の半導体装置の実施例２の断面説明図で
ある。
ある。
【図４】実施例２のゲート・ソース間リーク電流の分布
を示す図である。
を示す図である。
１０ 半導体基板 １１ 半導体層（コレクタ領域） １２ ベース領域 １７ チッ化ケイ素膜 ２０ ｐｎ接合 ２１ 結晶欠陥 ３０ 半導体基板 ３１ 半導体層 ３２ 第２導電型半導体領域 ３２ａ チャネル領域 ３３ ソース領域 ３５ ゲート電極 ３６ チッ化ケイ素膜 ３９ 結晶欠陥 ４０ ｐｎ接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/329 Ｈ０１Ｌ 29/91 Ｄ
Claims (5)
- 【請求項１】 半導体基板に該基板表面に沿うｐｎ接合
が形成された素子部の該ｐｎ接合の上下方向のみに粒子
線の照射による結晶欠陥部が限定されるように形成さ
れ、前記ｐｎ接合部以外の前記素子部の基板表面には粒
子線放射抑制用のチッ化ケイ素膜が設けられてなる半導
体装置。 - 【請求項２】 前記素子部がバイポーラトランジスタで
あり、該トランジスタのベース領域および該ベース領域
の下側のコレクタ領域に前記結晶欠陥が形成され、前記
ベース領域より外周側の前記基板表面に前記チッ化ケイ
素膜が設けられてなる請求項１記載の半導体装置。 - 【請求項３】 前記素子部が第１導電型の半導体層と該
半導体層に設けられその端部をチャネル領域とする第２
導電型半導体領域と該第２導電型半導体領域の端部側に
設けられたソース領域とからなる縦型ＭＯＳＦＥＴであ
り、該縦型ＭＯＳＦＥＴの前記第２の導電型半導体領域
および第２導電型半導体領域の下側に前記結晶欠陥が形
成され、前記縦型ＭＯＳＦＥＴのゲート電極の上に前記
チッ化ケイ素膜が設けられてなる請求項１記載の半導体
装置。 - 【請求項４】 半導体層への粒子線の照射によりキャリ
アのライフタイムを制御された半導体装置の製法であっ
て、チッ化ケイ素膜をマスクとして前記半導体層に選択
的に粒子線を照射する半導体装置の製法。 - 【請求項５】 前記粒子線の照射を前記半導体層の基板
表面に沿うｐｎ接合が形成される部分に選択的に行う請
求項４記載の半導体装置の製法。
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