WO2015098377A1 - 半導体装置とその製造方法 - Google Patents

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semiconductor substrate
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drift
trench gate
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真也 岩崎
亀山　悟
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トヨタ自動車株式会社
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Definitions

  • Japanese Patent Publication No. 2011-238872 describes a semiconductor device in which an IGBT region and a diode region are formed on the same semiconductor substrate.
  • a lifetime control region is formed across the IGBT region and the diode region.
  • the lifetime control region has a peak of crystal defect density in the drift layer at a position deeper than the lower end of the trench gate provided in the IGBT region. The reverse recovery characteristics of the diode region are improved by the lifetime control region.
  • the lifetime control region is preferably formed in a position as close as possible to the boundary between the body layer and the drift layer in the drift layer.
  • the position where the trench gate is formed overlaps with the position where the lifetime control region is formed.
  • an interface state is formed between the gate insulating film of the trench gate and the semiconductor substrate in contact therewith. Since carriers are trapped by the interface state, the threshold voltages of the plurality of trench gates are different, and the variation in the threshold voltage of each trench gate is increased.
  • a first semiconductor device disclosed in this specification includes a semiconductor substrate in which an IGBT region and a diode region are formed, an interlayer insulating film and a surface electrode formed on the surface of the semiconductor substrate, and a back surface of the semiconductor substrate. And a back electrode formed.
  • the IGBT region has a first conductivity type collector layer, a second conductivity type first drift layer provided on the surface side of the semiconductor substrate with respect to the collector layer, and a first drift layer.
  • a first body layer of a first conductivity type provided on the surface side of the semiconductor substrate, a part of which is exposed on the surface of the semiconductor substrate, and a second body layer provided on the surface of the first body layer and exposed on the surface of the semiconductor substrate.
  • a conductive type emitter layer and a trench gate that penetrates the first body layer from the surface side of the semiconductor substrate and reaches the first drift layer are provided.
  • the diode region is provided on the surface side of the semiconductor substrate with respect to the second conductivity type cathode layer and the cathode layer, and the second conductivity type second drift having a lower impurity concentration of the second conductivity type than the cathode layer.
  • a second body layer of the first conductivity type provided on the surface side of the semiconductor substrate with respect to the second drift region.
  • the interlayer insulating film insulates the trench gate from the surface electrode.
  • a lifetime control region including a peak of crystal defect density is formed in the first drift layer and the second drift layer located between the depth of the trench gate and the surfaces of the first drift layer and the second drift layer.
  • a silicon nitride film layer is further provided above the trench gate on the surface side of the semiconductor substrate.
  • the surface of said 1st drift layer means the interface of a 1st drift layer and a 1st body layer.
  • the surface of said 2nd drift layer means the interface of a 2nd drift layer and a 2nd body layer.
  • peak of crystal defect density means the maximum value of the crystal defect density distribution in the depth direction in the first drift layer or the second drift layer. Further, the “peak of crystal defect density” is preferably the maximum value in the crystal defect density distribution.
  • hydrogen atoms are supplied from the silicon nitride film layer provided above the trench gate on the surface side of the semiconductor substrate, and the interface states are terminated and reduced by hydrogen. Variation in threshold voltage of the trench gate is suppressed. It is possible to achieve both suppression of variations in threshold voltage of the trench gate and improvement of reverse recovery characteristics of the diode region.
  • the silicon nitride film layer may be provided above the emitter layer. Further, the silicon nitride film layer may include an opening that opens above the first body layer.
  • a second semiconductor device disclosed in this specification includes a semiconductor substrate in which an IGBT region and a diode region are formed, an interlayer insulating film and a surface electrode formed on the surface of the semiconductor substrate, and a back surface of the semiconductor substrate. And a back electrode formed.
  • the IGBT region has a first conductivity type collector layer, a second conductivity type first drift layer provided on the surface side of the semiconductor substrate with respect to the collector layer, and a first drift layer.
  • a first body layer of a first conductivity type provided on the surface side of the semiconductor substrate, a part of which is exposed on the surface of the semiconductor substrate, and a second body layer provided on the surface of the first body layer and exposed on the surface of the semiconductor substrate.
  • a conductive type emitter layer and a trench gate that penetrates the first body layer from the surface side of the semiconductor substrate and reaches the first drift layer are provided.
  • the diode region is provided on the surface side of the semiconductor substrate with respect to the second conductivity type cathode layer and the cathode layer, and the second conductivity type second drift having a lower impurity concentration of the second conductivity type than the cathode layer.
  • a second body layer of the first conductivity type provided on the surface side of the semiconductor substrate with respect to the second drift region.
  • the interlayer insulating film insulates the trench gate from the surface electrode.
  • a lifetime control region including a peak of crystal defect density is formed in the first drift layer and the second drift layer located between the depth of the lower end of the trench gate and the surfaces of the first drift layer and the second drift layer.
  • the surface electrode includes an Al-based electrode layer and a barrier metal layer, and the barrier metal layer is provided between the portion of the first body layer exposed on the surface of the semiconductor substrate and the Al-based electrode layer, Moreover, it is not provided between the trench gate and the Al-based electrode layer.
  • the second semiconductor device described above since hydrogen atoms are supplied from the Al-based electrode layer and the interface states are terminated and reduced, variations in the threshold voltage of the trench gate are suppressed.
  • a barrier metal layer that easily adsorbs hydrogen atoms is formed between a portion of the first body layer exposed on the surface of the semiconductor substrate at a position relatively far from the trench gate to which hydrogen atoms are supplied and an Al-based electrode layer. It is provided between the trench gate to which the hydrogen atom is supplied and the Al-based electrode layer. For this reason, the supply of hydrogen atoms from the Al-based electrode layer to the trench gate is not hindered by the barrier metal layer. While ensuring the effect obtained by providing a barrier metal layer, hydrogen atoms can be supplied to the trench gate, suppressing variations in threshold voltage of the trench gate and improving reverse recovery characteristics of the diode region And both.
  • the present specification also includes a semiconductor substrate on which an IGBT region and a diode region are formed, an interlayer insulating film and a surface electrode formed on the surface of the semiconductor substrate, and a back electrode formed on the back surface of the semiconductor substrate.
  • the manufacturing method of the semiconductor device provided with this is disclosed.
  • the IGBT region has a first conductivity type collector layer, a second conductivity type first drift layer provided on the surface side of the semiconductor substrate with respect to the collector layer, and a first drift layer.
  • a first body layer of a first conductivity type provided on the surface side of the semiconductor substrate, a part of which is exposed on the surface of the semiconductor substrate, and a second body layer provided on the surface of the first body layer and exposed on the surface of the semiconductor substrate.
  • a conductive type emitter layer and a trench gate that penetrates the first body layer from the surface side of the semiconductor substrate and reaches the first drift layer are provided.
  • the diode region is provided on the surface side of the semiconductor substrate with respect to the second conductivity type cathode layer and the cathode layer, and the second conductivity type second drift having a lower impurity concentration of the second conductivity type than the cathode layer.
  • a second body layer of the first conductivity type provided on the surface side of the semiconductor substrate with respect to the second drift region.
  • the interlayer insulating film insulates the trench gate from the surface electrode.
  • a lifetime control region including a peak of crystal defect density is formed in the first drift layer and the second drift layer located between the depth of the lower end of the trench gate and the surfaces of the first drift layer and the second drift layer.
  • a trench gate is formed in a semiconductor substrate, a silicon nitride film layer is formed on the surface side of the trench gate, and the silicon nitride film layer is present, from the depth at the lower end of the trench gate, A region positioned between the surfaces of the first drift layer and the second drift layer is irradiated with charged particles, and after the charged particles are irradiated, the semiconductor substrate is annealed in a state where the silicon nitride film layer exists.
  • the lifetime control region is formed in a state where the silicon nitride film layer exists on the surface side of the trench gate. Termination of the interface state by hydrogen atoms supplied from the silicon nitride film layer proceeds particularly effectively during annealing, so that the interface state can be effectively reduced.
  • the present specification also includes a semiconductor substrate on which an IGBT region and a diode region are formed, an interlayer insulating film and a surface electrode formed on the surface of the semiconductor substrate, and a back electrode formed on the back surface of the semiconductor substrate.
  • the manufacturing method of the semiconductor device provided with this is disclosed.
  • the IGBT region has a first conductivity type collector layer, a second conductivity type first drift layer provided on the surface side of the semiconductor substrate with respect to the collector layer, and a first drift layer.
  • a first body layer of a first conductivity type provided on the surface side of the semiconductor substrate, a part of which is exposed on the surface of the semiconductor substrate, and a second body layer provided on the surface of the first body layer and exposed on the surface of the semiconductor substrate.
  • a conductive type emitter layer and a trench gate that penetrates the first body layer from the surface side of the semiconductor substrate and reaches the first drift layer are provided.
  • the diode region is provided on the surface side of the semiconductor substrate with respect to the second conductivity type cathode layer and the cathode layer, and the second conductivity type second drift having a lower impurity concentration of the second conductivity type than the cathode layer.
  • a second body layer of the first conductivity type provided on the surface side of the semiconductor substrate with respect to the second drift region.
  • the interlayer insulating film insulates the trench gate from the surface electrode.
  • a lifetime control region including a peak of crystal defect density is formed in the first drift layer and the second drift layer located between the depth of the lower end of the trench gate and the surfaces of the first drift layer and the second drift layer.
  • the surface electrode includes an Al-based electrode layer and a barrier metal layer.
  • a trench gate is formed in a semiconductor substrate, provided on the surface side of the semiconductor substrate, at least in a portion exposed on the surface of the semiconductor substrate of the first body layer, and on the surface side of the trench gate Forming an opening, barrier metal layer, An Al-based electrode layer is formed further on the surface side of the barrier metal layer, and the surface of the first drift layer and the second drift layer is determined from the depth at the lower end of the trench gate in the state where the barrier metal layer and the Al-based electrode layer are present. After irradiating the region positioned between the charged particles and irradiating the charged particles, the semiconductor substrate is annealed in a state where the barrier metal layer and the Al-based electrode layer exist.
  • the lifetime control region is formed in a state where the barrier metal layer and the Al-based electrode layer exist on the surface side of the trench gate. Termination of the interface state by hydrogen atoms supplied from the Al-based electrode layer proceeds particularly effectively during annealing, so that the interface state can be effectively reduced.
  • the barrier metal layer that easily adsorbs hydrogen atoms is opened on the surface side of the trench gate to which hydrogen atoms are supplied, the supply of hydrogen atoms from the Al-based electrode layer to the trench gate is performed by the barrier metal layer. I can't interfere.
  • FIG. 1 is a longitudinal sectional view of a semiconductor device according to Example 1.
  • FIG. 1 is a plan view of a semiconductor substrate of a semiconductor device according to Example 1.
  • FIG. 1 is a plan view of a semiconductor device according to Example 1.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. It is a longitudinal cross-sectional view of the semiconductor device which concerns on a modification.
  • 7 is a longitudinal sectional view of a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to Example 2.
  • the semiconductor device 10 includes a semiconductor substrate 100 in which an IGBT region 11 and a diode region 12 are formed, and an interlayer insulation formed on the surface of the semiconductor substrate 100.
  • a film 135, a surface electrode 121, a silicon nitride film layer 143, and a back electrode 120 formed on the back surface of the semiconductor substrate 100 are provided.
  • the surface electrode 121 is a composite electrode layer in which an Al—Si based electrode layer, a Ni based electrode layer, a solder bonding layer, and the like are laminated in this order from the semiconductor substrate 100 side.
  • the back electrode 120 is a composite electrode layer in which an Al-based electrode layer, a Ti-based electrode layer, a Ni-based electrode layer, a solder joint layer, and the like are laminated.
  • the IGBT region 11 includes a p-type collector layer 101, an n-type buffer layer 103 in contact with the surface of the collector layer 101, an n-type drift layer 104 in contact with the surface of the buffer layer 103, and a semiconductor with respect to the drift layer 104.
  • a p-type body layer 105 provided on the surface side of the substrate 100, a body contact layer 109 provided on the surface of the body layer 105 and exposed on the surface of the semiconductor substrate 100, and provided on the surface of the body layer 105.
  • An n-type emitter layer 107 exposed on the surface of the substrate 100 and a trench gate 130 that penetrates the body layer 105 from the surface side of the semiconductor substrate 100 and reaches the drift layer 104 are provided. As shown in FIG.
  • the emitter layer 107 has a ladder shape extending along the longitudinal direction of the trench gate 130, and the body contact layer 109 is a ladder shape of the emitter layer 107. Adjacent to be fitted between.
  • the emitter layer 107 has a portion 107 a extending along the trench gate 130 and a portion 107 b extending in the short direction (direction orthogonal to the longitudinal direction) of the trench gate 130.
  • the portion 107b connects between two trench gates 130 adjacent to each other in the lateral direction between the two portions 107a extending along the respective trench gates 130, and is surrounded by the portions 107a and 107b.
  • a body contact layer 109 is disposed in the region to be formed. In FIG.
  • the trench gate 130 includes a trench 131 formed in the semiconductor substrate 100, a gate insulating film 132 formed on the inner wall of the trench 131, and a gate electrode filled in the trench 131 while being covered with the gate insulating film 132. 133.
  • the interlayer insulating film 135 covers the surface of the trench gate 130 and a part of the emitter layer 107 on the side close to the trench gate 130, and insulates the gate electrode 133 and the surface electrode 121.
  • the surface electrode 121 is in contact with portions of the emitter layer 107 and the body contact layer 109 that are exposed on the surface of the semiconductor substrate 100.
  • the silicon nitride film layer 143 is formed on a part of the surface of the surface electrode 121 in the IGBT region 11.
  • the silicon nitride film 143 is located above the trench gate 130 and above the emitter layer 107 (here, “upper” means a position on the surface side along the thickness direction of the semiconductor substrate 100, and in FIG. It is not formed above the body contact layer 109.
  • the silicon nitride film layer 143 has an opening 145 that opens above the body contact layer 109. In the opening 145, the surface electrode 121 is exposed.
  • the diode region 12 includes an n-type cathode layer 102, an n-type buffer layer 103 in contact with the surface of the cathode layer 102, an n-type drift layer 104 in contact with the surface of the buffer layer 103, and a semiconductor with respect to the drift layer 104.
  • a p-type body layer 105 provided on the surface side of the substrate 100 and an anode layer 106 provided on the surface of the body layer 105 and exposed on the surface of the semiconductor substrate 100 are provided.
  • the anode layer 106 is provided on the surface of the semiconductor substrate 100 so as to occupy a space between adjacent trench gates in the longitudinal direction.
  • the diode region 12 is provided with a trench gate 130 that penetrates the body layer 105 from the surface side of the semiconductor substrate 100 and reaches the drift layer 104.
  • the silicon nitride film layer 143 is a portion of the anode layer 106 closest to the IGBT region 11 whose surface is covered with the interlayer insulating film 135. Only formed.
  • the surface electrode 121 is in contact with a portion of the anode layer 106 exposed on the surface of the semiconductor substrate 100.
  • the n-type impurity concentration of the drift layer 104 is lower than the n-type impurity concentration of the cathode layer 102.
  • the n-type impurity concentration of the drift layer 104 is preferably less than 1 ⁇ 10 14 atoms / cm 3 .
  • the buffer layer 103, the drift layer 104, and the body layer 105 are each formed as one layer over both the IGBT region 11 and the diode region 12.
  • a portion included in the IGBT region 11 is an example of a first drift layer
  • a portion included in the diode region 12 is an example of a second drift layer.
  • the portion included in the IGBT region of body layer 105 and body contact layer 109 are an example of a first body layer.
  • the portion included in the diode region 12 of the body layer 105 and the anode layer 106 are an example of a second body layer.
  • a lifetime control region 150 is formed in the drift layer 104 across the IGBT region 11 and the diode region 12.
  • the lifetime control region 150 is a region having a higher crystal defect density than the surroundings.
  • the lifetime control region 150 has a peak of crystal defect density. That is, when the crystal defect density distribution in the depth direction in the drift layer 104 is measured, the region where the maximum value (preferably the maximum value) of the crystal defect density distribution exists is the lifetime control region 150. .
  • the lifetime control region 150 exists at a position shallower than the depth of the lower end of the trench gate 130 and the depth of the lower end of the trench gate 130 (that is, the depth of the lower end of the trench gate 130). In the drift layer 104).
  • the average value of the crystal defect density in the drift layer 104 existing at a position shallower than the depth of the lower end of the trench gate 130 is the crystal defect density of the drift layer 104 existing at a position deeper than the depth of the lower end of the trench gate 130. Higher than average.
  • the carrier lifetime is effectively attenuated. Thereby, the reverse recovery characteristic of the diode region 12 is improved.
  • the lifetime control region 150 is formed in the drift layer 104 at a position close to the boundary between the body layer 105 and the drift layer 104, so that the reverse recovery characteristic of the diode region 12 is particularly effective. It becomes good.
  • the depth at which the trench gate 130 is formed partially overlaps with the depth at which the lifetime control region 150 is formed, and the gate insulating film 132 of the trench gate 130 and the semiconductor substrate in contact therewith.
  • An interface state is likely to be generated with respect to 100.
  • the threshold voltage of the gate of the IGBT is not stable, and the variation in the threshold voltage becomes large during mass production of the IGBT.
  • the semiconductor device 10 is manufactured, the interface state is terminated and reduced by the hydrogen atoms supplied from the silicon nitride film layer 143. For this reason, variation in the threshold voltage of the trench gate 130 is suppressed. According to the semiconductor device 10, it is possible to achieve both suppression of variation in threshold voltage of the trench gate 130 and improvement of reverse recovery characteristics of the diode region 12.
  • a raw material wafer 90 is prepared.
  • the body layer 105, the anode layer 106, the emitter layer 107, and the body contact layer 109 are formed on the surface side of an n-type silicon wafer by using a conventionally known method such as ion implantation and annealing.
  • the n layer 904 is a portion of the n-type silicon wafer where ions are not implanted, and is a layer that becomes the drift layer 104 of the semiconductor device 10.
  • the trench gate 130 and the interlayer insulating film 135 are formed by using a conventionally known method such as etching, thermal oxidation, and CVD. Thereby, the raw material wafer 90 shown in FIG. 4 can be manufactured.
  • a pyrogenic oxidation method using water vapor as an oxidizing species can be preferably used.
  • a gate insulating film containing a large amount of water can be formed.
  • a surface electrode 121 is formed on the surface of the raw material wafer 90.
  • the surface electrode 121 is formed to a thickness that further covers the surface of the interlayer insulating film 135 formed on the surface of the trench gate 130.
  • a silicon nitride film layer 943 is formed on the surface of the surface electrode 121 using a conventionally known film formation method such as CVD. The silicon nitride film layer 943 is formed to cover the entire surface electrode 121.
  • the back surface of the raw material wafer 90 is cut to reduce its thickness, and then ion implantation is performed on the back surface.
  • a p-type ion implantation layer 901, an n-type ion implantation layer 902, and an n-type ion implantation layer 903 are formed on the back surface side of the raw material wafer 90.
  • charged particles are introduced into the drift layer 104 from the back surface side of the raw material wafer 90. Irradiate.
  • the position where the charged particles are irradiated is adjusted so that a peak of crystal defect density is included in a region between the depth of the lower end of the trench gate 130 and the boundary between the drift layer 104 and the body layer 105.
  • some charged particles are injected into the gate insulating film 132. Therefore, when ion implantation is performed, an interface state is likely to be generated between the gate insulating film 132 and the semiconductor substrate 100 in contact therewith.
  • the crystal defects may be formed by irradiating the drift layer through the trench gate from the surface side.
  • annealing for stabilizing crystal defects is performed to form the lifetime control region 150.
  • the p-type ion implantation layer 901, the n-type ion implantation layer 902, and the n-type ion implantation layer 903 are also annealed, and the p-type collector layer 101, the n-type cathode layer 102, and the n-type ion implantation layer 903, respectively.
  • the buffer layer 103 is formed.
  • the annealing process is performed in such a state where the silicon nitride film layer 943 exists, hydrogen atoms are supplied from the silicon nitride film layer 943 into the semiconductor substrate 100.
  • the supplied hydrogen atoms effectively terminate the interface states existing at the boundary between the gate insulating film 132 and the semiconductor substrate 100, and can effectively reduce the interface states.
  • the interface state is also terminated by hydrogen atoms supplied from the gate insulating film 132 containing a large amount of water, and the interface is more effectively The level can be reduced.
  • the silicon nitride film layer 943 is partially removed by a conventionally known method such as etching.
  • the silicon nitride film layer 943 formed above the anode layer 106 and the body contact layer 109 is removed to form a silicon nitride film layer 143 patterned in the same shape as in FIG.
  • the semiconductor device 10 shown in FIGS. 1 to 3 can be manufactured by forming the back electrode 120 on the back surface of the raw material wafer 90 shown in FIG.
  • the manufacturing method in which the silicon nitride film layer 943 is partially removed after annealing for stabilizing crystal defects has been described.
  • the silicon nitride film layer 943 is completely removed, The effect of reducing the interface state by hydrogen atoms supplied from the silicon nitride film layer 943 can be obtained.
  • the case where the surface electrode 121 is a composite electrode not including a barrier metal layer has been described as an example.
  • the present invention is not limited to this.
  • a composite electrode layer including a barrier metal layer formed on the whole or a part of the boundary surface with the semiconductor substrate 100 may be used. Even when a barrier metal layer that easily adsorbs hydrogen atoms is used, since hydrogen atoms are supplied from the silicon nitride film layer and compensated, variations in the threshold voltage of the trench gate can be suppressed.
  • the silicon nitride film only needs to be formed above the trench gate 130 and above the emitter layer 107, and need not be formed above the surface electrode 121. Even if the silicon nitride film is disposed below or inside the surface electrode 121, the effect of the present invention can be obtained.
  • a silicon nitride film 143a may be disposed below the surface electrode 121 as in the semiconductor device 10a shown in FIG. The silicon nitride film 143a is formed below the surface electrode 121, above the trench gate 130 and above the emitter layer 107, and not above the body contact layer 109.
  • the silicon nitride film 143a covers the surface and side surfaces of the interlayer insulating film 135 provided in the IGBT region 11, and covers the portion of the surface of the emitter layer 107 that is not covered by the interlayer insulating film 135.
  • the silicon nitride film layer 143 a is not formed on the surface of the body contact layer 109, and has an opening 145 a that opens on the surface side of the body contact layer 109.
  • the silicon nitride film layer 143 a is formed only in a portion of the anode layer 106 closest to the IGBT region 11 whose surface is covered with the interlayer insulating film 135.
  • the surface electrode 121 further covers the surface of the silicon nitride film layer 143a, and is in contact with the surface of the body contact layer 109 through the opening 145a of the silicon nitride film layer 143a. Further, the surface electrode 121 is in contact with a portion of the anode layer 106 exposed on the surface of the semiconductor substrate 100.
  • the back electrode 120 is in contact with the collector layer 101.
  • the silicon nitride film layer 143 is not formed on the surface of the semiconductor substrate 100 and the surface of the interlayer insulating film 135, and the surface electrode is formed of an Al-based electrode layer 221 and a barrier metal.
  • the semiconductor device 10 is different from the semiconductor device 10 in that the layer 244 is included.
  • a Ni-based electrode layer and a solder bonding layer are further laminated on the surface of the Al-based electrode layer as a part of the surface electrode.
  • the Al-based electrode layer 221 is made of an electrode material mainly composed of aluminum, such as Al or Al—Si alloy, which is usually used in the semiconductor field, and these electrode materials are capable of supplying hydrogen atoms. Known for being expensive.
  • the barrier metal layer 244 is formed in the diode region 12 so as to cover the surface of the semiconductor substrate 100 and the surface of the interlayer insulating film 135.
  • the barrier metal layer 244 is formed in the IGBT region 11 at a position that covers the surface of the body contact layer 109, and is not formed at a position that covers the surface of the emitter layer 107 and the surface of the interlayer insulating film 135. That is, the barrier metal layer 244 is provided between a portion of the first body layer (the body layer 105 in the diode region 12) exposed on the surface of the semiconductor substrate 100 and the Al-based electrode layer 221, and the IGBT region 11. It is not provided between the inner trench gate 130 and the Al-based electrode layer 221.
  • barrier metal layer 244 As a material of the barrier metal layer 244, a material used as a conventionally known barrier metal such as titanium (Ti), titanium nitride (TiN), titanium tungsten (TiW), or the like can be used. Since other configurations are the same as those of the semiconductor device 10, description thereof is omitted.
  • the lifetime control region 150 is formed in the vicinity of the lower end of the trench gate 130.
  • hydrogen atoms are supplied from the Al-based electrode layer 221, and the interface states existing at the boundary between the gate insulating film 132 and the semiconductor substrate 100 are terminated. Reduce. For this reason, variation in the threshold voltage of the trench gate 130 is suppressed.
  • a barrier metal layer 244 that easily adsorbs hydrogen atoms is provided in the IGBT region 11 between a portion of the body contact layer 109 exposed on the surface of the semiconductor substrate 100 and the Al-based electrode layer 221; and It is not provided between the trench gate 130 and the Al-based electrode layer 221. That is, the barrier metal layer 244 is formed only at a position relatively distant from the trench gate 130 provided in the IGBT region 11 to which hydrogen atoms are supplied. Therefore, in the IGBT region 11, the supply of hydrogen atoms from the Al-based electrode layer 221 to the trench gate 130 is not hindered by the barrier metal layer 244.
  • the semiconductor device 20 it is possible to supply hydrogen atoms to the trench gate 130 provided in the IGBT region 11 while ensuring the effects (such as prevention of Al spikes) obtained by providing the barrier metal layer 244. Thus, variations in the threshold voltage of the trench gate 130 during the operation of the IGBT region 11 can be suppressed.
  • a raw material wafer 90 shown in FIG. 4 is prepared by the same method as in the first embodiment. Then, as shown in FIG. 13, a barrier metal layer 244 is formed by sputtering or the like. The barrier metal layer 244 is patterned so as to be in contact with the surface of the anode layer 106 and the surface of the body contact layer 109 and to be opened on the surface side of the trench gate 130.
  • an Al-based electrode layer 221 is formed on the surface of the barrier metal layer 244 by sputtering or the like.
  • the back surface of the raw material wafer 90 is cut to reduce its thickness, and then ion implantation is performed on the back surface.
  • a p-type ion implantation layer 901, an n-type ion implantation layer 902, and an n-type ion implantation layer 903 are formed on the back surface side of the raw material wafer 90.
  • the drift layer 104 is formed. Irradiate charged particles. The position where the charged particles are irradiated is adjusted so that a peak of crystal defect density is included in a region between the depth of the lower end of the trench gate 130 and the boundary between the drift layer 104 and the body layer 105. When charged particles are irradiated in this way, some charged particles are injected into the gate insulating film 132. Therefore, when ion implantation is performed, an interface state is likely to be generated between the gate insulating film 132 and the semiconductor substrate 100 in contact therewith.
  • annealing for stabilizing crystal defects is performed to form the lifetime control region 150.
  • a p-type collector layer 101, an n-type cathode layer 102, and an n-type buffer layer 103 are formed.
  • hydrogen atoms are supplied from the Al-based electrode layer 221 into the semiconductor substrate 100. The supplied hydrogen atoms effectively terminate the interface states existing at the boundary between the gate insulating film 132 and the semiconductor substrate 100, and can effectively reduce the interface states.
  • the barrier metal layer 244 that easily adsorbs hydrogen atoms is opened on the surface side of the trench gate 130 to which hydrogen atoms are supplied, supply of hydrogen atoms from the Al-based electrode layer 221 to the trench gate 130 is prevented. It is not hindered by the barrier metal layer 244.
  • the semiconductor device 20 may further be provided with the silicon nitride film layer 143 described in the first embodiment.
  • the interface state is also terminated by hydrogen atoms supplied from the silicon nitride film 143, and the interface state can be more effectively reduced.
  • the surface electrode may further include a contact plug layer 254 provided between the barrier metal layer 244a and the Al-based electrode layer 221.
  • the contact plug layer 254 is formed on the surface side of the barrier metal layer 244a provided in the IGBT region 11 so as to be embedded in the recess of the barrier metal layer 244a, and the surface is covered with the Al-based electrode layer 221. It has been broken.
  • tungsten or the like can be preferably used as tungsten or the like.
  • a contact plug layer 254 is embedded in the recess of the barrier metal layer 244, and the surfaces of the barrier metal layer 244a, the contact plug layer 254, and the interlayer insulating film 135 are planarized, and the adhesion between these layers and the Al-based electrode layer 221 is improved. Can be improved.
  • the semiconductor device 20a performs the process of forming the contact plug layer 254 after forming the barrier metal layer 224a by the same process as the process of forming the barrier metal layer 224 in the manufacturing process of the semiconductor device 20, and then the semiconductor device It can manufacture by performing the process of forming the Al type electrode layer 221 in 20 manufacturing processes. Specifically, as shown in FIG. 19, a metal film (for example, a tungsten film) used as a material for the contact plug layer 254 is formed on the surface of the raw material wafer 90b after the barrier metal layer 224a is formed by sputtering or the like.
  • a metal film for example, a tungsten film
  • the semiconductor device 20a can be manufactured by performing the same steps as those described in Embodiment 2 with reference to FIGS.
  • the structure of the IGBT region and the diode region described in the above embodiments and modifications is merely an example, and the technique described in this application is applied to a semiconductor device having a structure of an IGBT region other than the above and a structure of a diode. can do.
  • the structure on the surface side of the drift layer 104 may be the same in the IGBT region 11 and the diode region 12.
  • the diode region 12 of the semiconductor device 10b includes a diode emitter layer 157 and a diode body contact layer 159.
  • the diode emitter layer 157 and the diode body contact layer 159 are patterned in the same manner as the emitter layer 107 and the body contact layer 109, respectively. Since the structure of the semiconductor device 10b on the surface side of the drift layer 104 is similarly patterned in the IGBT region 11 and the diode region 12, the manufacturing process is simplified. Furthermore, in the semiconductor device 10b, the silicon nitride film layer 143 is formed only above the IGBT region 11, but may be formed above the trench gate 130 and above the diode emitter layer 157 in the diode region 12. (Not shown).
  • a semiconductor substrate 100c patterned like a semiconductor device 10c shown in FIGS. 21-23 may be provided.
  • the semiconductor substrate 100c is viewed in plan, the emitter layers 167 and body contact layers 169 in the IGBT region 11 are alternately arranged along the longitudinal direction of the trench gate 130 as shown in FIG.
  • the semiconductor device 10c is cut perpendicularly to the longitudinal direction of the trench gate 130, only the emitter layer 167 appears between the adjacent trench gates 130 in the IGBT region 11, as shown in FIG. In some cases, only the body contact layer 169 appears (not shown).
  • the silicon nitride film layer 143c is formed on the surface of the surface electrode 121 in the IGBT region 11, and is open near the center position between the adjacent trench gates 130. An opening 145c is formed. A part of the emitter layer 167 and a part of the body contact layer 169 are located below the opening 145c. Like the semiconductor device 10c, the silicon nitride film layer 143c may not be formed vertically above a part of the emitter layer 167, or may be formed vertically above a part of the body contact layer 169. Good.

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Abstract

　ＩＧＢＴ領域は、コレクタ層と、第１ドリフト層と、第１ボディ層と、エミッタ層と、半導体基板の表面側から第１ボディ層を貫通して第１ドリフト層に達するトレンチゲートとを備えている。ダイオード領域は、カソード層と、第２ドリフト層と、第２ボディ層とを備えている。トレンチゲートの下端の深さと、第１ドリフト層および第２ドリフト層の表面の間に位置する第１ドリフト層および第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されている。半導体基板の表面側のトレンチゲートの上方に、シリコン窒化膜層がさらに設けられている。

Description

半導体装置とその製造方法
　本出願は、２０１３年１２月２７日に出願された日本国特許出願第２０１３－２７１７２６号、および、２０１４年８月７日に出願された日本国特許出願第２０１４－１６１６６８号に基づく優先権を主張する。それらの出願の全ての内容はこの明細書中に参照により援用される。本明細書に記載の技術は、半導体装置とその製造方法に関する。
　日本国特許公開公報第２０１１－２３８８７２号に、同一の半導体基板に、ＩＧＢＴ領域とダイオード領域が形成されている半導体装置が記載されている。この半導体装置では、ＩＧＢＴ領域とダイオード領域に亘って、ライフタイム制御領域が形成されている。ライフタイム制御領域は、ＩＧＢＴ領域に設けられたトレンチゲートの下端よりも深い位置のドリフト層内に結晶欠陥密度のピークを有する。ライフタイム制御領域によって、ダイオード領域の逆回復特性が改善される。
　ダイオード領域の逆回復特性を改善するためには、ライフタイム制御領域は、ドリフト層内における、ボディ層とドリフト層との境界にできるだけ近い位置に形成することが好ましい。このような位置にライフタイム制御領域を形成すると、トレンチゲートが形成される位置と、ライフタイム制御領域が形成される位置が重複する。その結果、トレンチゲートのゲート絶縁膜とこれに接する半導体基板との間に界面準位ができる。界面準位によってキャリアが捕捉されるため、複数のトレンチゲートの閾値電圧が相違し、各トレンチゲートの閾値電圧のばらつきが大きくなる。
　本明細書が開示する第１の半導体装置は、ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、半導体基板の表面に形成された層間絶縁膜および表面電極と、半導体基板の裏面に形成された裏面電極とを備えている。この半導体装置では、ＩＧＢＴ領域は、第１導電型のコレクタ層と、コレクタ層に対して半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、第１ドリフト層に対して半導体基板の表面側に設けられ、その一部が半導体基板の表面に露出する第１導電型の第１ボディ層と、第１ボディ層の表面に設けられ、半導体基板の表面に露出する第２導電型のエミッタ層と、半導体基板の表面側から第１ボディ層を貫通して第１ドリフト層に達するトレンチゲートとを備えている。ダイオード領域は、第２導電型のカソード層と、カソード層に対して半導体基板の表面側に設けられており、カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、第２ドリフト領域に対して半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えている。層間絶縁膜は、トレンチゲートと表面電極とを絶縁している。トレンチゲートの深さと、第１ドリフト層および第２ドリフト層の表面の間に位置する第１ドリフト層および第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されている。半導体基板の表面側のトレンチゲートの上方に、シリコン窒化膜層がさらに設けられている。
　なお、上記の第１ドリフト層の表面は、第１ドリフト層と第１ボディ層の境界面を意味する。また、上記の第２ドリフト層の表面は、第２ドリフト層と第２ボディ層の境界面を意味する。また、上記の「結晶欠陥密度のピーク」は、第１ドリフト層または第２ドリフト層内の深さ方向における結晶欠陥密度分布の極大値を意味する。また、上記の「結晶欠陥密度のピーク」は、前記結晶欠陥密度分布における最大値であることが好ましい。
　上記の第１の半導体装置によれば、半導体基板の表面側のトレンチゲートの上方に設けられているシリコン窒化膜層から水素原子が供給され、界面準位が水素によって終端されて低減するため、トレンチゲートの閾値電圧のばらつきが抑制される。トレンチゲートの閾値電圧のばらつきが抑制することと、ダイオード領域の逆回復特性を改善することとを、両立できる。
　上記の半導体装置では、シリコン窒化膜層は、エミッタ層の上方に設けられていてもよい。さらに、シリコン窒化膜層は、第１ボディ層の上方において開口する開口部を備えていてもよい。
　本明細書が開示する第２の半導体装置は、ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、半導体基板の表面に形成された層間絶縁膜および表面電極と、半導体基板の裏面に形成された裏面電極とを備えている。この半導体装置では、ＩＧＢＴ領域は、第１導電型のコレクタ層と、コレクタ層に対して半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、第１ドリフト層に対して半導体基板の表面側に設けられ、その一部が半導体基板の表面に露出する第１導電型の第１ボディ層と、第１ボディ層の表面に設けられ、半導体基板の表面に露出する第２導電型のエミッタ層と、半導体基板の表面側から第１ボディ層を貫通して第１ドリフト層に達するトレンチゲートとを備えている。ダイオード領域は、第２導電型のカソード層と、カソード層に対して半導体基板の表面側に設けられており、カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、第２ドリフト領域に対して半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えている。層間絶縁膜は、トレンチゲートと表面電極とを絶縁している。トレンチゲートの下端の深さと、第１ドリフト層および第２ドリフト層の表面の間に位置する第１ドリフト層および第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されている。表面電極は、Ａｌ系電極層と、バリアメタル層と、を含んでおり、バリアメタル層は、第１ボディ層の半導体基板の表面に露出する部分とＡｌ系電極層との間に設けられ、かつ、トレンチゲートとＡｌ系電極層との間に設けられていない。
　上記の第２の半導体装置によれば、Ａｌ系電極層から水素原子が供給され、界面準位が終端されて低減するため、トレンチゲートの閾値電圧のばらつきが抑制される。また、水素原子を吸着し易いバリアメタル層が、水素原子の供給先であるトレンチゲートから比較的離れた位置にある第１ボディ層の半導体基板の表面に露出する部分とＡｌ系電極層との間に設けられ、かつ、水素原子の供給先であるトレンチゲートとＡｌ系電極層との間に設けられていない。このため、Ａｌ系電極層からトレンチゲートへの水素原子の供給がバリアメタル層によって妨げられない。バリアメタル層を設けることによって得られる効果を確保しつつ、トレンチゲートに水素原子を供給することができ、トレンチゲートの閾値電圧のばらつきが抑制することと、ダイオード領域の逆回復特性を改善することとを、両立できる。
　また、本明細書は、ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、半導体基板の表面に形成された層間絶縁膜および表面電極と、半導体基板の裏面に形成された裏面電極とを備えた半導体装置の製造方法を開示する。この半導体装置では、ＩＧＢＴ領域は、第１導電型のコレクタ層と、コレクタ層に対して半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、第１ドリフト層に対して半導体基板の表面側に設けられ、その一部が半導体基板の表面に露出する第１導電型の第１ボディ層と、第１ボディ層の表面に設けられ、半導体基板の表面に露出する第２導電型のエミッタ層と、半導体基板の表面側から第１ボディ層を貫通して第１ドリフト層に達するトレンチゲートとを備えている。ダイオード領域は、第２導電型のカソード層と、カソード層に対して半導体基板の表面側に設けられており、カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、第２ドリフト領域に対して半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えている。層間絶縁膜は、トレンチゲートと表面電極とを絶縁している。トレンチゲートの下端の深さと、第１ドリフト層および第２ドリフト層の表面の間に位置する第１ドリフト層および第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されている。この半導体装置の製造方法は、半導体基板にトレンチゲートを形成し、トレンチゲートの表面側にシリコン窒化膜層を形成し、シリコン窒化膜層が存在する状態で、トレンチゲートの下端の深さから、第１ドリフト層および第２ドリフト層の表面の間に位置する領域に荷電粒子を照射し、荷電粒子を照射した後に、シリコン窒化膜層が存在する状態で半導体基板をアニールする。
　上記の半導体装置の製造方法では、トレンチゲートの表面側に、シリコン窒化膜層が存在する状態で、ライフタイム制御領域を形成する。シリコン窒化膜層から供給された水素原子による界面準位の終端化は、アニール時において特に効果的に進行するため、界面準位を効果的に低減できる。
　また、本明細書は、ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、半導体基板の表面に形成された層間絶縁膜および表面電極と、半導体基板の裏面に形成された裏面電極とを備えた半導体装置の製造方法を開示する。この半導体装置では、ＩＧＢＴ領域は、第１導電型のコレクタ層と、コレクタ層に対して半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、第１ドリフト層に対して半導体基板の表面側に設けられ、その一部が半導体基板の表面に露出する第１導電型の第１ボディ層と、第１ボディ層の表面に設けられ、半導体基板の表面に露出する第２導電型のエミッタ層と、半導体基板の表面側から第１ボディ層を貫通して第１ドリフト層に達するトレンチゲートとを備えている。ダイオード領域は、第２導電型のカソード層と、カソード層に対して半導体基板の表面側に設けられており、カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、第２ドリフト領域に対して半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えている。層間絶縁膜は、トレンチゲートと表面電極とを絶縁している。トレンチゲートの下端の深さと、第１ドリフト層および第２ドリフト層の表面の間に位置する第１ドリフト層および第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されている。表面電極は、Ａｌ系電極層と、バリアメタル層と、を含んでいる。この半導体装置の製造方法は、半導体基板にトレンチゲートを形成し、半導体基板の表面側に、少なくとも第１ボディ層の半導体基板の表面に露出する部分に設けられ、かつ、トレンチゲートの表面側において開口する、バリアメタル層を形成し、
バリアメタル層のさらに表面側にＡｌ系電極層を形成し、バリアメタル層およびＡｌ系電極層が存在する状態で、トレンチゲートの下端の深さから、第１ドリフト層および第２ドリフト層の表面の間に位置する領域に荷電粒子を照射し、荷電粒子を照射した後に、バリアメタル層およびＡｌ系電極層が存在する状態で半導体基板をアニールする。
　上記の半導体装置の製造方法では、トレンチゲートの表面側に、バリアメタル層およびＡｌ系電極層が存在する状態で、ライフタイム制御領域を形成する。Ａｌ系電極層からから供給された水素原子による界面準位の終端化は、アニール時において特に効果的に進行するため、界面準位を効果的に低減できる。また、水素原子を吸着し易いバリアメタル層は、水素原子の供給先であるトレンチゲートの表面側において開口しているため、Ａｌ系電極層からトレンチゲートへの水素原子の供給がバリアメタル層によって妨げられない。
実施例１に係る半導体装置の縦断面図である。 実施例１に係る半導体装置の半導体基板の平面図である。 実施例１に係る半導体装置の平面図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の縦断面図である。 実施例２に係る半導体装置の縦断面図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の縦断面図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の縦断面図である。 変形例に係る半導体装置の縦断面図である。 変形例に係る半導体装置の半導体基板の平面図である。 変形例に係る半導体装置の平面図である。
　本実施例に係る半導体装置１０は、図１－図３に示すように、ＩＧＢＴ領域１１と、ダイオード領域１２とが形成されている半導体基板１００と、半導体基板１００の表面に形成された層間絶縁膜１３５、表面電極１２１、およびシリコン窒化膜層１４３と、半導体基板１００の裏面に形成された裏面電極１２０とを備えている。表面電極１２１は、半導体基板１００側から順に、Ａｌ－Ｓｉ系電極層、Ｎｉ系電極層、はんだ接合層等が積層された複合電極層である。裏面電極１２０は、Ａｌ系電極層、Ｔｉ系電極層、Ｎｉ系電極層、はんだ接合層等が積層された複合電極層である。
　ＩＧＢＴ領域１１は、ｐ型のコレクタ層１０１と、コレクタ層１０１の表面に接するｎ型のバッファ層１０３と、バッファ層１０３の表面に接するｎ型のドリフト層１０４と、ドリフト層１０４に対して半導体基板１００の表面側に設けられたｐ型のボディ層１０５と、ボディ層１０５の表面に設けられ、半導体基板１００の表面に露出するボディコンタクト層１０９と、ボディ層１０５の表面に設けられ、半導体基板１００の表面に露出するｎ型のエミッタ層１０７と、半導体基板１００の表面側からボディ層１０５を貫通してドリフト層１０４に達するトレンチゲート１３０とを備えている。図２に示すように、半導体基板１００を平面視したときに、エミッタ層１０７は、トレンチゲート１３０の長手方向に沿って伸びる梯子形状を有し、ボディコンタクト層１０９は、エミッタ層１０７の梯子形状の間に嵌め込まれるように隣接している。エミッタ層１０７は、トレンチゲート１３０に沿って伸びる部分１０７ａと、トレンチゲート１３０の短手方向（長手方向に直交する方向）に伸びる部分１０７ｂを有している。部分１０７ｂは、その短手方向に隣接する２つのトレンチゲート１３０の間で、それぞれのトレンチゲート１３０に沿って伸びる２つの部分１０７ａの間を接続しており、部分１０７ａと、部分１０７ｂとによって取り囲まれる領域にボディコンタクト層１０９が配置されている。なお、図２では、半導体基板１００の表面を図示しており、その表面に形成された層間絶縁膜１３５、表面電極１２１、およびシリコン窒化膜層１４３は、図示を省略している。トレンチゲート１３０は、半導体基板１００に形成されたトレンチ１３１と、トレンチ１３１の内壁に形成されたゲート絶縁膜１３２と、ゲート絶縁膜１３２に覆われた状態でトレンチ１３１内に充填されているゲート電極１３３とを含んでいる。層間絶縁膜１３５は、トレンチゲート１３０の表面と、エミッタ層１０７のトレンチゲート１３０に近い側の一部分を覆っており、ゲート電極１３３と表面電極１２１とを絶縁している。表面電極１２１は、エミッタ層１０７およびボディコンタクト層１０９の半導体基板１００の表面に露出する部分に接している。図１および図３に示すように、シリコン窒化膜層１４３は、ＩＧＢＴ領域１１内の表面電極１２１の表面の一部に形成されている。シリコン窒化膜１４３は、トレンチゲート１３０の上方およびエミッタ層１０７の上方（ここで、上方とは、半導体基板１００の厚み方向に沿って表面側となる位置を意味し、図１においては、鉛直上方である）に形成されており、ボディコンタクト層１０９の上方には形成されていない。シリコン窒化膜層１４３は、ボディコンタクト層１０９の上方において開口する開口部１４５を有している。開口部１４５においては、表面電極１２１が露出している。
　ダイオード領域１２は、ｎ型のカソード層１０２と、カソード層１０２の表面に接するｎ型のバッファ層１０３と、バッファ層１０３の表面に接するｎ型のドリフト層１０４と、ドリフト層１０４に対して半導体基板１００の表面側に設けられたｐ型のボディ層１０５と、ボディ層１０５の表面に設けられ、半導体基板１００の表面に露出するアノード層１０６とを備えている。図２に示すように、アノード層１０６は、その長手方向に隣接するトレンチゲートの間を占めるように半導体基板１００の表面に設けられている。ダイオード領域１２においても、ＩＧＢＴ領域１１と同様に、半導体基板１００の表面側からボディ層１０５を貫通してドリフト層１０４に達するトレンチゲート１３０が設けられている。図１～図３に示すように、ダイオード領域１２内においては、シリコン窒化膜層１４３は、最もＩＧＢＴ領域１１に近いアノード層１０６のうち、その表面が層間絶縁膜１３５によって覆われている部分にのみ形成されている。表面電極１２１は、アノード層１０６の半導体基板１００の表面に露出する部分に接している。なお、ドリフト層１０４のｎ型の不純物濃度は、カソード層１０２のｎ型の不純物濃度よりも低い。ドリフト層１０４のｎ型の不純物濃度は、１×１０１４ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
　バッファ層１０３、ドリフト層１０４、ボディ層１０５は、ＩＧＢＴ領域１１とダイオード領域１２との双方に亘って、それぞれ１つの層として形成されている。バッファ層１０３とドリフト層１０４のうち、ＩＧＢＴ領域１１に含まれる部分は第１ドリフト層の一例であり、ダイオード領域１２に含まれる部分は第２ドリフト層の一例である。ボディ層１０５のＩＧＢＴ領域に含まれる部分およびボディコンタクト層１０９は、第１ボディ層の一例である。ボディ層１０５のダイオード領域１２に含まれる部分およびアノード層１０６は、第２ボディ層の一例である。
　ＩＧＢＴ領域１１とダイオード領域１２とに亘って、ドリフト層１０４内にライフタイム制御領域１５０が形成されている。ライフタイム制御領域１５０は、その周囲に比べて結晶欠陥密度が高い領域である。ライフタイム制御領域１５０は、結晶欠陥密度のピークを有している。すなわち、ドリフト層１０４内の深さ方向における結晶欠陥密度分布を測定したときに、その結晶欠陥密度分布の極大値（好ましくは最大値）が存在している領域が、ライフタイム制御領域１５０である。ライフタイム制御領域１５０は、トレンチゲート１３０の下端の深さとドリフト層１０４とボディ層１０５との境界との間に位置するドリフト層１０４（すなわち、トレンチゲート１３０の下端の深さよりも浅い位置に存在するドリフト層１０４）内に形成されている。すなわち、トレンチゲート１３０の下端の深さよりも浅い位置に存在するドリフト層１０４における結晶欠陥密度の平均値は、トレンチゲート１３０の下端の深さよりも深い位置に存在するドリフト層１０４における結晶欠陥密度の平均値よりも高い。ライフタイム制御領域１５０内では、効果的にキャリアのライフタイムが減衰される。これによって、ダイオード領域１２の逆回復特性が良好となる。半導体装置１０では、ライフタイム制御領域１５０は、ドリフト層１０４内において、ボディ層１０５とドリフト層１０４との境界に近い位置に形成されているため、特に効果的にダイオード領域１２の逆回復特性が良好となる。また、半導体装置１０では、トレンチゲート１３０が形成される深さと、ライフタイム制御領域１５０が形成される深さが一部重複しており、トレンチゲート１３０のゲート絶縁膜１３２とこれに接する半導体基板１００との間に界面準位が発生し易くなる。一般に、この界面準位が発生すると、ＩＧＢＴのゲートの閾値電圧が安定せず、ＩＧＢＴの量産時に閾値電圧のばらつきが大きくなる。しかしながら、後に詳述するが、半導体装置１０の製造時には、シリコン窒化膜層１４３から供給された水素原子によって、この界面準位が終端されて低減する。このため、トレンチゲート１３０の閾値電圧のばらつきが抑制される。半導体装置１０によれば、トレンチゲート１３０の閾値電圧のばらつきが抑制することと、ダイオード領域１２の逆回復特性を改善することとを、両立できる。
　半導体装置１０の製造方法の一例を説明する。なお、従来公知の半導体装置の製造方法を利用できる工程については、詳細な説明を省略する。
　まず、図４に示すように、原料ウェハ９０を準備する。例えば、ｎ型のシリコンウェハの表面側に、イオン注入およびアニール等の従来公知の方法を用いて、ボディ層１０５、アノード層１０６、エミッタ層１０７，ボディコンタクト層１０９を形成する。ｎ層９０４は、ｎ型のシリコンウェハのイオン注入されていない部分であり、半導体装置１０のドリフト層１０４となる層である。その後で、エッチング、熱酸化、ＣＶＤ等の従来公知の方法を用いて、トレンチゲート１３０、層間絶縁膜１３５を形成する。これによって、図４に示す原料ウェハ９０を製造できる。なお、ゲート絶縁膜１３２を形成する熱酸化工程においては、酸化種として水蒸気を用いる、パイロジェニック酸化法を好適に用いることができる。これによって、パイロジェニック酸化法を用いて形成すると、水を多く含むゲート絶縁膜を形成することができる。
　次に、図５に示すように、原料ウェハ９０の表面に表面電極１２１を形成する。表面電極１２１は、トレンチゲート１３０の表面に形成された層間絶縁膜１３５の表面をさらに覆う程度の厚さに形成される。次に、図６に示すように、ＣＶＤ等の従来公知の成膜方法を用いて、表面電極１２１の表面にシリコン窒化膜層９４３を形成する。シリコン窒化膜層９４３は、表面電極１２１全体を覆う程度に形成される。
　次に、図７に示すように、原料ウェハ９０の裏面を切削して、その厚さを薄くした後に、裏面に対してイオン注入を行う。これによって、原料ウェハ９０の裏面側に、ｐ型のイオン注入層９０１、ｎ型のイオン注入層９０２、ｎ型のイオン注入層９０３を形成する。
　次に、図８に示すように、シリコン窒化膜層９４３が表面電極１２１の表面に存在する状態で、結晶欠陥を形成するために、原料ウェハ９０の裏面側から、ドリフト層１０４内に荷電粒子を照射する。荷電粒子を照射する位置は、トレンチゲート１３０の下端の深さから、ドリフト層１０４とボディ層１０５との境界までの間の領域に結晶欠陥密度のピークが含まれるように調整する。このように荷電粒子を照射すると、一部の荷電粒子がゲート絶縁膜１３２に注入される。このため、イオン注入を行うと、ゲート絶縁膜１３２とこれに接する半導体基板１００との間に界面準位が発生し易い。なお、結晶欠陥は、表面側からトレンチゲートを通過しドリフト層内に照射をすることによって形成してもよい。
　次に、図９のように、シリコン窒化膜層９４３がその表面に存在する状態で、結晶欠陥を安定化させるためのアニールを行い、ライフタイム制御領域１５０を形成する。このアニール工程において、ｐ型のイオン注入層９０１、ｎ型のイオン注入層９０２、ｎ型のイオン注入層９０３もアニールされ、それぞれ、ｐ型のコレクタ層１０１、ｎ型のカソード層１０２、ｎ型のバッファ層１０３が形成される。また、このようにシリコン窒化膜層９４３が存在する状態でアニール工程を行うと、シリコン窒化膜層９４３から半導体基板１００中に水素原子が供給される。供給された水素原子によって、ゲート絶縁膜１３２と半導体基板１００との境界に存在する界面準位の終端化が効果的に進行し、界面準位を効果的に低減することができる。なお、パイロジェニック酸化法を用いて、ゲート絶縁膜１３２を形成した場合には、水を多く含むゲート絶縁膜１３２から供給された水素原子によっても界面準位が終端化され、より効果的に界面準位を低減することができる。
　次に、図１０に示すように、シリコン窒化膜層９４３をエッチング等の従来公知の方法によって一部除去する。アノード層１０６の上方およびボディコンタクト層１０９の上方に形成されていたシリコン窒化膜層９４３が除去され、図１と同様の形状にパターニングされたシリコン窒化膜層１４３となる。さらに、図１０に示す原料ウェハ９０の表面に裏面に裏面電極１２０を形成することによって、図１－図３に示す半導体装置１０を製造することができる。
（変形例）
　実施例１においては、結晶欠陥を安定化させるためのアニールを行った後で、シリコン窒化膜層９４３を一部除去する製造方法について説明したが、シリコン窒化膜層９４３を全部除去しても、シリコン窒化膜層９４３から供給された水素原子による界面準位の低減の効果を得ることはできる。この場合、図１－図３に示す半導体装置１０から、シリコン窒化膜層１４３を除去した構成を有する半導体装置が製造される。また、実施例１では、表面電極１２１がバリアメタル層を含まない複合電極である場合を例示して説明したが、これに限定されない。表面電極１２１に替えて、半導体基板１００との境界面の全体もしくは一部に形成されたバリアメタル層を含む複合電極層を用いることもできる。水素原子を吸着し易いバリアメタル層を用いた場合であっても、シリコン窒化膜層から水素原子が供給されて補われるため、トレンチゲートの閾値電圧のばらつきを抑制できる。
　また、シリコン窒化膜は、トレンチゲート１３０の上方およびエミッタ層１０７の上方に形成されていればよく、表面電極１２１の上方に形成されている必要はない。シリコン窒化膜が表面電極１２１の下方や内部に配置されていても、本願発明の効果を得ることはできる。例えば、図１１に示す半導体装置１０ａのように、表面電極１２１の下方にシリコン窒化膜１４３ａを配置してもよい。シリコン窒化膜１４３ａは、表面電極１２１の下方であって、トレンチゲート１３０の上方およびエミッタ層１０７の上方に形成されており、ボディコンタクト層１０９の上方には形成されていない。シリコン窒化膜１４３ａは、ＩＧＢＴ領域１１内に設けられた層間絶縁膜１３５の表面および側面を覆っており、エミッタ層１０７の表面のうち、層間絶縁膜１３５に覆われていない部分を覆っている。ＩＧＢＴ領域１１内においては、シリコン窒化膜層１４３ａは、ボディコンタクト層１０９の表面に形成されておらず、ボディコンタクト層１０９の表面側において開口する開口部１４５ａを有している。ダイオード領域１２内においては、シリコン窒化膜層１４３ａは、最もＩＧＢＴ領域１１に近いアノード層１０６のうち、その表面が層間絶縁膜１３５によって覆われている部分にのみ形成されている。表面電極１２１は、シリコン窒化膜層１４３ａのさらに表面を覆っており、シリコン窒化膜層１４３ａの開口部１４５ａを貫通して、ボディコンタクト層１０９の表面に接している。また、表面電極１２１は、アノード層１０６の半導体基板１００の表面に露出する部分に接している。裏面電極１２０は、コレクタ層１０１に接している。
　図１２に示す半導体装置２０は、半導体基板１００の表面および層間絶縁膜１３５の表面に、シリコン窒化膜層１４３が形成されていない点、および、表面電極が、Ａｌ系電極層２２１と、バリアメタル層２４４とを含んでいる点において、半導体装置１０と相違している。なお、図示していないが、表面電極の一部として、Ａｌ系電極層の表面には、Ｎｉ系電極層およびはんだ接合層がさらに積層されている。
　Ａｌ系電極層２２１は、半導体分野で通常用いられている、Ａｌ、Ａｌ－Ｓｉ合金等のアルミニウムを主成分とする電極材料によって形成されており、これらの電極材料は、水素原子の供給性が高いことで知られている。
　バリアメタル層２４４は、ダイオード領域１２内において、半導体基板１００の表面および層間絶縁膜１３５の表面を覆う位置に形成されている。バリアメタル層２４４は、ＩＧＢＴ領域１１内において、ボディコンタクト層１０９の表面を覆う位置に形成されており、エミッタ層１０７の表面および層間絶縁膜１３５の表面を覆う位置には形成されていない。すなわち、バリアメタル層２４４は、第１ボディ層（ダイオード領域１２内のボディ層１０５）の半導体基板１００の表面に露出する部分とＡｌ系電極層２２１との間に設けられ、かつ、ＩＧＢＴ領域１１内のトレンチゲート１３０とＡｌ系電極層２２１との間には設けられていない。バリアメタル層２４４の材料は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、チタンタングステン（ＴｉＷ）等の従来公知のバリアメタルとして用いられる材料を用いることができる。その他の構成は、半導体装置１０と同様であるため、説明を省略する。
　実施例２の半導体装置２０でも、トレンチゲート１３０の下端近傍にライフタイム制御領域１５０が形成されている。しかしながら、後に詳述するように、半導体装置２０の製造工程においては、Ａｌ系電極層２２１から水素原子が供給され、ゲート絶縁膜１３２と半導体基板１００との境界に存在する界面準位が終端されて低減する。このため、トレンチゲート１３０の閾値電圧のばらつきが抑制される。
　また、水素原子を吸着し易いバリアメタル層２４４が、ＩＧＢＴ領域１１内においては、ボディコンタクト層１０９の半導体基板１００の表面に露出する部分とＡｌ系電極層２２１との間に設けられ、かつ、トレンチゲート１３０とＡｌ系電極層２２１との間に設けられていない。すなわち、バリアメタル層２４４は、水素原子の供給先であるＩＧＢＴ領域１１内に設けられたトレンチゲート１３０から比較的離れた位置にのみ形成されている。このため、ＩＧＢＴ領域１１内において、Ａｌ系電極層２２１からトレンチゲート１３０への水素原子の供給がバリアメタル層２４４によって妨げられない。
　半導体装置２０によれば、バリアメタル層２４４を設けることによって得られる効果（Ａｌスパイクの防止等）を確保しつつ、ＩＧＢＴ領域１１内に設けられたトレンチゲート１３０に水素原子を供給することができ、ＩＧＢＴ領域１１の動作時におけるトレンチゲート１３０の閾値電圧のばらつきを抑制することができる。
　半導体装置２０の製造方法の一例を説明する。なお、従来公知の半導体装置の製造方法を利用できる工程については、詳細な説明を省略する。
　まず、実施例１と同様の方法で、図４に示す原料ウェハ９０を準備する。これに、図１３に示すように、スパッタリング等によってバリアメタル層２４４を形成する。バリアメタル層２４４は、アノード層１０６の表面およびボディコンタクト層１０９の表面に接するとともに、トレンチゲート１３０の表面側において開口するようにパターニングされる。
　次に、図１４に示すように、バリアメタル層２４４のさらに表面に、スパッタリング等によってＡｌ系電極層２２１を形成する。
　次に、図１５に示すように、原料ウェハ９０の裏面を切削して、その厚さを薄くした後に、裏面に対してイオン注入を行う。これによって、原料ウェハ９０の裏面側に、ｐ型のイオン注入層９０１、ｎ型のイオン注入層９０２、ｎ型のイオン注入層９０３を形成する。
　次に、図１６に示すように、バリアメタル層２４４およびＡｌ系電極層２２１がその表面に存在する状態で、結晶欠陥を形成するために、原料ウェハ９０の裏面側から、ドリフト層１０４内に荷電粒子を照射する。荷電粒子を照射する位置は、トレンチゲート１３０の下端の深さから、ドリフト層１０４とボディ層１０５との境界までの間の領域に結晶欠陥密度のピークが含まれるように調整する。このように荷電粒子を照射すると、一部の荷電粒子がゲート絶縁膜１３２に注入される。このため、イオン注入を行うと、ゲート絶縁膜１３２とこれに接する半導体基板１００との間に界面準位が発生し易い。
　次に、図１７のように、バリアメタル層２４４およびＡｌ系電極層２２１がその表面に存在する状態で、結晶欠陥を安定化させるためのアニールを行い、ライフタイム制御領域１５０を形成する。実施例１と同様に、このアニール工程において、ｐ型のコレクタ層１０１、ｎ型のカソード層１０２、ｎ型のバッファ層１０３が形成される。また、このようにＡｌ系電極層２２１が存在する状態でアニール工程を行うと、Ａｌ系電極層２２１から半導体基板１００中に水素原子が供給される。供給された水素原子によって、ゲート絶縁膜１３２と半導体基板１００との境界に存在する界面準位の終端化が効果的に進行し、界面準位を効果的に低減することができる。また、水素原子を吸着し易いバリアメタル層２４４は、水素原子の供給先であるトレンチゲート１３０の表面側において開口しているため、Ａｌ系電極層２２１からトレンチゲート１３０への水素原子の供給がバリアメタル層２４４によって妨げられない。
（変形例）
　なお、半導体装置２０に、実施例１で説明したシリコン窒化膜層１４３をさらに設けることもできる。シリコン窒化膜１４３によってから供給された水素原子によっても界面準位が終端化され、より効果的に界面準位を低減することができる。
　また、図１８に示す半導体装置２０ａのように、表面電極は、バリアメタル層２４４ａとＡｌ系電極層２２１との間に設けられているコンタクトプラグ層２５４をさらに含んでいてもよい。コンタクトプラグ層２５４は、ＩＧＢＴ領域１１内に設けられたバリアメタル層２４４ａの表面側に、バリアメタル層２４４ａの凹部に埋め込まれるように形成されており、その表面は、Ａｌ系電極層２２１によって覆われている。コンタクトプラグ層２５４の材料としては、タングステン等を好適に用いることができる。バリアメタル層２４４の凹部にコンタクトプラグ層２５４が埋め込まれ、バリアメタル層２４４ａと、コンタクトプラグ層２５４と、層間絶縁膜１３５の表面が平坦化され、これらの層とＡｌ系電極層２２１との密着性を向上させることができる。
　半導体装置２０ａは、半導体装置２０の製造工程におけるバリアメタル層２２４を形成する工程と同様の工程によってバリアメタル層２２４ａを形成した後で、コンタクトプラグ層２５４を形成する工程を行い、次いで、半導体装置２０の製造工程におけるＡｌ系電極層２２１を形成する工程を行うことで、製造することができる。具体的には、図１９に示すようにバリアメタル層２２４ａを形成した後の原料ウェハ９０ｂの表面に、コンタクトプラグ層２５４の材料となる金属膜（例えば、タングステン膜）をスパッタリング等によって成膜した後、パターニングして、バリアメタル層２２４ａの表面の凹部に埋め込まれた部分以外の金属膜を除去し、コンタクトプラグ層２５４を形成する。次に、バリアメタル層２２４ａの表面にコンタクトプラグ層２５４が成膜された状態で、図１４と同様に、原料ウェハ９０ｂの表面にスパッタリング等によって、Ａｌ系電極層２２１を形成する。その後、図１５－１７を用いて実施例２において説明した工程と同様の工程を行うことによって、半導体装置２０ａを製造することができる。
　また、上記の実施例および変形例で説明したＩＧＢＴ領域およびダイオード領域の構造は、例示に過ぎず、本願に記載の技術は、上記以外のＩＧＢＴ領域の構造、ダイオードの構造を有する半導体装置に適用することができる。例えば、図２０に示す半導体装置１０ｂのように、ドリフト層１０４よりも表面側の構造が、ＩＧＢＴ領域１１とダイオード領域１２で同様であってもよい。半導体装置１０ｂのダイオード領域１２は、ダイオードエミッタ層１５７と、ダイオードボディコンタクト層１５９とを備えている。半導体基板１００を平面視したときに、ダイオードエミッタ層１５７、ダイオードボディコンタクト層１５９は、それぞれ、エミッタ層１０７、ボディコンタクト層１０９と同様にパターニングされている。半導体装置１０ｂは、ドリフト層１０４よりも表面側の構造が、ＩＧＢＴ領域１１とダイオード領域１２で同様にパターニングされているため、製造工程が簡略化される。さらには、半導体装置１０ｂでは、シリコン窒化膜層１４３はＩＧＢＴ領域１１の上方にのみ形成されているが、ダイオード領域１２のトレンチゲート１３０の上方およびダイオードエミッタ層１５７の上方に形成されていてもよい（図示していない）。
　また、例えば、図２１－２３に示す半導体装置１０ｃのようにパターニングされた半導体基板１００ｃを備えていてもよい。半導体基板１００ｃを平面視すると、図２２に示すように、ＩＧＢＴ領域１１のエミッタ層１６７とボディコンタクト層１６９とは、トレンチゲート１３０の長手方向に沿って、交互に配置されている。半導体装置１０ｃをトレンチゲート１３０の長手方向に垂直に切断すると、その断面の位置によって、図２１に示すように、ＩＧＢＴ領域１１の隣接するトレンチゲート１３０の間に、エミッタ層１６７のみが現れる場合と、ボディコンタクト層１６９のみが現れる場合（図示していない）がある。
　また、半導体装置１０ｃでは、図２３に示すように、シリコン窒化膜層１４３ｃは、ＩＧＢＴ領域１１内の表面電極１２１の表面に形成されており、隣接するトレンチゲート１３０の間の中央位置付近において開口する開口部１４５ｃを有している。開口部１４５ｃの下方には、エミッタ層１６７の一部およびボディコンタクト層１６９の一部が位置している。半導体装置１０ｃのように、シリコン窒化膜層１４３ｃが、一部のエミッタ層１６７の鉛直上方に形成されていなくてもよく、また、一部のボディコンタクト層１６９の鉛直上方に形成されていてもよい。
　以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (5)

  1. 　ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、
    　前記半導体基板の表面に形成された層間絶縁膜および表面電極と、
    　前記半導体基板の裏面に形成された裏面電極とを備えた半導体装置であって、
    　前記ＩＧＢＴ領域は、
    　第１導電型のコレクタ層と、
    　前記コレクタ層に対して前記半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、
    　前記第１ドリフト層に対して前記半導体基板の表面側に設けられ、その一部が前記半導体基板の表面に露出する第１導電型の第１ボディ層と、
    　前記第１ボディ層の表面に設けられ、前記半導体基板の表面に露出する第２導電型のエミッタ層と、
    　前記半導体基板の表面側から前記第１ボディ層を貫通して前記第１ドリフト層に達するトレンチゲートとを備えており、
    　前記ダイオード領域は、
    　第２導電型のカソード層と、
    　前記カソード層に対して前記半導体基板の表面側に設けられており、前記カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、
    　前記第２ドリフト領域に対して前記半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えており、
    　前記層間絶縁膜は、前記トレンチゲートと前記表面電極とを絶縁しており、
    　前記トレンチゲートの下端の深さと、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する前記第１ドリフト層および前記第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されており、
    　前記半導体基板の表面側の前記トレンチゲートの上方に、シリコン窒化膜層がさらに設けられている、半導体装置。
  2. 　前記シリコン窒化膜層は、前記エミッタ層の上方に設けられており、
    　前記シリコン窒化膜層は、前記第１ボディ層の上方において開口する開口部を備えている請求項１に記載の半導体装置。
  3. 　ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、
    　前記半導体基板の表面に形成された層間絶縁膜および表面電極と、
    　前記半導体基板の裏面に形成された裏面電極とを備えた半導体装置であって、
    　前記ＩＧＢＴ領域は、
    　第１導電型のコレクタ層と、
    　前記コレクタ層に対して前記半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、
    　前記第１ドリフト層に対して前記半導体基板の表面側に設けられ、その一部が前記半導体基板の表面に露出する第１導電型の第１ボディ層と、
    　前記第１ボディ層の表面に設けられ、前記半導体基板の表面に露出する第２導電型のエミッタ層と、
    　前記半導体基板の表面側から前記第１ボディ層を貫通して前記第１ドリフト層に達するトレンチゲートとを備えており、
    　前記ダイオード領域は、
    　第２導電型のカソード層と、
    　前記カソード層に対して前記半導体基板の表面側に設けられており、前記カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、
    　前記第２ドリフト領域に対して前記半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えており、
    　前記層間絶縁膜は、前記トレンチゲートと前記表面電極とを絶縁しており、
    　前記トレンチゲートの下端の深さと、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する前記第１ドリフト層および前記第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されており、
    　前記表面電極は、Ａｌ系電極層と、バリアメタル層と、を含んでおり、
    　前記バリアメタル層は、前記第１ボディ層の前記半導体基板の表面に露出する部分と前記Ａｌ系電極層との間に設けられ、かつ、前記トレンチゲートと前記Ａｌ系電極層との間に設けられていない、半導体装置。
  4. 　ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、
    　前記半導体基板の表面に形成された層間絶縁膜および表面電極と、
    　前記半導体基板の裏面に形成された裏面電極とを備えた半導体装置の製造方法であって、
    　前記ＩＧＢＴ領域は、
    　第１導電型のコレクタ層と、
    　前記コレクタ層に対して前記半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、
    　前記第１ドリフト層に対して前記半導体基板の表面側に設けられ、その一部が前記半導体基板の表面に露出する第１導電型の第１ボディ層と、
    　前記第１ボディ層の表面に設けられ、前記半導体基板の表面に露出する第２導電型のエミッタ層と、
    　前記半導体基板の表面側から前記第１ボディ層を貫通して前記第１ドリフト層に達するトレンチゲートとを備えており、
    　前記ダイオード領域は、
    　第２導電型のカソード層と、
    　前記カソード層に対して前記半導体基板の表面側に設けられており、前記カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、
    　前記第２ドリフト領域に対して前記半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えており、
    　前記層間絶縁膜は、前記トレンチゲートと前記表面電極とを絶縁しており、
    　前記トレンチゲートの下端の深さから、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する前記第１ドリフト層および前記第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されており、
    　前記半導体装置の製造方法は、
    　前記半導体基板に前記トレンチゲートを形成し、
    　前記トレンチゲートの表面側にシリコン窒化膜層を形成し、
    　前記シリコン窒化膜層が存在する状態で、前記トレンチゲートの下端の深さから、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する領域に荷電粒子を照射し、
    　前記荷電粒子を照射した後に、前記シリコン窒化膜層が存在する状態で前記半導体基板をアニールする、
    　半導体装置の製造方法。
  5. 　ＩＧＢＴ領域と、ダイオード領域とが形成されている半導体基板と、
    　前記半導体基板の表面に形成された層間絶縁膜および表面電極と、
    　前記半導体基板の裏面に形成された裏面電極とを備えた半導体装置の製造方法であって、
    　前記ＩＧＢＴ領域は、
    　第１導電型のコレクタ層と、
    　前記コレクタ層に対して前記半導体基板の表面側に設けられた第２導電型の第１ドリフト層と、
    　前記第１ドリフト層に対して前記半導体基板の表面側に設けられ、その一部が前記半導体基板の表面に露出する第１導電型の第１ボディ層と、
    　前記第１ボディ層の表面に設けられ、前記半導体基板の表面に露出する第２導電型のエミッタ層と、
    　前記半導体基板の表面側から前記第１ボディ層を貫通して前記第１ドリフト層に達するトレンチゲートとを備えており、
    　前記ダイオード領域は、
    　第２導電型のカソード層と、
    　前記カソード層に対して前記半導体基板の表面側に設けられており、前記カソード層よりも第２導電型の不純物濃度が低い第２導電型の第２ドリフト層と、
    　前記第２ドリフト領域に対して前記半導体基板の表面側に設けられた第１導電型の第２ボディ層とを備えており、
    　前記層間絶縁膜は、前記トレンチゲートと前記表面電極とを絶縁しており、
    　前記トレンチゲートの下端の深さと、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する前記第１ドリフト層および前記第２ドリフト層に、結晶欠陥密度のピークを含むライフタイム制御領域が形成されており、
    　前記表面電極は、Ａｌ系電極層と、バリアメタル層と、を含んでおり、
    　前記半導体装置の製造方法は、
    　前記半導体基板に前記トレンチゲートを形成し、
    　前記半導体基板の表面側に、少なくとも前記第１ボディ層の前記半導体基板の表面に露出する部分に設けられ、かつ、前記トレンチゲートの表面側において開口する、バリアメタル層を形成し、
    　前記バリアメタル層のさらに表面側にＡｌ系電極層を形成し、
    　前記バリアメタル層および前記Ａｌ系電極層が存在する状態で、前記トレンチゲートの下端の深さから、前記第１ドリフト層および前記第２ドリフト層の表面の間に位置する領域に荷電粒子を照射し、
    　前記荷電粒子を照射した後に、前記バリアメタル層および前記Ａｌ系電極層が存在する状態で前記半導体基板をアニールする、
    　半導体装置の製造方法。
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