JP2013175707A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ライフタイム制御のための粒子線若しくは放射線の照射を行う半導体装置の製造方法、および、その方法により製造される半導体装置において、半導体基板の不純物濃度を高くすることなく、照射前の閾値電圧を確保する。
【解決手段】この半導体装置の製造方法は、主面側にゲート絶縁膜とゲート電極とを有するトランジスタが形成された半導体基板に対して、粒子線および放射線の少なくとも一方を半導体基板の主面側から照射する照射工程を備える。また、照射工程後に、ゲート絶縁膜およびゲート電極に含まれる結晶欠陥を回復するためのアニール工程と、を備える。
そして、照射工程の前に、ゲート絶縁膜およびゲート電極に含まれる、水素分子および水分子の含有量を所定濃度まで低減させるためのプレアニール工程を備える。
また、上記方法により製造された半導体装置は、ゲート絶縁膜に存在する熱的に安定な欠陥が所定濃度まで低減されている。
【選択図】図３

Description

本発明は、ライフタイム制御のための放射線もしくは粒子線の照射工程を備える半導体装置の製造方法と、その方法により製造される半導体装置に関する。
近年、産業機器や家電機器では、省エネルギー化により低消費電力のスイッチングデバイスが用いられるようになってきている。このようなスイッチングデバイスとして、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が知られている。
ＭＯＳＦＥＴは、高周波で使用されるために、ライフタイム制御を行うことによりスイッチングスピードが調整される。このライフタイム制御の方法には、例えば、白金等の重金属の拡散や電子線等の粒子線の照射、ガンマ線等の放射線の照射などがある。粒子線照射もしくは放射線照射を用いた場合、ターゲットの半導体基板に結晶欠陥を生じ、電子と正孔がトラップされる。このため、粒子線照射を行わない場合に較べて、少数キャリアの消滅が促進され、ライフタイムを短くすることができる。したがって、粒子線の種類、照射エネルギー、照射強度などを調整することにより、ライフタイムを制御することができる。
しかしながら、粒子線や放射線の照射では、ゲート絶縁膜と半導体基板との界面の正孔トラップ準位が増加するため、閾値電圧が低下してしまう。なお、照射後、ライフタイム制御を目的に半導体基板中に形成された欠陥を回復させない程度の温度、例えば３００℃〜４００℃でアニール処理が行われる。この過程により、ゲート絶縁膜中における不安定なトラップ準位が消滅することで、閾値電圧は上昇する。しかしながら、このアニール温度においては、照射工程で生じたトラップ全てを消滅させることはできないため、照射前の閾値電圧まで上昇させることはできない。これは、粒子線あるいは放射線により、素子中に含まれる水素あるいは水分子が分解して水素イオンあるいはラジカルが生成され、この水素イオンあるいはラジカルが、照射工程で切断されたゲート酸化膜中のＳｉ−Ｓｉ結合と相互作用し、結晶欠陥のなかでも比較的安定な正孔トラップを大量に生成させるためである。
特許文献１，２には、半導体基板（とくにチャネル領域）にドープされる不純物の濃度を予め高く設定することにより、粒子線や放射線照射前の閾値電圧を所望の電圧よりも高くする方法が示されている。すなわち、照射に起因した閾値電圧の低下量に対する、その後のアニールによる閾値電圧の上昇不足分を、チャネル領域の不純物濃度を高くすることにより補填している。
特開２００２−１８４９８６号公報 特開２０００−２００７９２号公報
しかしながら、特許文献１，２に記載の方法では、チャネル領域の濃度の増加に伴って、閾値電圧のばらつきが大きくなる虞がある。さらに、スイッチング損失も増加する虞がある。
本発明は、上記問題点に鑑みてなされたものであり、ライフタイム制御のための粒子線若しくは放射線の照射を行う半導体装置の製造方法において、半導体基板の不純物濃度を高くすることなく、照射前の閾値電圧を確保することを目的とする。また、照射前の閾値電圧が確保された半導体装置を提供することを目的とする。
上記目的を達成するために、請求項１に記載の発明は、
半導体基板に対し、ゲート絶縁膜およびゲート電極を半導体基板の主面側に有するトランジスタを含む素子を形成する素子形成工程と、
素子形成工程の後に、粒子線および放射線の少なくとも一方を、主面側から半導体基板に照射する照射工程と、
照射工程後に、ゲート絶縁膜およびゲート電極に含まれる結晶欠陥を回復するために半導体基板を加熱するアニール工程と、を備える半導体装置の製造方法であって、
照射工程の前に、ゲート絶縁膜および前記ゲート電極に含まれる、水素分子および水分子の含有量を低減させるために半導体基板を加熱するプレアニール工程を備えることを特徴とするとしている。
このような半導体装置の製造方法を採用することにより、ライフタイム制御を目的とする粒子線あるいは放射線の照射を行う照射工程前に、ゲート絶縁膜およびゲート電極に含まれる水素分子あるいは水分子の数を低減させておくことができる。これにより、照射工程により生じる欠陥のうち、照射工程後のアニール工程に対して安定な正孔トラップ成分を減少させることができる。すなわち、照射工程により生じるゲート絶縁膜中の安定な正孔トラップを大幅に減少させることができる。したがって、アニール工程のみによって、ゲート絶縁膜に含まれる欠陥をほぼ修復することができ、素子の閾値電圧を照射工程前のレベルまで回復させることができる。換言すれば、閾値電圧を決める半導体基板中の不純物濃度を予め高く設定することなく、照射後のアニール工程で閾値電圧を回復させることができる。
請求項２に記載のように、プレアニール工程により、ゲート絶縁膜およびゲート電極に含まれる、水素分子および水分子の含有量を６×１０２１ｃｍ−３未満とすることが好ましい。
発明者は、コンピュータシミュレーションを用いて、閾値電圧シフト量の水素分子および水分子の含有量依存性を確認している（後述する［発明を実施するための形態］の図８参照）。閾値電圧シフト量とは、照射工程前とアニール工程後の閾値電圧差である。これによれば、ゲート絶縁膜およびゲート電極に含まれる、水素分子および水分子の含有量を６×１０２１ｃｍ−３未満とすることにより、含有量が６×１０２１ｃｍ−３以上となる条件に較べて閾値電圧シフト量を効果的に低減することができる。
さらに、請求項３に記載のように、プレアニール工程により、ゲート絶縁膜およびゲート電極に含まれる、水素分子および水分子の含有量を１×１０２１ｃｍ−３以下とすることが好ましい。
発明者がシミュレーションを実施して得られた閾値電圧シフト量の水素含有量依存性（図８）によれば、水素分子および水分子の含有量を１×１０２１ｃｍ−３以下とすることにより、閾値電圧シフト量をほぼゼロとすることができる。すなわち、照射工程により生成したゲート絶縁膜中の結晶欠陥を、照射後のアニール工程で回復させることができる。
請求項４に記載のように、本発明の半導体装置の製造方法は、トランジスタを含む素子として、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）に好適である。また、請求項５に記載のように、本発明の半導体装置の製造方法は、トランジスタを含む素子として、二重拡散ＭＯＳトランジスタ（以下、ＤＭＯＳと示す）にも好適である。
また、請求項６に記載のように、本発明の半導体装置の製造方法は、トランジスタを含む素子として、バリアメタル層を有する素子に対して効果的である。
素子に用いられるバリアメタル層としては、配線として用いられるアルミニウムや銅との親和性の強い金属材料が用いられることが多い。バリアメタル層を有する素子では、バリアメタル層中に含まれる水素がゲート絶縁膜中に拡散し、この拡散した水素は、粒子線あるいは放射線の照射により、水素イオンまたはラジカルとなる。そして、この水素イオンまたはラジカルは絶縁膜中の切断された結合と相互作用し、ゲート絶縁膜中に安定な正孔トラップが生成されてしまう。このようなバリアメタル層を有する素子に対して、本発明の半導体装置の製造方法を採用することにより、粒子線あるいは放射線の照射前に、ゲート絶縁膜およびゲート電極に含まれる水素分子あるいは水分子の含有量を低減させておくことができる。これにより、照射工程により生じる欠陥のうち、照射工程後のアニール工程に対して安定な正孔トラップ成分を減少させることができる。すなわち、照射工程により生じる欠陥の大部分を、アニール工程に対して不安定な欠陥にすることができる。したがって、アニール工程のみによって、ゲート絶縁膜およびゲート電極に含まれる欠陥を修復することができ、素子の閾値電圧を照射工程前のレベルまで回復させることができる。
なお、請求項７に記載のように、バリアメタル層がチタン系化合物である素子に対して、特に効果的である。
チタン系化合物は、バリアメタル層として用いられる一方で、水素の吸蔵能力が高い。チタン系化合物をバリアメタル層として用いると、吸蔵された水素により安定な正孔トラップを生成させる原因となる。本発明の半導体装置の製造方法を採用することにより、水素の吸蔵量の多いバリアメタルを用いた場合でも、アニール工程のみによって、ゲート絶縁膜およびゲート電極に含まれる欠陥を修復することができる。すなわち、素子の閾値電圧を照射工程前のレベルまで回復させることができる。
また、請求項８に記載のように、素子が形成された半導体基板を、プレアニール工程後、照射工程が完了するまで、真空中、若しくは、不活性ガス中に保持することが好ましい。
これによれば、照射工程完了までの工程において、素子（例えば、ゲート絶縁膜やゲート電極）中に含まれる水素分子あるいは水分子の数を低減させた状態を保持することができる。また、照射工程中においても、水素分子もしくは水分子、あるいはその両方が、素子中に拡散することを抑制することができる。このため、素子中の水素分子および水分子の総合した含有量を抑制することができ、照射工程により生じる欠陥のうち、安定な正孔トラップの発生を抑制することができる。したがって、アニール工程のみによって、ゲート絶縁膜およびゲート電極に含まれる欠陥を修復することができ、素子の閾値電圧を照射工程前のレベルまで回復させることができる。
請求項９に記載のように、
素子形成工程として、ゲート絶縁膜とゲート電極とを覆うように、半導体基板の表面上に層間絶縁膜を形成する層間絶縁膜形成工程を有し、
素子形成工程後に、プレアニール工程を実施し、
プレアニール工程後、照射工程を完了するまで、半導体基板を真空中、若しくは、不活性ガス中に保持し、
照射工程後、層間絶縁膜上にバリアメタル層を形成するバリアメタル形成工程と、バリアメタル層上に配線を形成する配線形成工程と、を実施する半導体装置の製造方法を採用することができる。
このような半導体装置の製造方法においては、素子を構成する要素のうち、少なくとも、ゲート絶縁膜、ゲート電極および層間絶縁膜に含まれる、水素分子と水分子とを合計した含有量を低減するためのプレアニール工程を行う。そして、真空中、若しくは、不活性ガス中において照射工程を行う。これにより、照射工程により生じる欠陥のうち、照射工程後のアニール工程に対して安定な正孔トラップの成分を減少させることができる。なお、照射工程後に形成されるバリアメタル層および配線に含まれる水素分子あるいは水分子は、この後の工程において、粒子線や放射線の照射を行わない限り、安定な正孔トラップを生じる原因にはならない。すなわち、バリアメタル層として水素分子あるいは水分子を多く含む水素吸蔵金属類が使われていたとしても、その影響を抑制することができる。したがって、アニール工程のみによって、ゲート絶縁膜に含まれる欠陥を修復することができ、素子の閾値電圧を照射工程前のレベルまで回復させることができる。
あるいは、請求項１０に記載のように、
素子形成工程として、ゲート絶縁膜とゲート電極とを覆うように、半導体基板の表面上に層間絶縁膜を形成する層間絶縁膜形成工程を有し、
素子形成工程後に、プレアニール工程を実施し、
プレアニール工程後に、真空中、若しくは、不活性ガス中において、層間絶縁膜上にバリアメタル層を形成するバリアメタル形成工程と、バリアメタル層上に配線を形成する配線形成工程と、を実施し、
その後、真空中、若しくは、不活性ガス中において、照射工程を実施する半導体装置の製造方法を採用することもできる。
本発明のように、バリアメタル形成工程および配線形成工程を実施した後に照射工程を実施する場合には、これら３つの工程を真空中、若しくは不活性ガス中で実施することにより、ゲート絶縁膜、ゲート電極、層間絶縁膜およびバリアメタル層に含まれる、水素分子と水分子とを合計した含有量を低減させておくことができる。そして、水素分子と水分子とを合計した含有量が少ない状態で、放射線および粒子線の照射を行うことにより、安定な正孔トラップの生成を抑制することができる。これにより、アニール工程のみによって、ゲート絶縁膜に含まれる欠陥を修復することができ、素子の閾値電圧を照射工程前のレベルまで回復させることができる。
上記目的を達成するために、請求項１１に記載の発明は、
ゲート電極とゲート絶縁膜とを有するトランジスタを含む素子が、半導体基板に形成された半導体装置であって、
ゲート絶縁膜中における安定な正孔トラップの密度が３×１０１１ｃｍ−３以下であることを特徴としている。
素子のライフタイム制御を行うための粒子線あるいは放射線の照射により、ゲート絶縁膜中に発生する正孔トラップは、素子の閾値電圧の低下を引き起こす。この正孔トラップのうち、安定なトラップ準位は、水素分子あるいは水分子が分解して生じた水素イオンまたはラジカルに起因する。そして、安定な正孔トラップは、閾値電圧の回復を目的としたアニールに対して安定であり、制御されたライフタイムを変動させない範囲のアニールでは修復できない。すなわち、本発明に記載のように、ゲート絶縁膜中における安定な正孔トラップの密度を低減させることにより、粒子線あるいは放射線の照射の後に行われるアニールのみによって修復可能な結晶欠陥の割合を増加させることができる。つまり、アニールのみによって閾値電圧の回復させることができる。発明者は、コンピュータシミュレーションを用いて、閾値電圧シフト量の安定な正孔トラップ密度依存性を確認している（後述する［発明を実施するための形態］の図９参照）。これによれば、閾値電圧シフト量は安定な正孔トラップの密度の減少とともに減少し、ゼロに漸近する。とくに、ゲート絶縁膜中における安定な正孔トラップの密度が３×１０１１ｃｍ−３以下である場合に閾値電圧を回復させやすい。なお、上記したように、安定な正孔トラップは、閾値電圧の回復を目的としたアニールに対して安定であり、アニールを実施することによる濃度の変動は殆どない。換言すれば、ゲート絶縁膜中における安定な正孔トラップの密度が３×１０１１ｃｍ−３以下であるとは、粒子線あるいは放射線の照射の前に、ゲート絶縁膜中の水素分子あるいは水分子の濃度が、所定濃度以下であったことを示す。
請求項１２に記載のように、トランジスタ構造を有する素子は、ＩＧＢＴであると効果的である。また、請求項１３に記載のように、トランジスタ構造を有する素子は、ＤＭＯＳであっても効果的である。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 拡散層形成工程およびゲート形成工程を示す断面図である。 プレアニール工程を示す断面図である。 照射工程を示す断面図である。 バリアメタル形成工程および配線形成工程を示す断面図である。 プレアニール工程の有無における結晶欠陥の活性化エネルギーの差異を示す図である。 コレクタ電流Ｉｃのゲート電圧Ｖｇ依存性を示す図である。 閾値電圧Ｖｔｈシフト量の、水素分子および水分子の含有量依存性を示す図である。 閾値電圧Ｖｔｈシフト量の、安定な正孔トラップ密度依存性を示す図である。 第２実施形態におけるバリアメタル形成工程および配線形成工程を示す断面図である。 照射工程を示す断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
（第１実施形態）
本実施形態では、ゲート絶縁膜とゲート電極とを有するトランジスタを含む素子として、ＩＧＢＴを製造する方法について説明する。
最初に、図１を参照して、本実施形態に係る半導体装置の概略構成について説明する。
本実施形態に係る半導体装置１０は、トレンチゲート構造を有する、縦型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備えている。本実施形態では、図１に示すように、半導体基板１１として、シリコンを主成分とし、不純物濃度が１×１０１４ｃｍ−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板を用いている。半導体基板１１の主面１１ａ側表層には、不純物濃度が２×１０１７ｃｍ−３程度とされたｐ導電型（ｐ）のチャネル層１２が形成されている。このチャネル層１２には、該チャネル層１２を貫通し、所定方向（本実施形態では紙面垂直方向）に延びるトレンチ２０が選択的に形成されている。そして、トレンチ２０の壁面に形成されたゲート絶縁膜２１を介してトレンチ２０内に導電材料（例えば、不純物濃度が１×１０２０ｃｍ−３程度のポリシリコン）が充填され、トレンチゲート構造のゲート電極２２が複数形成されている。各ゲート電極２２は、トレンチ２０の長手方向に沿って延び、且つ、長手方向と垂直な方向に所定ピッチで繰り返し形成されている。このように、ストライプ状に設けられたゲート電極２２により、チャネル層１２は、ゲート電極２２の延設方向と垂直な方向に沿って並設され、互いに電気的に分離された複数の領域に区画されている。
チャネル層１２の主面１１ａ側表層には、半導体基板１１よりも不純物濃度の高い領域として、ゲート絶縁膜２１の側面部位に隣接するｎ導電型（ｎ＋）のエミッタ領域１３が選択的に形成されている。なお、エミッタ領域１３は、不純物濃度が１×１０２０ｃｍ−３程度である。また、隣り合うトレンチ２０間の領域であって、隣り合うエミッタ領域１３間には、ｐ導電型（ｐ＋）のベースコンタクト領域１４が形成されている。なお、ベースコンタクト領域１４は、不純物濃度が１×１０２０ｃｍ−３程度である。
半導体基板１１の主面１１ａ上には、後述する配線３０とゲート電極２２とを電気的に分離するための層間絶縁膜２３が選択的に形成されている。この層間絶縁膜２３は、ゲート絶縁膜２１およびゲート電極２２を覆うように、ゲート電極２２の延設方向に沿って形成されている。
また、半導体基板１１の主面１１ａ上には、図示しないゲート配線と電気的に分離されつつ、層間絶縁膜２３と主面１１ａに露出したエミッタ領域１３およびベースコンタクト領域１４とを覆うように配線３０が形成されている。また、配線３０と、層間絶縁膜２３、エミッタ領域１３およびベースコンタクト領域１４と、の間には、配線３０の主面１１ａとの接続性を向上させるためのバリアメタル層３１が形成されている。すなわち、配線３０は、バリアメタル層３１を介して、エミッタ領域１３およびベースコンタクト領域１４と電気的に接続されている。本実施形態では、配線３０およびバリアメタル層３１がＩＧＢＴのエミッタ電極を構成している。なお、本実施形態では、配線３０およびバリアメタル層３１の構成材料として、例えば、それぞれ、アルミニウムおよびチタンナイトライドを用いることができる。なお、本実施形態では、後に詳述する製造方法により、ゲート絶縁膜２１に含まれる安定な正孔トラップの密度が、１×１０１１ｃｍ−３程度とされている。
一方、半導体基板１１における主面１１ａと反対側の裏面１１ｂ側の表層には、ｎ導電型（ｎ）のバッファ層１５と、ｐ導電型（ｐ＋）のコレクタ層１６とが形成されている。コレクタ層１６は裏面１１ｂに露出され、裏面１１ｂ側の全面にコレクタ電極３２が形成されている。なお、本実施形態において、バッファ層１５の不純物濃度は、３×１０１６ｃｍ−３程度とされ、コレクタ層１６の不純物濃度は、１×１０１８ｃｍ−３程度とされている。また、コレクタ電極３２の構成材料としては、例えば、アルミニウムを用いることができる。
なお、安定な正孔トラップとは、水素イオンあるいはラジカルが、放射線等の照射により切断されたＳｉ−Ｓｉ間結合と相互作用して生成される格子欠陥である。このようなメカニズムで生成される安定な正孔トラップは、その修復のために要するエネルギー（活性化エネルギー）が略０．６４ｅＶより高いものである（文献：サブミクロンデバイスＩＩ、小柳光正著、丸善、５３ページ）。
次に、図１〜図５を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。
先ず、拡散層形成工程およびゲート形成工程を実施する。図２に示すように、半導体基板１１の主面１１ａ側の表層にホウ素等の不純物をドープして、ｐ型のチャネル層１２を形成する。そして、半導体基板１１の主面１１ａ側の表面からチャネル層１２を貫通し、所定方向に延びる様態でトレンチ２０を形成する。そして、トレンチ２０の内壁に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜２１を形成した後、トレンチ２０内部に、例えばドープトポリシリコンを充填してゲート電極２２を形成する。そして、隣り合うトレンチ２０間の領域にホウ素等をドープしてベースコンタクト領域１４を形成する。そして、トレンチ２０の延設方向に垂直な方向において、トレンチ２０の側面部位に隣接し、チャネル層１２の表層にトレンチ２０の延設方向に沿って延びるように、リン等の不純物をドープしてｎ＋型のエミッタ領域１３を複数形成する。なお、トレンチ２０とエミッタ領域１３の形成順は上記に限られるものではない。すなわち、エミッタ領域１３を隣り合うベースコンタクト領域１４の間の領域に、主面１１ａに露出しつつチャネル層１２に囲まれるように形成した後に、エミッタ領域１３およびチャネル層１２を貫通するようにトレンチ２０を形成し、その後、ゲート絶縁膜２１、ゲート電極２２を形成するようにしてもよい。
次いで、層間絶縁膜形成工程を実施する。図２に示すように、ゲート絶縁膜２１およびゲート電極２２を覆うように層間絶縁膜２３を形成する。この層間絶縁膜２３は、トレンチ２０の延設方向に沿って形成される。
本実施形態では、以上の工程が素子形成工程に相当する。
次いで、ゲート絶縁膜２１とゲート電極２２とに含まれる水素あるいは水分を飛ばすためのプレアニール工程を実施する。図３に示すように、加熱炉１００中に素子形成工程を経た半導体基板１１を配置し、窒素雰囲気において３８０℃〜５５０℃（本実施形態では、例えば、３８０℃程度）で１時間程度加熱する。なお、ランプ加熱方式によってもプレアニール工程を実施可能である。
次いで、素子のライフタイム制御のための照射工程を実施する。図４に示すように、プレアニール工程直後の半導体基板１１を真空チャンバ２００内に配置する。そして、真空チャンバ２００内を真空度として、１×１０−６Ｐａ〜１Ｐａ程度（本実施形態では、例えば、１×１０−５Ｐａ程度）としつつ、半導体基板１１の主面１１ａ側から電子線３００を照射する。電子線３００の吸収線量は、４０ｋＧｙ〜１００ｋＧｙが好ましく、本実施形態では、例えば、４０ｋＧｙとすることができる。
次いで、バリアメタル形成工程を実施する。図５に示すように、図示しないゲート配線と電気的に分離されつつ、層間絶縁膜２３と主面１１ａに露出したエミッタ領域１３およびベースコンタクト領域１４とを覆うように、バリアメタル層３１を形成する。バリアメタル層３１の構成材料としては、上述のようにチタンナイトライドを用いることができ、スパッタリング法により堆積させることができる。
次いで、配線形成工程を実施する。図５に示すように、バリアメタル層３１を覆うように配線３０を形成する。この配線３０の構成材料としては、上述のようにアルミニウムを用いることができ、スパッタリング法により堆積させることができる。
次いで、図１に示すように、半導体基板１１の主面１１ａと反対の裏面１１ｂ側にバッファ層１５、コレクタ層１６およびコレクタ電極３２を形成する工程を実施する。まず、半導体基板１１を裏面１１ｂ側から研削して薄肉化する。そして、リン等を裏面１１ｂ側からドープしてバッファ層１５を形成する。その後、ホウ素等を裏面１１ｂ側からドープして、裏面１１ｂに露出するようにコレクタ層１６を形成する。そして、アルミニウム等をスパッタリング法により裏面１１ｂの全面に堆積させてコレクタ電極３２を形成する。
最後に、図示しないが、照射工程により生成されたゲート絶縁膜２１およびゲート電極２２の結晶欠陥を修復するためのアニール工程を実施する。アニール工程は、プレアニール工程と同様に、加熱炉１００内に半導体基板１１を配置し、水素雰囲気中において３００℃〜４００℃（本実施形態では、例えば、３３０℃程度）で１時間程度加熱する。
以上の工程を経ることにより、図１に示すような、本実施形態に係る半導体装置１０を製造することができる。
次に、図６〜図９を参照して本実施形態に係る半導体装置１０およびその製造方法の作用効果について説明する。
本実施形態に係る半導体装置１０の製造方法の特徴部分は、電子線を半導体基板１１に照射する照射工程前に、プレアニール工程を実施することにある。これにより、照射工程によってゲート絶縁膜２１中に生成される結晶欠陥として、熱的に安定な正孔トラップの割合を低減することができる。
発明者は、プレアニール工程を実施した場合と、実施しない場合とで、ゲート絶縁膜２１中に存在する結晶欠陥の活性化エネルギーを調べ、図６に示す結果を得た。図６は、横軸をアニール工程時のアニール温度の逆数とし、縦軸を、アニール工程後の閾値電圧の、最初の閾値電圧からの変化量（ΔＶｔ−ΔＶｔｓｈｉｆｔ）に対するアニール工程を実施しないときの閾値電圧の変化量（ΔＶｔ）とした片対数グラフである。なお、図６に示すグラフ中の直線の傾きが活性化エネルギーに相当する。これによれば、プレアニール工程を実施していない場合に存在する、活性化エネルギーが１．４５ｅＶの結晶欠陥が、プレアニール工程を実施した場合にはほとんど存在していないことがわかる。また、プレアニール工程を実施した場合に存在する、活性化エネルギーが０．６８ｅＶ（前述の活性化エネルギーが０．６４ｅＶの欠陥に相当する）の結晶欠陥は、プレアニール工程を実施しない場合に存在する結晶欠陥に較べて、より低いアニール温度でその数を減少させることができる。すなわち、アニール工程によって結晶欠陥を回復させやすくすることができる。
上記したように、プレアニール工程を経た上で照射工程を実施し、その後、アニール工程を実施することによりゲート絶縁膜２１中に生成した結晶欠陥の大部分を修復することができ、閾値電圧を照射工程前と略同一の水準まで回復させることができる。したがって、上記の方法により製造された半導体装置１０は、ゲート絶縁膜２１中に含まれる熱的に安定な欠陥の濃度が、プレアニール工程を実施しない場合に較べて低くなる。
以下に、詳細な機構を説明する。
照射工程前にプレアニール工程を実施しない場合の閾値電圧Ｖｔｈの変化について、図７を参照して説明する。図７は、ゲート電極２２に印加するゲート電圧Ｖｇに対する、コレクタ電極３２を流れるコレクタ電流Ｉｃの変化（Ｉ−Ｖ特性）を示す。一点鎖線（図７中のＡ）は、プレアニール工程および照射工程を行わずに製造したＩＧＢＴのＩ−Ｖ特性である。すなわち、この特性曲線Ａにおける閾値電圧は、照射工程前の閾値電圧Ｖｔｈ１に相当する。また、二点差線（図７中、Ｂ）は、プレアニール工程を行わずに照射工程を実施して製造したＩＧＢＴのＩ−Ｖ特性である。すなわち、この特性曲線Ｂにおける閾値電圧は、照射工程後の閾値電圧Ｖｔｈ２に相当する。そして、実線（図７中、Ｃ）は、プレアニール工程を行わずに照射工程を実施し、その後、アニール工程を実施して製造したＩＧＢＴのＩ−Ｖ特性である。すなわち、この特性曲線Ｃにおける閾値電圧は、照射工程後にアニール工程を実施したときの閾値電圧Ｖｔｈ３に相当する。よって、前述の閾値電圧Ｖｔｈシフト量とは、Ｖｔｈ３−Ｖｔｈ１に相当する。
照射工程を実施することにより、チャネル層１２に結晶欠陥が生成され、チャネル層１２におけるゲート絶縁膜２１とのトラップ準位を変化させる（キャリアのトラップする準位を増やす）ことができ、キャリアのライフタイムを制御することができる。一方で、ゲート絶縁膜２１中にも結晶欠陥が生成されるため、図７に示すように、閾値電圧Ｖｔｈが低下する（Ｖｔｈ１からＶｔｈ２へ変化する）。
照射工程前にプレアニール工程を実施しないと、照射工程時において、素子中、とくに、ゲート絶縁膜２１およびゲート電極２２には、水素分子および水分子が多量に含まれた状態となる。このため、これらの分子が電子線により分解され、水素イオンあるいは水素ラジカルが生成される。この水素イオンあるいはラジカルが、ゲート絶縁膜２１中に存在する切断されたＳｉ−Ｓｉ結合と相互作用し、安定な正孔トラップとなる。この安定な正孔トラップは、熱的に安定であり、アニール工程程度の温度（３００℃〜４００℃）では修復されない。したがって、図７に示すように、アニール工程において、熱的に不安定な結晶欠陥が修復されることにより、閾値電圧Ｖｔｈをある程度回復させることができる（Ｖｔｈ２からＶｔｈ３に変化する）ものの、照射工程前の水準、すなわちＶｔｈ１まで回復させることはできない。
上記したように、閾値電圧Ｖｔｈのシフトが生じる（Ｖｔｈ３−Ｖｔｈ１≠０となる）主な要因は、ゲート絶縁膜２１およびゲート電極２２に含まれる水素分子および水分子である。このため、電子線を半導体基板１１に照射する照射工程前に、プレアニール工程を実施して、水素分子および水分子の濃度を低下させておくことにより、閾値電圧Ｖｔｈのシフト量を低減させることができる。
発明者は、コンピュータシミュレーションを用いて、ゲート絶縁膜２１およびゲート電極２２に含まれる水素分子および水分子の含有量に対する閾値電圧Ｖｔｈシフト量を確認している。図８は、このシミュレーションの結果であり、水素分子および水分子の含有量の減少に伴って、閾値電圧シフト量が低減することを示している。そして、このシミュレーション結果は、含有量を６×１０２１ｃｍ−３未満とすることにより、閾値電圧のシフト量を効果的に低減することができることを示している。さらに、含有量を１×１０２１ｃｍ−３以下とすることにより、閾値電圧のシフト量をほぼゼロとすることができることを示している。
また、発明者は、コンピュータシミュレーションを用いて、製造されたＩＧＢＴにおけるゲート絶縁膜２１中に存在する安定な正孔トラップの密度に対する閾値電圧Ｖｔｈシフト量を確認している。図９は、このシミュレーションの結果であり、安定な正孔トラップの密度の減少に伴って、閾値電圧シフト量が低減することを示している。そして、このシミュレーション結果は、安定な正孔トラップの密度を３×１０１１ｃｍ−３以下とすることにより、閾値電圧のシフト量を効果的に低減することができることを示している。
上記したように、本実施形態に係る半導体装置１０の製造方法によれば、半導体基板１１にドープする不純物濃度を予め高めに調整しておくことなく、照射前の閾値電圧を確保することができる。また、この方法により製造された半導体装置１０は、不純物のドーズ量の増加に伴う閾値電圧のばらつきが抑制されたものとなる。
（第２実施形態）
第１実施形態では、プレアニール工程の直後に照射工程を実施する例を示した。これに対して、本実施形態では、プレアニール工程後にバリアメタル形成工程と配線形成工程とを経て、照射工程を実施する例を示す。
最初に、図１〜図３および図１０、図１１を参照して、本実施形態に係る半導体装置１０の製造方法を説明する。
先ず、図２に示すように、拡散層形成工程、ゲート形成工程および層間絶縁膜形成工程を実施する。これらの工程は、第１実施形態における工程と同一であるため、詳細の説明を省略する。本実施形態では、これらの工程が素子形成工程に相当する。
次いで、図３に示すように、プレアニール工程を実施する。この工程についても、第１実施形態における工程と同一であるため、詳細の説明を省略する。
次いで、バリアメタル形成工程を実施する。本実施形態では、図１０に示すように、プレアニール工程を経た直後の半導体基板１１を真空チャンバ２００内に配置する。そして、真空チャンバ２００内を真空度として、１×１０−６Ｐａ〜１Ｐａ程度（本実施形態では、例えば、１×１０−５Ｐａ程度）としつつ、層間絶縁膜２３と主面１１ａに露出したエミッタ領域１３およびベースコンタクト領域１４とを覆うように、バリアメタル層３１をスパッタリング法により形成する。本実施形態においても、バリアメタル層の構成材料としては、チタンナイトライドを用いることができる。
次いで、配線形成工程を実施する。本実施形態では、図１０に示すように、バリアメタル形成工程後、真空チャンバ２００内に半導体基板１１を配置した状態で、配線３０を形成する。なお、この配線３０の構成材料としては、第１実施形態と同様に、アルミニウムを用いることができ、スパッタリング法により堆積させることができる。
次いで、照射工程を実施する。図１１に示すように、バリアメタル形成工程および配線形成工程に引き続いて、真空チャンバ２００内において、半導体基板１１の主面１１ａ側から電子線３００を照射する。電子線３００の吸収線量は、４０ｋＧｙ〜１００ｋＧｙが好ましく、本実施形態では、例えば、４０ｋＧｙとすることができる。
その後、半導体基板１１の主面１１ａと反対の裏面１１ｂ側にバッファ層１５、コレクタ層１６およびコレクタ電極３２を形成する工程を実施した後、アニール工程を実施する。これらの工程についても、第１実施形態と同一であるため、詳細の説明を省略する。
以上の工程を経ることにより、図１に示すような、本実施形態に係る半導体１０を製造することができる。
次に、本実施形態に係る半導体装置１０およびその製造方法の作用効果について説明する。
プレアニール工程直後に照射工程を実施する第１実施形態に対して、本実施形態に係る半導体装置１０の製造方法のように、プレアニール工程後にバリアメタル形成工程と配線形成工程とを経て、照射工程を実施することもできる。このように、プレアニール工程と照射工程の間に別の工程を実施する場合には、本実施形態のように、真空中あるいは不活性ガス中において実施することが好ましい。
バリアメタル形成工程では、スパッタリング法によるチタンナイトライドの層形成を、真空中あるいは不活性ガス中で実施することにより、水素分子あるいは水分子の含有量が少ないバリアメタル層３１を形成することができる。また、配線形成工程においても、スパッタリング法によるアルミニウム配線の形成を、真空中あるいは不活性ガス中で実施することにより、水素分子あるいは水分子の含有量が少ない配線３０を形成することができる。このため、バリアメタル層３１および配線３０からゲート絶縁膜２１およびゲート電極２２へ拡散する水素分子あるいは水分子の数を抑制することができる。したがって、照射工程において、ゲート絶縁膜２１中の水素分子あるいは水分子が、電子線により分解されてイオンあるいはラジカルとなることを抑制することができ、熱的に安定な正孔トラップの生成を抑制することができる。そして、照射工程により低下した閾値電圧Ｖｔｈを、アニール工程を実施することによって、ほぼ回復させることができる。
（第３実施形態）
上記した各実施形態では、ゲート絶縁膜とゲート電極とを有するトランジスタを含む素子がトレンチゲート構造の縦型ＩＧＢＴである例を示した。しかしながら、トランジスタを含む素子は、ＩＧＢＴに限定されるものではない。例えば、トレンチゲート構造の縦型二重拡散ＭＯＳ（以下、ＤＭＯＳと示す）であってもよい。
本実施形態における半導体装置１０は、図示しないが、第１実施形態あるいは第２実施形態で示したＩＧＢＴの構成（図１）に対して、コレクタ層１６が形成されておらず、バッファ層１５が半導体基板１１の裏面１１ｂに露出して形成された構成となっている。このような構成では、第１実施形態あるいは第２実施形態における配線３０はソース側の配線（ソース電極）として機能し、コレクタ電極３２はドレイン側の電極（ドレイン電極）として機能する。
また、製造方法に関しても、第１実施形態または第２実施形態に示した方法を流用することができ、コレクタ層１６を形成せず、バッファ層１５が半導体基板１１の裏面１１ｂに露出するように形成すればよい。
本実施形態に係る半導体装置１０およびその製造方法の作用効果については、上記した各実施形態の作用効果と同一であるため、詳細の説明を省略する。
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
例えば、第１実施形態では、照射工程の後、バリアメタル形成工程と配線形成工程とを経てアニール工程を実施する例を示した。しかしながら、アニール工程は、照射工程後であれば、どのタイミングで実施してもよい。
また、上記した各実施形態では、プレアニール工程後、照射工程が完了するまで、半導体基板を真空中、若しくは、不活性ガス中に保持する例を示した。しかしながら、必ずしも半導体基板を真空中、若しくは、不活性ガス中に保持する必要はない。ただし、プレアニール工程後から照射工程完了までの工程は、水素分子または水分子の少ない環境下で行われることが好ましい。
また、上記した各実施形態では、プレアニール工程後、照射工程が完了するまで、半導体基板を真空中に保持する例を示した。しかしながら、これは真空中に限定されるものではなく、窒素やアルゴンなどの不活性ガス中であってもよい。
また、上記した各実施形態では、バリアメタル層の構成材料としてチタンナイトライドを用いる例を示したが、これに限定されるものではなく、チタンタングステン（ＴｉＷ）であってもよいし、タンタルナイトライド（ＴａＮ）であってもよい。
また、上記した各実施形態では、バリアメタル層を有する構成を例に示したが、上記例に限定されるものではなく、バリアメタル層を有さない構成についても本発明を適用することができる。
また、上記した各実施形態では、照射工程において、照射する粒子線あるいは放射線として、電子線を照射する例を示したが、これは、電子線に限定されるものではない。例えば、ヘリウム線や中性子線などの粒子線、あるいは、ガンマ線やＸ線などの放射線を用いることができる。
また、上記した各実施形態では、ゲート絶縁膜とゲート電極とを有するトランジスタを含む素子がトレンチゲート構造を有する例を示したが、この素子は、トレンチゲート型に限定されるものではない。例えば、素子はプレーナゲート構造のＩＧＢＴあるいはＤＭＯＳであってもよい。
また、上記した各実施形態では、ゲート絶縁膜とゲート電極とを有するトランジスタを含む素子が縦型である例を示したが、この素子は、縦型に限定されるものではない。例えば、素子が横型のＩＧＢＴあるいはＤＭＯＳでもよい。
さらには、上記した各実施形態に例示したようなＩＧＢＴあるいはＤＭＯＳに限定されるものではない。すなわち、半導体基板に設けられた電極間を電流が流れる構成において、その電流がゲート絶縁膜を有するゲート電極に印加される電圧により制御される構造、所謂ＣＭＯＳ構造を有する素子であれば、本発明を適用することができる。
さらには、ＩＧＢＴやＤＭＯＳが単独で半導体基板に形成された例に限定されない。特に、ＩＧＢＴとダイオード（フリーホイールダイオード：ＦＷＤ）が同一の半導体基板に形成された、所謂ＲＣ−ＩＧＢＴに対して、本発明は好適である。ＲＣ−ＩＧＢＴでは、ＦＷＤのＤＣ損失を抑制するため、半導体基板のうち、ＩＧＢＴのゲート絶縁膜が形成された表面側にＨｅ線照射を行うことが多い。このため、ＩＧＢＴのゲート絶縁膜に結晶欠陥が生じやすい。よって、ＲＣ−ＩＧＢＴにおいて、本発明を適用すれば、ゲート絶縁膜の結晶欠陥を効果的に回復させることができる。すなわち、ＩＧＢＴのＶｔｈシフト量を抑制するとともに、ＦＷＤのＤＣ損失も抑制することができる。
１１・・・半導体基板
１２・・・チャネル層
１３・・・エミッタ領域
１４・・・ベースコンタクト領域
２１・・・ゲート絶縁膜
２２・・・ゲート電極
２３・・・層間絶縁膜
１００・・・加熱炉

Claims (13)

  1. 半導体基板に対し、ゲート絶縁膜およびゲート電極を前記半導体基板の主面側に有するトランジスタを含む素子を形成する素子形成工程と、
    前記素子形成工程の後に、粒子線および放射線の少なくとも一方を、前記主面側から前記半導体基板に照射する照射工程と、
    前記照射工程後に、前記ゲート絶縁膜および前記ゲート電極に含まれる結晶欠陥を回復するために前記半導体基板を加熱するアニール工程と、を備える半導体装置の製造方法であって、
    前記照射工程の前に、前記ゲート絶縁膜および前記ゲート電極に含まれる、水素分子および水分子の含有量を低減させるために前記半導体基板を加熱するプレアニール工程を備えることを特徴とする半導体装置の製造方法。
  2. 前記プレアニール工程により、前記含有量を６×１０２１ｃｍ−３未満とすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記プレアニール工程により、前記含有量を１×１０２１ｃｍ−３以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記素子は、絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記素子は、二重拡散ＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  6. 前記素子は、バリアメタル層を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記バリアメタル層は、チタン化合物であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記素子が形成された半導体基板を、前記プレアニール工程後、前記照射工程が完了するまで、真空中、若しくは、不活性ガス中に保持することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記素子形成工程として、前記ゲート絶縁膜と前記ゲート電極とを覆うように、前記半導体基板の表面上に層間絶縁膜を形成する層間絶縁膜形成工程を有し、
    前記素子形成工程後に、前記プレアニール工程を実施し、
    前記プレアニール工程後、前記照射工程を完了するまで、前記半導体基板を真空中、若しくは、不活性ガス中に保持し、
    前記照射工程後、前記層間絶縁膜上に前記バリアメタル層を形成するバリアメタル形成工程と、前記バリアメタル層上に配線を形成する配線形成工程と、を実施することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記素子形成工程として、前記ゲート絶縁膜と前記ゲート電極とを覆うように、前記半導体基板の表面上に層間絶縁膜を形成する層間絶縁膜形成工程を有し、
    前記素子形成工程後に、前記プレアニール工程を実施し、
    前記プレアニール工程後に、真空中、若しくは、不活性ガス中において、前記層間絶縁膜上に前記バリアメタル層を形成するバリアメタル形成工程と、前記バリアメタル層上に配線を形成する配線形成工程と、を実施し、
    その後、真空中、若しくは、不活性ガス中において、前記照射工程を実施することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. ゲート電極およびゲート絶縁膜を有するトランジスタを含む素子が、半導体基板に形成された半導体装置であって、
    前記ゲート絶縁膜中における安定な正孔トラップの密度が３×１０１１ｃｍ−３以下であることを特徴とする半導体装置。
  12. 前記素子は、絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１１に記載の半導体装置。
  13. 前記素子は、二重拡散ＭＯＳトランジスタであることを特徴とする請求項１１に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015098377A1 (ja) * 2013-12-27 2015-07-02 トヨタ自動車株式会社 半導体装置とその製造方法
WO2016125490A1 (ja) * 2015-02-03 2016-08-11 富士電機株式会社 半導体装置及びその製造方法
US9490127B2 (en) 2014-01-20 2016-11-08 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150051067A (ko) * 2013-11-01 2015-05-11 삼성전기주식회사 전력 반도체 소자 및 그의 제조 방법
JP6221974B2 (ja) * 2014-07-14 2017-11-01 トヨタ自動車株式会社 半導体装置
CN108831832B (zh) * 2018-05-07 2020-08-14 株洲中车时代电气股份有限公司 沟槽台阶栅igbt芯片的制作方法
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728036B2 (ja) * 1987-03-13 1995-03-29 三菱電機株式会社 半導体装置の製造方法
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2011181840A (ja) * 2010-03-03 2011-09-15 Denso Corp パワー素子を備えた半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069031A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体装置
US7880173B2 (en) * 2002-06-28 2011-02-01 National Institute Of Advanced Industrial Science And Technology Semiconductor device and method of manufacturing same
US7749879B2 (en) * 2006-08-03 2010-07-06 Micron Technology, Inc. ALD of silicon films on germanium
CN102053114B (zh) * 2010-11-02 2012-12-12 北京大学 无衬底引出半导体器件的栅介质层陷阱密度的测试方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728036B2 (ja) * 1987-03-13 1995-03-29 三菱電機株式会社 半導体装置の製造方法
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2011181840A (ja) * 2010-03-03 2011-09-15 Denso Corp パワー素子を備えた半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015098377A1 (ja) * 2013-12-27 2015-07-02 トヨタ自動車株式会社 半導体装置とその製造方法
JP2015144232A (ja) * 2013-12-27 2015-08-06 トヨタ自動車株式会社 半導体装置とその製造方法
US9490127B2 (en) 2014-01-20 2016-11-08 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
WO2016125490A1 (ja) * 2015-02-03 2016-08-11 富士電機株式会社 半導体装置及びその製造方法
JPWO2016125490A1 (ja) * 2015-02-03 2017-10-26 富士電機株式会社 半導体装置及びその製造方法
US11127844B2 (en) 2015-02-03 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same

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