JP2017092283A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2017092283A
JP2017092283A JP2015221440A JP2015221440A JP2017092283A JP 2017092283 A JP2017092283 A JP 2017092283A JP 2015221440 A JP2015221440 A JP 2015221440A JP 2015221440 A JP2015221440 A JP 2015221440A JP 2017092283 A JP2017092283 A JP 2017092283A
Authority
JP
Japan
Prior art keywords
region
lattice defect
defect layer
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015221440A
Other languages
English (en)
Inventor
康平 新庄
Kohei Shinjo
康平 新庄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2015221440A priority Critical patent/JP2017092283A/ja
Priority to US15/347,157 priority patent/US9786763B2/en
Publication of JP2017092283A publication Critical patent/JP2017092283A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

【課題】少数キャリアのライフタイムを良好に制御でき、高速スイッチングできる半導体装置及びその製造方法を提供する。
【解決手段】ｐｎ接合型のバイポーラ素子１が形成される表面領域と、その反対側に位置する裏面領域とを有する半導体基板２において、半導体基板２の裏面領域における相対的に深い領域に荷電粒子を注入して格子欠陥層５を形成する。半導体基板２の裏面領域における相対的に浅い領域に、裏面領域から格子欠陥層５が形成される領域に向かってｐ型のコレクタ領域３およびｎ型のバッファ領域４が順に積層された積層領域７を形成する。積層領域７及び格子欠陥層５が形成された後で、積層領域７をレーザアニールによって選択的に活性化させる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のｐｎ接合を有するバイポーラ素子において、高速スイッチングを実現させるためには、スイッチングオフ状態において基板中に残留する少数キャリアのライフタイムを精度よくコントロールする必要がある。少数キャリアのライフタイムを精度よくコントロールする一つの手法として、基板の裏面側に格子欠陥層が導入された構成が知られている。
たとえば、特許文献１には、プロトン（Ｈ＋）、ヘリウム（Ｈｅ）イオン等を基板の裏面側に照射することによって格子欠陥層を形成した後、アニール処理が実行される半導体装置の製造方法が開示されている。
特開平９−１２１０５２号公報
格子欠陥層の形成後、アニール処理を実行する方法では、格子欠陥層にも熱が加えられるため、格子欠陥が回復（消滅）してしまう虞がある。アニール処理では、熱処理炉（ベーク炉）が使用されるのが一般的であるが、熱処理炉を使用したアニール処理では、温度や時間等の条件の調整が困難であり、格子欠陥層における格子欠陥の回復がより顕著となる。格子欠陥層の格子欠陥が回復すると、少数キャリアのライフタイムの制御が困難となる結果、高速スイッチングを実現することが困難となるという課題がある。
そこで、本発明は、少数キャリアのライフタイムを良好に制御でき、高速スイッチングの実現に寄与できる半導体装置の製造方法およびその製造方法によって製造された半導体装置を提供することを目的とする。
本発明の半導体装置の製造方法は、ｐｎ接合型のバイポーラ素子を含む半導体装置の製造方法であって、前記バイポーラ素子が形成される一方側の表面領域と、その反対側に位置する他方側の表面領域とを有する基板において、前記基板の前記他方側の表面領域における相対的に深い領域に荷電粒子を注入して、格子欠陥層を形成する工程と、前記基板の前記他方側の表面領域における相対的に浅い領域に、前記他方側の表面領域から前記格子欠陥層が形成される領域に向かって第１導電型の不純物領域および第２導電型の不純物領域が順に積層された積層領域を形成する工程と、前記積層領域および前記格子欠陥層が形成された後で、前記積層領域をレーザアニールによって選択的に活性化させる工程とを含む。
本発明の半導体装置の製造方法によれば、積層領域を選択的に活性化させる手法としてレーザアニールを採用しているので、基板全体を加熱する必要がなく、基板に対する加熱による影響を局所的に留めることが可能となる。また、レーザアニールによれば、照射エネルギの調整によって、他方側の表面領域に対するレーザの到達深さを調整することもできる。よって、格子欠陥層の活性化を避けつつ、つまり、格子欠陥層を残存させつつ、積層領域を活性化させることが可能となる。
これにより、積層領域上に未活性領域である格子欠陥層を良好に形成できるから、少数キャリアのライフタイムを良好に制御でき、高速スイッチングの実現に寄与できる半導体装置を製造できる。また、本発明の製造方法によれば、積層領域の活性化と、格子欠陥層の形成とを同時に行うこともできるので、工数の増大の抑制を図ったり、工程の簡略化を図ったりすることも可能となる。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図２は、図１に示す半導体装置の製造方法の一例を示すフローチャートである。 図３Ａは、図１に示す半導体装置の製造方法の一工程を示す断面図である。 図３Ｂは、図３Ａの次の工程を示す断面図である。 図３Ｃは、図３Ｂの次の工程を示す断面図である。 図３Ｄは、図３Ｃの次の工程を示す断面図である。 図３Ｅは、図３Ｄの次の工程を示す断面図である。 図４は、参考例に係る半導体装置の模式的な断面図である。 図５は、比抵抗から換算される換算不純物濃度プロファイルを示すグラフである。 図６（ａ）は、ｎ型不純物の不純物濃度プロファイルを示すグラフである。図６（ｂ）は、図６（ａ）の不純物濃度プロファイルに、図５の換算不純物濃度プロファイルを重ねたグラフである。
以下では、本発明の実施形態に係る形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、ｐｎ接合を有するバイポーラ素子の一例としてトレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えたデバイスである。半導体装置１は、ｎ型の半導体基板２を含む。半導体基板２は、たとえばシリコン基板であり、表面およびその反対側の裏面を有している。この半導体基板２の表面領域に、後述するＩＧＢＴの一部を構成する単位セル１７が作り込まれている。
半導体基板２は、その裏面側から順に、ｐ＋型のコレクタ領域３と、ｎ＋型のバッファ領域４と、格子欠陥層５と、ｎ型のドリフト領域６とを含む。図１では、明瞭化のため、格子欠陥層５にクロスハッチングが付されている。
コレクタ領域３およびバッファ領域４は、積層領域７として半導体基板２の裏面領域に形成されている。コレクタ領域３は、半導体基板２の裏面から露出している。バッファ領域４は、コレクタ領域３に接するように当該コレクタ領域３上に形成されている。バッファ領域４は、ｎ型不純物としての燐（Ｐ）を含む。
格子欠陥層５は、ドリフト領域６と積層領域７（バッファ領域４）との間に介在している。格子欠陥層５は、ドリフト領域６および積層領域７（バッファ領域４）に接している。格子欠陥層５は、荷電粒子により格子欠陥が導入されることにより、比抵抗（抵抗値）が、コレクタ領域３およびバッファ領域４よりも高くされた高抵抗層である。荷電粒子としては、たとえばｎ型不純物およびアルゴン（Ａｒ）が例示される。
荷電粒子がｎ型不純物である場合、格子欠陥層５は、当該ｎ型不純物がドナー化せずに存在する領域である。つまり、格子欠陥層５は、ｎ型不純物が打ち込まれた（注入された）ままの状態で未活性とされることによって格子欠陥が回復されず、結果として比抵抗（抵抗値）が高くされた高抵抗層である。格子欠陥層５の形成には、バッファ領域４と同一のｎ型不純物（つまり、燐）を用いることが好ましい。この場合、格子欠陥層５中には燐がドナー化せずに存在し、公知のＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析）分析法によって検出される。
一方、荷電粒子がアルゴンである場合、格子欠陥層５は、格子欠陥濃度がバッファ領域４の格子欠陥濃度よりも高くされることによって、比抵抗（抵抗値）が高くされた高抵抗層である。荷電粒子として、アルゴンに代えて、プロトン（Ｈ＋）またはヘリウム（Ｈｅ）が採用されてもよい。この場合、格子欠陥層５の不純物濃度はアルゴンの照射によっては当然変化しない。
ドリフト領域６は、半導体基板２の一部を利用して形成されている。ドリフト領域６の一部（図示せず）は、半導体基板２の表面から露出している。半導体基板２の表面領域には、複数のゲートトレンチ１０が間隔を空けて形成されている。
各ゲートトレンチ１０内には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。複数のゲートトレンチ１０の側方には、半導体基板２の表面側から裏面側に向けて、ｎ＋型のエミッタ領域１３、ｐ−型のベース領域１４および前述のドリフト領域６が順に形成されている。
ベース領域１４は、一方のゲートトレンチ１０と他方のゲートトレンチ１０とによって共有されている。エミッタ領域１３は、半導体基板２の表面から露出するように、ゲートトレンチ１０の一方側の側面および他方側の側面に沿って形成されている。ベース領域１４の表面領域には、さらに、エミッタ領域１３に挟まれるようにｐ＋型のコンタクト領域１５が形成されている。
ベース領域１４におけるエミッタ領域１３とドリフト領域６との間の領域がチャネル１６とされており、これによって、ＩＧＢＴの一部を構成する単位セル１７が複数形成されている。単位セル１７は、図１の断面視において、一方のゲートトレンチ１０の中心線と他方のゲートトレンチ１０の中心線によって挟まれた領域で定義される。
この構成において、格子欠陥層５は、ゲートトレンチ１０の底部に加えて、複数のゲートトレンチ１０間の領域に対向している。格子欠陥層５は、単位セル１７に対向しており、１つの単位セル１７から隣接する他の単位セル１７に対向するように側方に引き出されている。格子欠陥層５は、本実施形態では、全ての単位セル１７に対向している。
半導体基板２の表面には、ゲートトレンチ１０を被覆するように、絶縁膜２０が形成されている。絶縁膜２０には、エミッタ領域１３の一部およびコンタクト領域１５を露出させるコンタクト孔２１が形成されている。絶縁膜２０上には、エミッタ電極２２が形成されている。
エミッタ電極２２は、絶縁膜２０上からコンタクト孔２１に入り込み、当該コンタクト孔２１内でエミッタ領域１３およびコンタクト領域１５に電気的に接続されている。一方、半導体基板２の裏面には、コレクタ電極２３が形成されている。コレクタ電極２３は、コレクタ領域３に電気的に接続されている。
次に、半導体装置１の製造方法について説明する。図２は、図１に示す半導体装置１の製造方法の一例を示すフローチャートである。
半導体装置１を製造するにあたり、まず、半導体基板２が準備される（ステップＳ１）。次に、たとえば、マスクを介するエッチングにより、半導体基板２の表面から裏面側に向けて半導体基板２が選択的に掘り下げられて、複数のゲートトレンチ１０が形成される（ステップＳ２）。
次に、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲートトレンチ１０の内面を被覆するゲート絶縁膜１１が形成される（ステップＳ３）。次に、たとえばＣＶＤ法により、ポリシリコンがゲートトレンチ１０に埋め込まれる（ステップＳ４）。これにより、ゲート電極１２が形成される。
次に、たとえばイオン注入マスクを介するｎ型不純物およびｐ型不純物の選択的な注入によって、エミッタ領域１３、ベース領域１４およびコンタクト領域１５が形成される（ステップＳ５）。これにより、半導体基板２中にＩＧＢＴを構成する複数の単位セル１７が形成される。
次に、たとえばＣＶＤ法により、ＳｉＯ２が堆積されて、絶縁膜２０が形成される（ステップＳ６）。次に、絶縁膜２０を選択的にエッチングすることにより、エミッタ領域１３の一部およびコンタクト領域１５を露出させるコンタクト孔２１が絶縁膜２０に形成される。
次に、たとえばスパッタ法により、アルミニウムが絶縁膜２０上に堆積される（ステップＳ７）。これにより、エミッタ電極２２が形成される。次に、半導体基板２の裏面側の構造が形成される。以下、図３Ａ〜図３Ｅを参照しつつ、半導体基板２の裏面側の構造の製造方法について具体的に説明する。
図３Ａ〜図３Ｅは、図１に示す半導体装置１の製造方法の一工程を示す断面図である。
まず、図３Ａに示されるように、半導体基板２の裏面領域における相対的に深い位置に荷電粒子が注入されて格子欠陥層５が形成される（ステップＳ８）。この工程で注入される荷電粒子は、ｎ型不純物またはアルゴン（Ａｒ）である。本実施形態では、荷電粒子としてｎ型不純物（燐）が注入される例について説明する。ｎ型不純物の注入量は、たとえば１．０×１０１０ｃｍ−２以上１．０×１０１３ｃｍ−２以下（本実施形態では、１．０×１０２ｃｍ−２程度）であり、その注入エネルギは、１０００ｋｅＶ以上３０００ｋｅＶ以下（本実施形態では、１２００ｋｅＶ程度）である。格子欠陥層５は、たとえば半導体基板２の裏面から見て、１μｍ程度の深さから３μｍ程度の深さの範囲に形成される。
次に、図３Ｂに示されるように、格子欠陥層５と半導体基板２の裏面との間の領域にｎ型不純物が注入されてバッファ領域４が形成される（ステップＳ９）。この工程で注入されるｎ型不純物は、燐（Ｐ）であってもよい。ｎ型不純物の注入量は、格子欠陥層５の形成時の注入量よりも多く、たとえば１．０×１０１２ｃｍ−２以上２．０×１０１３ｃｍ−２以下（本実施形態では、２．０×１０１２ｃｍ−２程度）である。ｎ型不純物の注入エネルギは、格子欠陥層５の形成時の注入エネルギよりも小さく、たとえば４００ｋｅＶ以上８００ｋｅＶ以下（本実施形態では、６００ｋｅＶ程度）である。バッファ領域４は、半導体基板２の裏面から見て、０．１μｍ〜０．２μｍ程度の深さから１μｍ程度の深さの範囲に形成される。
なお、前述の格子欠陥層５の形成工程（ステップＳ８）において、格子欠陥層５をｎ型不純物としての燐（Ｐ）によって形成することにより、共通の装置および工程で、格子欠陥層５およびバッファ領域４を形成できる。よって、製造方法の簡素化を図ることができる。
次に、図３Ｃに示されるように、バッファ領域４と半導体基板２の裏面との間の領域にｐ型不純物が注入されてコレクタ領域３が形成される（ステップＳ１０）。この工程で注入されるｐ型不純物は、ホウ素（Ｂ）であってもよい。ｐ型不純物の注入量は、バッファ領域４の形成時の注入量よりも多く、たとえば１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下（本実施形態では、２．０×１０１３ｃｍ−２程度）である。ｐ型不純物の注入エネルギは、バッファ領域４の形成時の注入エネルギよりも小さく、たとえば１０ｋｅＶ以上１００ｋｅＶ以下（本実施形態では、３０ｋｅＶ程度）である。コレクタ領域３は、半導体基板２の裏面から０．１μｍ〜０．４μｍ程度の深さまで形成される。
これにより、半導体基板２の裏面領域における相対的に浅い領域に、裏面領域から格子欠陥層５が形成される領域に向かって、コレクタ領域３およびバッファ領域４が順に積層された積層領域７が形成される。
本発明の特徴は、図２および図３Ｄに示されるように、格子欠陥層５および積層領域７の形成後に、積層領域７をレーザアニールによって選択的に活性化させていることである（ステップＳ１１）。レーザアニールは、たとえば窒素ガスを主成分とする窒素ガス雰囲気中で、１．２Ｊ／ｃｍ２以上２．１Ｊ／ｃｍ２以下（本実施形態では、１．８Ｊ／ｃｍ２程度）の照射エネルギで実行される。
レーザアニールによれば、半導体基板２全体を加熱する必要がなく、半導体基板２に対する加熱による影響を局所的に留めることが可能となる。また、レーザアニールによれば、照射エネルギの調整によって、レーザの到達深さを調整することもできる。よって、格子欠陥層５の活性化を避けつつ、つまり、格子欠陥層５を残存させつつ、積層領域７全域を活性化させることが可能となる。これにより、積層領域７上にｎ型不純物の未活性領域である格子欠陥層５を良好に形成できるから、少数キャリアのライフタイムを良好に制御でき、高速スイッチングの実現に寄与できる半導体装置１を製造できる。
その後、図３Ｅに示されるように、たとえばスパッタ法により、半導体基板２の裏面全域にアルミニウムが堆積される（ステップＳ１２）。これにより、コレクタ電極２３が形成される。このようにして、半導体装置１が形成される。
図４に示されるように、本実施形態に係る半導体装置１の構成と対比するため、参考例に係る半導体装置３１を用意した。図４は、参考例に係る半導体装置３１の模式的な断面図である。
図４に示される参考例に係る半導体装置３１は、レーザアニール（ステップＳ１１および図３Ｅ参照）に代えて、熱処理炉（ベーク炉）が用いられたアニール処理が実行されたものである。参考例に係る半導体装置３１は、アニール処理によって格子欠陥層５における格子欠陥が回復している点を除いて、本発明に係る半導体装置１とほぼ同様の構成を有している。参考例に係る半導体装置３１では、本実施形態に係る半導体装置１に係る格子欠陥層５と区別するため、クロスハッチングをなくして、格子欠陥層５を格子欠陥層３２ということとする。図４において、前述の図１等に示された構成と同一の構成については、同一の参照符号を付して説明を省略する。
本実施形態に係る半導体装置１の比抵抗から換算される換算不純物濃度（以下、単に「換算不純物濃度」という。）プロファイルおよび参考例に係る半導体装置３１の換算不純物濃度プロファイルを測定してグラフ化したものが、図５に示されている。
図５は、本実施形態に係る半導体装置１の換算不純物濃度プロファイルおよび参考例に係る半導体装置３１の換算不純物濃度プロファイルを示すグラフである。図５において、縦軸は換算不純物濃度を表しており、横軸は半導体基板２の裏面を零とした場合の当該裏面からの深さ（距離）を表している。
本実施形態に係る半導体装置１および参考例に係る半導体装置３１の各換算不純物濃度プロファイルは、いずれも、公知のＳＲ（Spreading Resistance Analysis：広がり抵抗測定）法によって測定されたものである。ＳＲ法から得られる換算不純物濃度Ｎと比抵抗ρとの間には、キャリア移動度μおよび素電荷ｑを用いて、１／ρ＝μｑＮの関係が成立している。したがって、換算不純物濃度および比抵抗は反比例の関係にあり、図５のグラフにおいて換算不純物濃度が増加していることは、比抵抗が減少していることを表しており、換算不純物濃度が減少していることは、比抵抗が増加していることを表している。
図５の実線グラフＬ１は、本発明に係る半導体装置１の換算不純物濃度プロファイルを表している。図５の破線グラフＬ２は、参考例に係る半導体装置３１の換算不純物濃度プロファイルを表している。なお、実線グラフＬ１および破線グラフＬ２は、荷電粒子としてのｎ型不純物（燐）の注入によって、格子欠陥層５，３２が形成された時の換算不純物濃度プロファイルである。
実線グラフＬ１を参照して、半導体装置１の換算不純物濃度は、半導体基板２の裏面側から順に第１極大値Ｖｍａｘ１、第１極小値Ｖｍｉｎ１、第２極大値Ｖｍａｘ２および第２極小値Ｖｍｉｎ２を含む。これら極値の大きさは、小さい方から順にＶｍｉｎ２＜Ｖｍｉｎ１＜Ｖｍａｘ２＜Ｖｍａｘ１である。
第１極大値Ｖｍａｘ１は、半導体基板２の裏面に最も近いところに位置している。半導体装置１の換算不純物濃度は、第１極大値Ｖｍａｘ１から半導体基板２の表面側に向けて所定深さだけ漸減し、第１極小値Ｖｍｉｎ１に至る。また、半導体装置１の換算不純物濃度は、第１極小値Ｖｍｉｎ１から半導体基板２の表面側に向けて所定深さだけ漸増し、第２極大値Ｖｍａｘ２に至る。また、半導体装置１の換算不純物濃度は、第２極大値Ｖｍａｘ２から半導体基板２の表面側に向けて所定深さだけ漸減し、第２極小値Ｖｍｉｎ２に至る。また、半導体装置１の換算不純物濃度は、第２極小値Ｖｍｉｎ２から半導体基板２の表面側に向けて所定深さだけ漸増した後、略一定値Ｖα（Ｖｍｉｎ２＜Ｖα＜Ｖｍｉｎ１）となっている。
第１極小値Ｖｍｉｎ１において換算不純物濃度が減少から増加に反転していることから、第１極大値Ｖｍａｘ１がｐ型のコレクタ領域３によって形成され、第２極大値Ｖｍａｘ２がｎ型のバッファ領域４によって形成されていることが理解される。また、第２極小値Ｖｍｉｎ２は、バッファ領域４よりも半導体基板２の表面側に位置しており、コレクタ領域３およびバッファ領域４よりも低い換算不純物濃度とされていることから、当該第２極小値Ｖｍｉｎ２は、格子欠陥層５によって形成されていることが理解される。第２極小値Ｖｍｉｎ２から半導体基板２の表面側に向けて換算不純物濃度が略一定値Ｖαとされた領域は、ドリフト領域６によって形成されていることが理解される。
この実線グラフＬ１から、格子欠陥層５は、コレクタ領域３、バッファ領域４およびドリフト領域６よりも高い比抵抗（抵抗値）を有していることが理解される。したがって、バッファ領域４とドリフト領域６との間の領域に、格子欠陥層５が良好に導入されていることが理解される。
一方、参考例に係る半導体装置３１は、破線グラフＬ２を参照して、実線グラフＬ１と同様の換算不純物濃度プロファイルを有していることが理解される。しかしながら、半導体装置３１の換算不純物濃度は、半導体基板２の裏面側から順に第１極大値Ｖｍａｘ１’、第１極小値Ｖｍｉｎ１’および第２極大値Ｖｍａｘ２’を有しているが、実線グラフＬ１に係る第２極小値Ｖｍｉｎ２に相当する領域を有していない。半導体装置３１の換算不純物濃度は、第２極大値Ｖｍａｘ２’から半導体基板２の表面側に向けて所定深さだけ漸減した後、略一定値Ｖα’となっている。
つまり、参考例に係る半導体装置３１では、格子欠陥層３２における格子欠陥が消滅（回復）しているため、バッファ領域４とドリフト領域６との間の領域に、格子欠陥層３２の導入による換算不純物濃度の低下（つまり、比抵抗の増加）がない。よって、参考例に係る半導体装置３１に適用されたアニール条件によれば、格子欠陥準位による再結合中心は形成されず、少数キャリアのライフタイムの制御が困難となる結果、高速スイッチングを実現することが困難であることが理解される。
ＳＲ法とは別に、本実施形態に係る半導体装置１の裏面側の構造についてＳＩＭＳ分析を行った結果が、図６（ａ）に示されている。
図６（ａ）は、ｎ型不純物としての燐の濃度プロファイルを示すグラフである。図６（ａ）において、縦軸は燐の濃度を表しており、横軸は半導体基板２の裏面を零とした場合の当該裏面からの深さ（距離）を表している。図６（ａ）に示された実線グラフＬ３は、本実施形態に係る半導体装置１の裏面側の構造のｎ型不純物としての燐の濃度プロファイルを表している。
図６（ａ）の燐の濃度プロファイルに、前述の図５の換算不純物濃度プロファイルを重ね合わせたものが図６（ｂ）に示すグラフである。図６（ｂ）には、前述の実線グラフＬ１および実線グラフＬ３が示されている。図６（ｂ）から、ドーパンドである燐がどの程度活性化しているかを評価できる。図６（ｂ）に示された実線グラフＬ１および実線グラフＬ３の比較から、打ち込まれた燐が、格子欠陥層５内に存在していることがわかる。
格子欠陥層５は、燐を有していながらも、他の領域と比べて比較的大きい比抵抗（抵抗値）を有していることから、格子欠陥層５内に存在する燐は、ドナー化されていないことが理解される。したがって、バッファ領域４とドリフト領域６との間の領域に、格子欠陥層５が良好に導入されていることが理解される。
なお、図６（ａ）および図６（ｂ）に示された実線グラフＬ３が６．０×１０１４ａｔｏｍｓ／ｃｍ３以下の値をとらないのは検出限界が存在しているためである。図６（ａ）および図６（ｂ）は、格子欠陥層５内に存在する燐の活性具合を評価するためのものであり、この検出限界が当該評価に支障をきたすものではなく、また、この検出限界によってドリフト領域６等の燐の濃度が具体的に特定されるものではない点、補足しておく。
以上、本実施形態では、積層領域７を活性化させる手法としてレーザアニールを採用しているので、半導体基板２全体を加熱する必要がなく、半導体基板２に対する加熱による影響を局所的に留めることが可能となる。また、レーザアニールによれば、照射エネルギの調整によって、レーザの到達深さを調整することもできる。よって、格子欠陥層５の活性化を避けつつ、つまり、格子欠陥層５を残存させつつ、積層領域７全域を活性化させることが可能となる。
これにより、積層領域７上に未活性領域である格子欠陥層５を良好に形成できるから、少数キャリアのライフタイムを良好に制御でき、高速スイッチングの実現に寄与できる半導体装置１を製造できる。また、本実施形態の製造方法によれば、積層領域７の活性化と、格子欠陥層５の形成とを同時に行うこともできるので、工数の増大の抑制を図ったり、工程の簡略化を図ったりすることも可能となる。
また、本実施形態では、全ての単位セル１７に対向するように格子欠陥層５が形成されるから、単位セル１７毎のスイッチング特性にばらつきが生じるのを抑制できる。よって、全ての単位セル１７に対して良好なスイッチング特性を提供できる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、格子欠陥層５の形成工程（ステップＳ８）、バッファ領域４の形成工程（ステップＳ９）およびコレクタ領域３の形成工程（ステップＳ１０）がこの順に実行される例について説明した（図２も併せて参照）。しかし、格子欠陥層５、バッファ領域４およびコレクタ領域３の形成工程は、この順に限定されるものではない。したがって、たとえば、コレクタ領域３、バッファ領域４および格子欠陥層５の順に形成されてもよいし、格子欠陥層５、コレクタ領域３およびバッファ領域４の順に形成されてもよい。
また、前述の実施形態では、ステップＳ８〜ステップＳ１２の工程（図３Ａ〜図３Ｅ参照）が、ステップＳ１〜ステップＳ７の工程後に実行された例について説明した。しかし、ステップＳ８〜ステップＳ１２の工程（図３Ａ〜図３Ｅ参照）は、ステップＳ１〜ステップＳ７の工程に先立って実行されてもよい。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされた半導体装置１が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
３ コレクタ領域
４ バッファ領域
５ 格子欠陥層
７ 積層領域

Claims (8)

  1. ｐｎ接合型のバイポーラ素子を含む半導体装置の製造方法であって、
    前記バイポーラ素子が形成される一方側の表面領域と、その反対側に位置する他方側の表面領域とを有する基板において、前記基板の前記他方側の表面領域における相対的に深い領域に荷電粒子を注入して、格子欠陥層を形成する工程と、
    前記基板の前記他方側の表面領域における相対的に浅い領域に、前記他方側の表面領域から前記格子欠陥層が形成される領域に向かって第１導電型の不純物領域および第２導電型の不純物領域が順に積層された積層領域を形成する工程と、
    前記積層領域および前記格子欠陥層が形成された後で、前記積層領域をレーザアニールによって選択的に活性化させる工程とを含む、半導体装置の製造方法。
  2. 前記格子欠陥層は、比抵抗が、前記積層領域における前記第２導電型の不純物領域よりも高い層として形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記積層領域は、前記格子欠陥層に接するように形成される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記格子欠陥層は、前記荷電粒子としての第２導電型の不純物の注入によって形成される、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記格子欠陥層は、前記第２導電型の不純物としての燐の注入によって形成される、請求項４に記載の半導体装置の製造方法。
  6. 前記積層領域における前記第２導電型の不純物領域は、前記格子欠陥層と同一の第２導電型の不純物によって形成される、請求項４または５に記載の半導体装置の製造方法。
  7. 前記格子欠陥層は、前記荷電粒子としてのアルゴンの注入によって形成される、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  8. 一方側の表面領域と他方側の表面領域とを有する基板と、
    前記基板の一方側の表面領域に形成されたｐｎ接合型のバイポーラ素子と、
    前記基板の前記他方側の表面領域における相対的に深い領域に形成された格子欠陥層と、
    前記基板の前記他方側の表面領域における相対的に浅い領域に、前記他方側の表面領域から前記格子欠陥層が形成された領域に向かって順に積層された第１導電型の不純物領域および第２導電型の不純物領域を含む積層領域とを含み、
    前記格子欠陥層は、比抵抗が、前記積層領域の前記第２導電型の不純物領域よりも高いことを特徴とする、半導体装置。
JP2015221440A 2015-11-11 2015-11-11 半導体装置およびその製造方法 Pending JP2017092283A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015221440A JP2017092283A (ja) 2015-11-11 2015-11-11 半導体装置およびその製造方法
US15/347,157 US9786763B2 (en) 2015-11-11 2016-11-09 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015221440A JP2017092283A (ja) 2015-11-11 2015-11-11 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020016476A Division JP6831024B2 (ja) 2020-02-03 2020-02-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2017092283A true JP2017092283A (ja) 2017-05-25

Family

ID=58663779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015221440A Pending JP2017092283A (ja) 2015-11-11 2015-11-11 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US9786763B2 (ja)
JP (1) JP2017092283A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642092B (zh) * 2017-07-10 2018-11-21 歐洲雷射系統與方案解決公司 深接面電子裝置及其製造方法
US11694897B2 (en) * 2021-06-16 2023-07-04 Applied Materials, Inc. Backside wafer dopant activation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199469A (ja) * 1988-02-04 1989-08-10 Toshiba Corp 半導体装置
JPH09121052A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2014049694A (ja) * 2012-09-03 2014-03-17 Renesas Electronics Corp Ｉｇｂｔ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199469A (ja) * 1988-02-04 1989-08-10 Toshiba Corp 半導体装置
JPH09121052A (ja) * 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2014049694A (ja) * 2012-09-03 2014-03-17 Renesas Electronics Corp Ｉｇｂｔ

Also Published As

Publication number Publication date
US20170133482A1 (en) 2017-05-11
US9786763B2 (en) 2017-10-10

Similar Documents

Publication Publication Date Title
US11569092B2 (en) Semiconductor device
JP7024896B2 (ja) 半導体装置および半導体装置の製造方法
US10629678B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9887190B2 (en) Semiconductor device and method for manufacturing the same
US9634086B2 (en) Method of manufacturing semiconductor devices using light ion implantation and semiconductor device
KR101939894B1 (ko) 반도체 장치 형성 방법
JP2018082007A (ja) 半導体装置の製造方法
US9786763B2 (en) Semiconductor device and manufacturing method thereof
WO2021049499A1 (ja) 半導体装置および製造方法
JP6831024B2 (ja) 半導体装置の製造方法
JP6639739B2 (ja) 半導体装置
JP2007019518A (ja) フィールドストップを有する半導体部品
US9722040B2 (en) Method for manufacturing an insulated gate bipolar transistor
US20230111002A1 (en) Semiconductor device, and method of manufacturing semiconductor device
JP2019121786A (ja) 半導体装置および半導体装置の製造方法
WO2023176887A1 (ja) 半導体装置および半導体装置の製造方法
WO2022265061A1 (ja) 半導体装置および半導体装置の製造方法
JP2012182212A (ja) 半導体装置の製造方法および半導体装置
CN114695513A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190627

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190820

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191107