JPH01199469A - 半導体装置 - Google Patents

半導体装置

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JPH01199469A
JPH01199469A JP63022803A JP2280388A JPH01199469A JP H01199469 A JPH01199469 A JP H01199469A JP 63022803 A JP63022803 A JP 63022803A JP 2280388 A JP2280388 A JP 2280388A JP H01199469 A JPH01199469 A JP H01199469A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＰＮ接合を有する半導体装置に関するもので
、特に蓄８ｆ電荷の速い消滅を必要とする高速スイッチ
ング半導体装置に使用されるものである。
（従来の技術） 高速のスイッチング動作を要求される半導体装置は種々
あるが、ここでは絶縁ゲートバイポーラトランジスタ（
Ｉｎｓｕｌａｔｅｄ　　ＧａｔｅＢｉｐｏｌａｒ　　Ｔ
ｒａｎｓｉｓｔｅｒ、ＩＧＢＴ。
あるいは伝導度変調型ＭＯ３ＦＥＴと呼ばれることもあ
る。　以下ＩＧＢＴと略記する）を−例として説明する
。　第５図は従来のＩＧＢＴ素子の模式的断面図である
。　　ＩＧＢＴは、高濃度のボロンをドープしたＰ′″
型半導体基板１の上に、高濃度のＮ′″領域２及び低濃
度のＮ−領域３をエピタキシャル成長させ、Ｎ−領域３
に公知の二重拡散縦型ＭＯ３ＦＥＴ（以下ＶＤ　　ＭＯ
ＳＦＥＴと略記する）を形成したものである。　即ちＰ
ボディ領域４及びＮ“ソース領域５は、ゲート電極６及
びゲート酸化膜７の積層膜を共通のマスクとしてセルフ
ァライン的に拡散形成される。　従ってＩＧＢＴは、従
来のＶＤ　　ＭＯＳ　　ＦＥＴのＮ゛ドレイン領ｋＡ２
にＰ１領域１を付加したものである。　　　ＩＧＢＴは
、オン状態ではソースからドレイン領域に多数キャリア
（電子）が流入すると、これによりＰ＋領域から少数キ
ャリア（正孔）が注入され、ドレイン領域にはＶＤ　　
ＭＯＳＦＥＴに比し多量の過剰少数キャリアが存在する
。ＩＧＢＴは、このため大を流を通ｉｆ！−ても小さな
順方向電圧（Ｖｆ）となり、しかもＶＤ　　ＭＯＳＦＥ
Ｔと同様高耐圧大電流をゲート電圧により速やかにター
ンオンできる特徴を持つ素子である。しかしながらター
ンオフ特性は、蓄積されている前記過剰少数キャリアの
なめ低下する。　この欠点を補うためドレイン領域中の
少数キャリア（正孔）のライフタイムを短くする手段が
とられている。
即ち基板に電子線等を照射したり、あるいはＡｕ、ｐｔ
等の重金属の拡散により、再結合中心となる深い準位（
ｄｅｅｐ　　１ｅｖｅｌ）８（Ｘ印で示す）が基板全体
にわたり形成されている。　しかし一般にこれらのライ
フタイム制御法は、ライフタイムを低減化でき、素子の
高速化をもならす反面、順方向阻止状態の素子を流れる
リーク電流が増大し、又オン電圧（Ｖｔ　）が上昇する
等の欠点を持っている。　第６図は、ターンオフ時間（
μ５ｅｃ）＜ａ軸）と順方向オン電圧Ｖｆ　（Ｖ）＜！
軸）との関係を示す曲線の一例で、ターンオフ時間を短
くすると、オン電圧Ｖ、は増加する。
（発明が解決しようとする課題） 前述のようにＩＧＢＴはＶＤ　　ＭＯＳ　　ＦＦ、Ｔに
比し大電流を流してもオン電圧を低く保つことができる
が、ターンオフ特性が劣化する。　これを改善するため
の従来技術では、リーク電流が増加したり、オン電圧（
Ｖｆ）が上昇するという課題がある。　本発明の目的は
、このような従来技術の課題を解決し、リーク電流が少
なく、オン電圧（Ｖｒ　）の上昇も小さく、しかもター
ンオフ特性の良い高速スイッチング用半導体装置を提供
することである。
［発明の構成］ （課題を解決するための手段） 本発明の第１の請求項に係る半導体装置は、２枚の半導
体基板を密着接合した複合基板を使用したもので、接着
前に一方の基板又は両方の基板の接着面及びその近傍に
結晶欠陥を導入した後密着接合し、接着界面近傍に結晶
欠陥を局在させた複合半導体基板を具備することを特徴
とするもので。
ある。
本発明の第２の請求項は、結晶欠陥が、アクセプタ又は
ドナー不純物でない原子を基板に導入することにより形
成される第１請求項記載の半導体装置である。
又本発明の第３の請求項は、アクセプタ又はドナー不純
物でない原子が、Ａｒ　、Ｋｒ　、Ｘｅ及びＲｎのいず
れか１つの原子又はこれら原子の混合物である第２請求
項記載の半導体装置である。
（作用） 接着面近傍に形成される結晶欠陥はキャリアの再結合中
心として作用し、該領域のキャリアのライフタイムを短
くする。　　ＰＮ接合を有する半導体装置、例えばＩＧ
ＢＴ、ＳＣＲ等の電力用スイッチング装置においてオン
期間中に特定能動領域例えばドレイン領域に蓄積された
過剰少数キャリアは、オフ状態に移行する際、速やかに
排除されることが必要で、前記結晶欠陥は過剰少数キャ
リアの減少を促進し、ターンオフ時間を短くする効果が
ある。
又結晶欠陥を設けることによって生ずる従来技術の課題
であるリーク電流（オフ電流及び逆電流）の増加及びオ
ン電圧（Ｖｆ）の上昇を極力抑えるなめには、結晶欠陥
領域は一定の領域に限定し、かつこの領域を特性劣化を
最小にできる位置に配設することが必要である。　複合
半導体基板を使用し、接着面近傍に結晶欠陥領域を形成
するのは、結晶欠陥領域を限定し、基板の深い位置にこ
れを配設することが容易にできるからである。
結晶欠陥は、電子線、中性子線等の照射によっても形成
できるが、所望の領域に限定することか難しいので、原
子を基板に導入することにより形成する。　しかしこれ
により装置の能動領域のキャリア密度が大きく変化し、
該装置の特性に影響を与えることは好ましくないので、
導入する原子はアクセプタスはドナー不純物でない原子
とする。
結晶欠陥の形成が容易であり、ス形成された結晶欠陥が
ウェーハプロセスの種々の熱処理によって変化しないこ
とが望ましく、このため基板に導入する原子は原子量の
大きいＡｒ　、Ｋｒ　、ｘｅ及びＲｎのいずれか又はこ
れら原子の混合物を使用する。
（実施例） 本発明の実施例について図面を参照して説明する。　第
１図は、本発明を適用したＩＧＢＴの断面図である４　
なお第５図と同一符号は同一部分又は対応部分を表す、
　Ｎ−型半導体基板１３は一方の主面側にＮ“領域１２
が形成され、該領域には深いエネルギー準位の結晶欠陥
１８（Ｘ印で示す）があらかじめ導入されている。　こ
のＮ−型基板１３とＰ”型半導体基板１１とは接着面１
９で互いにａ！Ｔ着接合され１枚の複合半導体基板を形
成している。　Ｎ−型基板１３には公知のＶＤ　　ＭＯ
Ｓ　　ＦＥＴが形成される。
第２図は、その製造工程を示す断面図である。
まず、リン（Ｐ）をドープした比抵抗６０〜８０Ω■の
Ｎ型シリコン（ミラー指数（Ｚｏｏ））基板】３を用意
し、その被接着面１９ａを鏡面研磨して表面粗さ１３０
Ｘ以下とする。　次にこの被接着面にＰイオンを加速電
圧４０ｋｅＶ、注入量２　Ｘ　Ｉ　Ｏ”　ａ　ｔ　ｏ　
ｍ　ｓ　／　ａｍ　”でイオン注入し、Ｎ”頭＠１２を
形成する（同図（ａ）参照）。
次に該表面にＡ「イオンを１５０ｋｅＶ、注入量３　Ｘ
　１０１５ａ　ｔ　ｏ　ｍ　ｓ　／　ａｎ　２でイオン
注入し結晶欠陥１８を導入する（同図（ｂ）参照）、　
次う；ボロンをドープした比抵抗０．０１３〜ｏ、ｏｉ
６Ω■のＰ型シリコン（ミラー指数（１００））基板１
１を用意し、その被接着面１９ｂを鏡面研磨して表面粗
さ１３０Å以下に形成する。　前記Ｎ−型基板１３及び
Ｐ４型基板１１を洗浄し、脱脂並びにシリコンウェーハ
表面に被着するスティンフィルムを除去する。　次にこ
のシリコンウェーハ鏡面１９ａ及び１９ｂを清浄な水で
数分程度水洗し、室温でスピンナー処理のような脱水処
理を実施する。　この処理工程では前記シリコンウェー
ハ鏡面に吸着していると想定される水分はそのまま残し
、過剰な水分を除去す°るもので、この吸着水分が殆ど
揮散する１００℃以上の加熱乾燥は避ける。　これらの
処理を経たシリコンウェー八を、例えばクラス１以下の
清浄な大気雰囲気に設置して、その鏡面間に異物が実質
的に介在しない状態で相互に密着して接合する（同図（
ｃ）参照）、　次に０２とＮ２の割合が１／４の雰囲気
で１１００℃２時間熱処理し、接着界面１９の原子同志
の結合を強固なものとする（同図（ｄ）参照）。　次に
接着面１９からＮ−型基板１３の表面までの距離が１１
０μｍになるまで、基板１３を研磨し、鏡面に仕上げる
（同図（ｅ）参照）。
その後公知の製造方法によりＮ−型基板１３にＶＤ　　
ＭＯＳ　　ＦＥＴを形成し、第１図に示すＩＧＢＴを得
る。
このようなＡ「イオン注入により形成した結晶欠陥１８
は、透過型電子類Ｒ鏡による観察から、多結晶シリコン
から成っていることが判明した。
上記のように結晶欠陥を主としてドレインＮ１頭域１２
に局在させた構造のＩＧＢＴは、結晶欠陥がトレインの
全領域に分布する従来のＩＧＢＴに比し、オン電圧＜Ｖ
ｔ　）の上昇は低い値におさえられる。　又順阻止電圧
印加時、Ｎ−領域１３に形成される空乏層内には前記結
晶欠陥は含まれないので、リーク電流（オフ′ｆ４流）
の増加はない。
第４図はＩＧＢＴの順方向オン電圧（Ｖｆ）（横軸）と
ターンオフ時間（μｓｅｃ　＞　　（縦軸）との相関を
、本実施例（・印）のＩＧＢＴと従来構造（Ｏ印、第５
図のＩＧＢＴで、電子線照射により深い単位を形成）の
ＩＧＢＴとについて比較したものである。　同図によれ
ばターンオフ時間が０．５μｓｅｃ以下になると、特に
Ｖ、の増加量が小さくなり、本発明の効果が顕著に現わ
れる。
次に前記第１実施例のＡ「イオン注入のかわりに、０（
酸素）イオンを加速電圧１００ｋｅＶ、注入量３　Ｘ　
１０　”　ａ　ｔ　ｏ　ｍ　ｓ　／　ａｍ　２でイオン
注入し、そのほかの工程は第１実施例と同様な方法でＩ
ＧＢＴを作製した第２の実施例について述べる。
この時の結晶欠陥１８は転位が多く発生しており、Ａ「
イオン注入とは異なった性質を示していた。
第４図に本実施例（Δ印）のＩＧＢＴのターンオフ時開
（μｓｅｃ　）とオン電圧（Ｖｒ　）との相関を示す、
　第１実施例と同様ターンオフ時間が０゜５μｓｅｃ以
下のところでＶ、の低減化効果が見られる。　しかし第
１実施例のＡ「イオン注入に比べてその効果は少し落ち
る。　これは先に指摘したように、Ａｒイオン注入と０
イオン注入とでは形成される結晶欠陥の種類が異なり、
結晶の乱れ方がＡｒの方が大きく、従って深いエネルギ
ー準位の数がＡｒの方が多くなるためと考えられる。
事実Ｔ、Ｅ、Ｓｅ　ｉ　ｄｅ　Ｉ等はＯよりＡ「の方が
結晶の乱れが大きいことを指摘している（Ｊ、　Ａｐｐ
ｌ、Ｐｈｙｓ、Ｖｏ１４６．ＮＯ，２，１９７５年、Ｐ
２Ｏ３）。
上記Ａ「のような著しい効果は、Ａ「より原子番号の大
きい同種の不活性ガスであるＫｒ　、Ｘｅ、Ｒｎでも同
様に期待できる。　又不活性ガス以外でも、例えばＳｉ
、Ｃ，Ｇｅのような４価の原子、Ｆｅ、Ｃ１等Ｓｉ中で
電気的に不活性な原子であれば、イオン注入量を多くし
て（一般に１０　”　ａｔ、ｏｍｓ／■２以上）、量は
少ないが深いエネルギー単位を形成することが可能であ
る。
上記実施例は、ＩＧＢＴを例にとり説明したが、スイッ
チング速度を要求される半導体素子一般、例えばＧＴＯ
５ＳＣＲ等に適用でき、同様の効果が得られる。　第３
図は、本発明を逆阻止３端子サイリスタ（ＳＣＲ）に適
用した一例を示す断面図である。　この素子はカソード
電ａ（Ｋ）に接続するＮ′エミッタ領域３１、ゲート電
＠（Ｇ）に接続するＰベース領域３２、Ｎ−ベース領域
３３及びアノード電極＜Ａ＞に接続するＰ１エミッタ領
域３４からなるＮＰＮＰ積層構造の逆阻止３端子サイリ
スタである。　Ｎ−基板３３の一方の主面に結晶欠陥層
３８を形成し、該主面とＰ゛基板３４の一方の主面とを
密着接合した複合基板（接着面３９）を作り、Ｎ−基板
３３１ＦＩの表面がら不純物を拡散してＰベース領域３
２及びＮ４エミツタ領域３１を形成したものである。　
このサイリスタのターンオフ時開は主としてＮ−ベース
領域３３における過剰少数キャリアの再結合に支配され
る。　又オフ時の順電圧印加による空乏層はＮ−ベース
領域３３のカソード側に形成される。
このため結晶欠陥層３８はＮ−ベース領域内のアノード
側に設ける。　これによりオン電圧及びリーク電流の増
加をできるだけ小さく抑え、ターンオフ時間を短くする
ことができる。
［発明の効果］ 本発明においては、接着面近傍に結晶欠陥を局在させた
複合半導体基板を使用することにより、少数キャリアの
ライフタイムキラーとなる深いエネルギー準位を、半導
体装置の所望の位置に形成することが可能となり、又深
いエネルギー準位の数は導入する電気的に不活性な原子
の種類とその数を適当に選択することにより容易に制御
できる。
これらにより、不必要な領域にまで深いエネルギー単位
の分布した従来素子に見られる欠点、即ちターンオフ時
間を雉くしようとすると順方向オン電圧及びリーク電流
が増加するという課題は解決され、リーク電流が少なく
オン電圧（Ｖｆ）の上昇も小さく、しかもターンオフ特
性の良い高速スイッチング用半導体装置を提供できた。
【図面の簡単な説明】
第１図は本発明の半導体装置の実施例（ＩＧＢＴ）の断
面図、第２図は第１図に示すＩＧＢＴの製造工程を示す
断面図、第３図は本発明の半導体装置の他の実施例（Ｓ
ＣＲ）の断面図、第４図は本発明及び従来のそれぞれの
半導体装置（ＩＧＢＴ）のターンオフ時間と順方向オン
電圧との関係を示す特性曲線、第５図は従来の半導体装
置（ＩＧＢＴ）の断面図、第６図は従来のＩＧＢＴのタ
ーンオフ時間と順方向オン電圧との５！１係を示す特性
曲線である。 １．１１・・・Ｐ４型型半体基板（ＩＧＢＴのＰ４領域
）、　２．１２・・・Ｎ４領域（ドレイン領域）、３．
１３・・・Ｎ−型半導体基板（トレイン領域）、４・・
・Ｐボディ領域、　５・・・Ｎ”ソース領域、　６・・
・ゲート電極、　７・・・ゲート酸化膜、　８．１８．
３８・・・結晶欠陥（深いエネルギー準位）、　１９、
３９・・・接着面、　１９ａ、１９ｂ・・・被接着面、
３３・・・Ｎ−基板（Ｎ−ベース領域）、　　３４・・
・Ｐ”基板（Ｐ”エミッタ領域）。 特許出願人　株式会社　東　　芝 代理人　　　弁理士　諸１）英二 υ ５　　　　　　　　Ｇ　　　　　　　　Ｓ第１図 Ｇ　　　　　　　　　Ｋ　　　　　　　　　　Ｇ第３図 第４図 Ｓ　　　　　　　　　ＯＳ 第５図 順方向オン電圧Ｖｔ　　（Ｖ） 第６図

Claims (1)

  1. 【特許請求の範囲】 １、２つの半導体基板のうち少なくとも一方の基板の主
    面及び該主面近傍に結晶欠陥が導入されている該主面を
    接着面として、２つの半導体基板を互いに密着接合して
    なる複合半導体基板を具備することを特徴とする半導体
    装置。 ２、結晶欠陥が、アクセプタ又はドナー不純物でない原
    子を基板に導入することにより形成される特許請求の範
    囲第１項記載の半導体装置。 ３、アクセプタ又はドナー不純物でない原子が、Ａｒ、
    Ｋｒ、Ｘｅ及びＲｎのいずれか１つの原子又はこれら原
    子の混合物である特許請求の範囲第２項記載の半導体装
    置。
JP63022803A 1988-02-04 1988-02-04 半導体装置 Expired - Fee Related JPH07107935B2 (ja)

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JP63022803A JPH07107935B2 (ja) 1988-02-04 1988-02-04 半導体装置
DE89300939T DE68911702T2 (de) 1988-02-04 1989-01-31 Halbleitervorrichtung mit zusammengesetztem Substrat, hergestellt aus zwei Halbleitersubstraten in engem Kontakt.
EP89300939A EP0327316B1 (en) 1988-02-04 1989-01-31 Semiconductor device having composite substrate formed by fixing two semiconductor substrates in close contact with each other
US07/305,652 US5023696A (en) 1988-02-04 1989-02-03 Semiconductor device having composite substrate formed by fixing two semiconductor substrates in close contact with each other

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