JP4884979B2 - オーミックコンタクトを介在させて形成することによって２つのプレートをシールするための方法 - Google Patents

オーミックコンタクトを介在させて形成することによって２つのプレートをシールするための方法 Download PDF

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Description

本発明は、２つのウェハの間に純粋な抵抗性のコンタクトを形成するような、例えばシリコンのような半導体材料から形成されたものといったような２つのウェハのためのシールプロセスに関するものである。
従来技術においては、例えば非特許文献１に記載されているように、２つのウェハは、金属層を成膜することによって純粋な抵抗性コンタクトを形成しつつシールされる。他の手法としては、共融シールや、半田付けや、あるいは、非特許文献２に記載されているような、成膜した金属層を介してのシリサイドの形成、がある。
これらのすべての技術においては、金属層を事前的に成膜する必要がある。半導体製支持体に対する金属層の結合は、容易なものではなく、特別な技術的ステップが必要とされる。よって、シールプロセスが、より複雑なものとなる。また、金属層に対する表面処理も必要である（特に、表面化学特性および表面粗さ）。
したがって、上述したすべての技術的ステップを回避し得るような、特に、金属層の成膜ステップを回避し得るような、とりわけシリコンウェハのような半導体材料ウェハに関しての新規なシールプロセスが要望されていた。
J. Haisma 氏による"Contact Bonding, Including Direct-Bonding in a Historical and Recent Context of Materials Science and Technology, Physics and Chemistry"と題する Materials Science and Engineering, 37, 2002, p. 1-60 という文献 Z. X. Xiao 氏他による"Low Temperature Silicon Wafer toWafer Bonding with Nickel Silicide", Journal of the Electrochemical Society,145, 1998, p. 1360-1362. Hubert Moriceau 氏他による"The Bonding Energy Control: an Original Way to Debondable Substrates" Tong-Gosele,"Semiconductor Wafer Bonding", 1998, TheElectrochemical Society Series, John Wiley & Sons, Inc. Q. Y. Tong 氏および U. Gosele 氏による"Semiconductor Wafer Bonding"(Science and Technology), Wiley Interscience Publications. A. Nicollet 氏および S. S Lau 氏による metal silicidecompounds (VLSI Handbook p. 422, 1985 S. S. Iyer 氏他による"Silicon Wafer Bonding Technology"と題する INSPEC, 2002. A. J. Auberton-Herve 氏他による"Why Can Smart-Cut Change the Future of Microelectronics?"と題する International Journal of High Speed Electronics and Systems, Vol. 10, No. 1 (2000), p. 131-146. K. Sataguchi 氏他による"ELTRAN(R) by Splitting Porous Si layers"と題する Proceedings of the 9th International Symposium on Silicon-on- Insulator Tech. and Device, 99-3, The Electrochemical Society, Seattle, p. 117- 121 (1999).
本発明によるプロセスにおいては、−少なくとも第１の基板内へと金属種を打ち込む打込ステップと、−分子結合によって第１ウェハと第２ウェハとを組み立てる組立ステップと、−アニールステップ、すなわち、導電性化合物の形成ステップ、すなわち、金属化合物の形成ステップと、を行う。ここで、金属化合物は、打込された金属種と、基板を構成している材料と、の間の化合物である、すなわち、打込種と基板材料との間の化合物である。
導電性化合物は、その導電性化合物の形成温度以上の温度でもってアニールまたは熱処理を行うことによって、形成することができる。
例えばシリコンウェハといったような半導体ウェハに対しての金属種の打込は、好ましくは、非常に浅い深さ（数ｎｍ）でもって、および、１０１４〜５×１０１８個／ｃｍ２ あるいは１０１９個／ｃｍ２ という照射量でもって、行われる。
打込深さは、基板上に表面層を形成しておき、この表面層を通して打込を行うことにより、低減することができる。あるいは、打込深さは、打込後に打込済み基板を薄肉化することにより、低減することができる。
打込は、マスクを使用して行うことができる。
打込後には、ウェハの表面を、分子結合によって、他のウェハ上に組み立てる（あるいは、組み付ける）。
得られた構造を、アニールする、好ましくは、組み立てるべき２つの基板の表面のところに位置した基板材料と打込金属とから導電性化合物が形成される温度でもって、アニールする。打込深さが表面から十分に近傍のところに位置していることにより、導電性化合物の形成は、このようにして誘起されることとなり、分子結合は、導電性化合物の形成によって修正されることとなる。
結合する材料は、シリコンとすることができる。あるいは、打込種が、その後の熱処理時に、組立対象をなす基板の表面材料と一緒に導電性化合物を形成し得る限りにおいては、結合する材料は、シリコン以外の半導体材料とすることができる。特に、半導体材料は、Ｓｉや、ＧａＡｓや、ＳｉＣや、ＩｎＰや、Ｇｅや、ＳｉＧｅ、等とすることができる。結合される２つの材料は、互いに性質が異なるものとすることができる。
２つのウェハのそれぞれにおいて打込が行われる場合には、打込種は、２つのウェハに関して、互いに異なるものとすることができる。打込条件は、異なるウェハに関しては、異なるものとすることができる。
打込は、同一ウェハ内においても、様々な種を使用して、なおかつ、種に応じた様々なものとし得るような様々な打込条件でもって、行うことができる。
純粋な抵抗性コンタクトを示すものとして得られた化合物は、耐火性のタイプのものである。このことは、その後のプロセスを高温で行うような場合（例えば、エピタキシーによる成長）には、特に好適である。
基板のうちの一方は、結合後には、あるいは、アニール前に、あるいは、アニール後に、次の従来技術の１つあるいは組合せを使用して、薄肉化することができる。すなわち、燃焼、研削、研磨、化学的エッチング、イオンエッチング、など。
打込基板のうちの一方は、ヘテロ構造のものとすることができる。すなわち、打込基板のうちの一方は、例えばＳＯＩ（シリコンオンインシュレーター）タイプのものといったように、互いに異なる２つの材料からなる少なくとも２つの構造を備えたアセンブリとすることができる。特に、表面層は、上述した半導体材料のうちの１つから構成することができる。このヘテロ構造は、組立後には、また、アニールの前または後において、薄肉化することができる。これにより、他の基板上に表面層だけを残すことができる（例えば、ＳＯＩ基板の場合においては、シリコン表面層）。この表面層は、それ自体が、組立前の時点で、回路層を有していることができる、あるいは、回路層を被覆していることができる。
ヘテロ構造は、上述した従来的な薄肉化技術によって、薄肉化することができる。有利には、ヘテロ構造は、選択された薄肉化プロセスに関して選択的な、埋設層または非埋設層を有している。例えば、ＳＯＩタイプのヘテロ構造については、埋設された酸化シリコン層は、例えば化学的エッチングに関しては、停止層として機能することができる。ヘテロ構造内には、例えばＳｉＧｅ層やドーピング済みシリコン層といったような、他の停止層を設けることができる。例えば、シリコンオンガラスタイプヘテロ構造においては、シリコンに対してのガラスエッチングの選択性という利点を享受することができる。
他の有利な実施形態においては、ヘテロ構造は、『剥離可能な』ものとされ、ヘテロ構造の『剥離』によって薄肉化される。特に、『剥離可能な』特性は、結合界面のところにおける結合エネルギーを小さなものとしつつ２つの材料層を組み立てることにより、得ることができる。例えば、そのような界面を得るに際しては、例えば非特許文献３に記載されているように、表面粗さが制御された２つの表面間において分子結合を行うことができる。
基板の一方は、例えばガス種の打込によって得られるようなあるいは埋設多孔質層の事前形成によって得られるような、脆弱化層または脆弱化平面を備えることができる。その場合、この脆弱化層を備えている方の基板は、例えば２つの基板の組立後には、例えば脆弱化領域において剥離を引き起こすことにより、薄肉化することができる。
本発明によるプロセスは、多くの利点を有している。
第１に、本発明においては、基板内へと打ち込み得る任意の金属を使用して純粋な抵抗性コンタクトを形成し得るとともに、組み立てられるべき基板をなす材料と一緒に導電性化合物を形成することができる。
さらに、金属層の成膜特性（表面粗さ、結晶構造、成膜の結合、等）を制御する必要もなく、また、表面の化学特性（清浄度、酸化度、等）を制御する必要もなく、純粋な抵抗性コンタクトを形成しつつ、分子結合によってウェハどうしを結合させることができる。
界面全体にわたって純粋な抵抗性コンタクトを形成しつつウェハどうしを結合させることができる。あるいは、例えば、マスクを使用して打込を行うことにより、あるいは、絶縁領域と導電領域とが混在したハイブリッド表面を使用することにより、所定領域にだけ純粋な抵抗性コンタクトを局在化させつつ、ウェハどうしを結合させることができる。
最後に、分子結合によって組み立てられる２つの半導体基板間の結合の強化に際して必要とされる全熱量を低減することができる。従来的な分子結合によって、例えばシリコンからなる２つの基板を結合させるに際しては、従来技術においては、例えば非特許文献４に記載されているように、約５００℃以上といったような温度でもって組付構造を熱処理することにより、結合を強化していた。本発明の場合には、シリコン基板の少なくとも一部が、例えばＰｄイオンといったようなイオンによって打込されている場合には、結合は、Ｐｄ２Ｓｉ が形成される温度でもって、すなわち１５０℃でもって、強化することができる。このため、高温での熱処理を行う必要なく、強い結合（この例においては、ＳｉとＳｉとの結合）を得ることができる。
また、本発明は、半導体材料からなる２つの基板が分子結合によって互いに組み立てられてなる構造であって、組立界面のところに、金属化合物からなる局所的領域を備えているような、構造に関するものである。
例えば、半導体材料は、Ｓｉ、ＧａＡｓ、ＳｉＣ、ＩｎＰ、ＳｉＧｅの中から選択することができる。
基板の少なくとも一方は、ヘテロ構造のものとすることができる。
金属化合物は、組立界面のところにおいて基板がなす半導体材料と；ニッケル、パラジウム、コバルト、白金、タンタル、タングステン、チタン、銅などの中から選択された少なくとも１つの金属と；からなる合金とすることができる。
ある特別の実施形態においては、基板の少なくとも一方は、薄膜とされる。
基板の少なくとも一方は、電子素子および／または光学素子および／または機械素子を備えることができる。
例えば、基板の一方は、ＲＦ回路を有したシリコン製薄膜とされ、基板の他方は、高抵抗シリコンから形成することができる。
本発明による第１プロセスについて、およびその変形例について、図１Ａ〜図１Ｃおよび図２Ａ〜図３を参照して説明する。
第１ステップにおいては、例えばシリコンといったような半導体材料からなる少なくとも１つのウェハ２に関し、原子種またはイオン種４を、表面（上面）６の近傍において、なおかつ、表面６よりも下方に、埋設する。
この目的に際しては、いくつかの技術を使用することができる。
第１技術においては、１つまたは複数の金属種４を打ち込む。例えば、ニッケル、および／または、パラジウム、および／または、チタン、および／または、コバルト、および／または、タンタル、および／または、白金、および／または、タングステン、および／または、銅、などといったような金属種を、非常に低いエネルギーでもって、例えばシリコンといったような組付対象をなす少なくとも１つの基板内へと、直接的に打ち込む。これらは、図１Ａに図示されたケースである。打込に際して使用されるエネルギーが小さいことにより、基板２内への平均浸透深さＲｐが浅いことを意味している。例えば、５ｎｍ〜１０ｎｍであり、典型的には、数ｎｍである。
他の技術（図２Ａ）においては、上述した金属イオンを、先の場合よりも大きなエネルギーでもって打ち込む。したがって、より深い平均深さＲｐ（例えば、１０ｎｍ〜２０ｎｍ）のところへと打ち込まれ、表面６と埋設層とを隔離しているシリコンフィルムの厚さは、薄肉化操作を受ける。例えばエッチングによって、あるいは、例えば機械的に、あるいは、例えばエッチングと機械的研磨との組合せによって、あるいは、例えばプラズマエッチングによって、あるいは、例えばレーザー蒸発によって、あるいは、例えばイオンビームによって、あるいは、例えばこれら技術の組合せによって、および／または、マイクロエレクトロニクスにおいて従来から使用されている技術によって、薄肉化操作を受ける。そのようにして材料除去が行われた厚さｅ（図２Ｂ）の分だけ、埋設ゾーンの深さが浅いものとされる。
一変形例（図３）においては、イオン打込または原子打込を、薄い犠牲層１０を通して行う。薄い犠牲層１０は、例えば酸化シリコンからなるものとされ、打込後には、例えば１％ＨＦ（フッ酸）によるエッチングによって、除去される。これにより、組付対象をなす基板内へにおける埋設ゾーンの深さを制限することができる。
打込は、イオン的なものとすることができ、様々なプラズマ技術を使用したものとすることができる。あるいは、打込は、抽出および／またはイオンビーム混合による打込とすることができる。打込は、雰囲気温度とは異なる温度で行うことができる。
第２ステップは、組立ステップ（図１Ｂ）であり、このステップにおいては、上述した様々な技術のうちの１つ技術によって準備したウェハまたは基板と、例えば同じくシリコンといったような半導体材料からなる第２ウェハまたは第２基板１２と、を組み立てる。これらウェハ２，１２の表面どうしは、親水性結合あるいは疎水性結合によって組み立てることができる。このような技術に関するさらなる情報については、例えば、非特許文献５を参照することができる。その場合、結合は、分子結合によって行われる。
例えば、表面は、CAROタイプ化学的クリーニング（１４０℃におけるＨ２ＳＯ４とＨ２Ｏ２との例えば２：１という比率での混合物）および SCI（７０℃でのＮＨ４ＯＨ： Ｈ２Ｏ２：Ｈ２Ｏ の例えば１：１：５という比率での混合物）を使用してシリコンを親水性することができる、あるいは、ＨＦ処理（例えば、１％に希釈されたフッ酸を使用した処理）によってクリーニングを終了させた場合に疎水化することができる。
さらに、反応性イオンエッチング（ＲＩＥ）のように容量結合を使用したまたは誘導結合（例えばアフターグロータイプのエッチングあるいは化学的乾式エッチング）を使用したプラズマ活性化といったような表面処理技術を使用することができる。これら技術を使用した場合、第１に、図２Ｂに関して上述したように基板の薄肉化を行うことができ、また、第２に、基板の表面上に位置している種を活性化することができる。例えば、プラズマによる活性化は、酸素や、アルゴンや、窒素や、水素や、ＳＦ６ や、ＣＦ６ や、ＣＦ４ や、ＣＨＦ３ などといったようなガスを、単独で使用することによりあるいは組み合わせて使用することにより、行うことができる。
同様に、薄肉化という利点およびウェハ表面の調整という利点を組み合わせた機械的化学的研磨技術を使用することができる。
第３ステップ（図１Ｃ）においては、結合後の構造を、アニールする。好ましくは、基板をなす材料と打込金属とに起因した導電性化合物が形成される温度以上にまで、加熱される。例えば、組立対象をなす２つの基板がシリコンである場合には、打込金属とのシリサイドが形成される温度以上にまで、加熱される。この温度は、例えば、ニッケルシリサイド（ＮｉＳｉ）の場合には、３５０℃という程度とすることができる。この温度は、形成される金属化合物に依存する。この温度を決定するに際しては、非特許文献６における参照表といったような参照表を参照されたい。
その場合、打込された種は、拡散して相互作用し、結合界面１６の近傍において導電性化合物２０を形成し、したがって、結合界面を修正する。この化合物は、２つの基板からなるアセンブリを補強する。
第２基板（図１Ｂにおいて符号１２によって示されている）は、基板２と同じ性質の基板とすることができる。さらには、第２基板は、基板またはウェハ２と同一であるような基板またはウェハとさえすることができる。さらに、第２基板１２に対しても、基板２に対して実行したものと同じ打込をまたは異なる打込を、金属イオンまたは金属原子によって実行することができる。
他の実施形態においては、基板１２および／または基板２は、ヘテロ構造のものとすることができ、例えばＳＯＩタイプの構造のものとすることができる。
図７に示すように、ＳＯＩ（シリコンオンインシュレーター）タイプの構造は、典型的には、機械的な支持体として機能するシリコン基板８４と、このシリコン基板８４上に形成された酸化シリコン製の埋込層８２と、この埋込層８２上に形成されたシリコン層８０と、を備えている。このような構造は、例えば、非特許文献７に記載されている。
典型的には、ＳＯＩの例においては、層８０の厚さは、数ｎｍ（例えば１０ｎｍあるいは５０ｎｍ）〜数百μｍ（例えば１００μｍあるいは１５０μｍ）とされる。
絶縁層８２の厚さは、数ｎｍ〜数十μｍとすることができ、例えば２０μｍとすることができる。
このようなＳＯＩ基板は、ＳＯＩ基板あるいは他の基板に対して、組み立てることができる。その際、２つの基板の少なくとも一方の面に対しては、図１Ｂに示すように、本発明に基づき、打込が行われている。その場合、ＳＯＩ表面層８０を基板２の上面に対して接触させつつ、組立を行う。
いくつかの実験例について、以下に説明する。
『実験例１』
厚さが５ｎｍとされた酸化シリコン製のフィルム１０によって被覆されたシリコンウェハ２に対して、Ｎｉ＋ イオンを、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーで、打ち込んだ。ＳＲＩＭ−２０００シミュレーションソフトウェアによれば、打込深さＲｐは、約１２ｎｍという深さである。すなわち、シリコン表面からは、約７ｎｍという深さである。打込後に、酸化シリコン１０を除去し、打込済みのあるいは打込を行っていないシリコンを、直接的に結合させた（図１Ｂ）。シリサイド形成のためのアニールを約３００℃で行い、これにより、Ｎｉ２Ｓｉ シリサイド２０を形成した。このシリサイドは、結合界面１６のところにまでおよび結合界面１６を超えて（図１Ｃ）形成される。
この実験例の一変形例においては、打込後に、打込基板上に、中間層（例えば、アモルファスシリサイド）を成膜することができる。この層の厚さは、結合界面における合金形成に関して適合し得るように、選択される。必要であれば、この中間層は、結合前に、薄肉化することができる。例えば、この中間層は、分子結合による結合を促進し得るものとして選択することができる。
『実験例２』
シリコンウェハ２に対して、直接的に、Ｎｉ＋ イオンを、３×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーで、打ち込んだ。ＳＲＩＭ−２０００シミュレーションソフトウェアによれば、打込深さＲｐは、約１３ｎｍという深さである。シリコンをエッチングすることにより、打込深さＲｐを、表面の近傍に位置させる。例えば、ＳＣ１タイプの化学溶剤（上記参照）を使用することによってエッチングを行い、打込深さＲｐを、表面の近傍に位置させる（図２Ｂ）。例えば、打込深さＲｐを、５ｎｍという程度の深さとする。その後、シリコンからなる第２ウェハ１２を、直接的に結合させる（図１Ｂ）。次なるステップにおいては、シリサイド形成のためのアニールを約３００℃で行い、これにより、結合界面１６のところにまでおよび結合界面１６を超えるようにして（図１Ｃ）、Ｎｉ２Ｓｉ シリサイド２０を形成した。
この実験例の一変形例においては、基板２の表面層の全部あるいは一部を、アモルファスとする。材料のアモルファス化（この場合、シリコン）は、この材料内における打込種の拡散を促進する。アモルファス材料が表面上に存在する場合、界面までへの拡散が容易なものとなる。基板２の表面の一部をアモルファス化するに際しては、いくつかの可能な技術が存在する。アモルファス材料層は、例えば必要に応じて薄肉化し得るようなアモルファスシリコンであって、シリコン基板に対する打込の前にあるいは後にあるいは前後に、成膜することができる。次なるステップは、先の実験例の場合と同様に例えばＮｉ＋ といったようなイオンを打ち込むことである。打込は、アモルファス層の厚さに依存して、アモルファス層内においてあるいは初期基板内において、行うことができる。その後、第２基板の組立ステップと、熱処理ステップとを、行うことができる。これにより、界面のところにまでおよび界面を超えて、この例においてはＮｉ２Ｓｉ シリサイドといったような金属化合物を、形成することができる。当業者には公知な手法によって、例えば水素打込によって、基板２の表面を、アモルファス化することもできる。この打込は、基板表面に関して局所的なものとすることも、また、基板表面にわたった全面的なものとすることも、できる。この打込は、本発明による金属種の打込の前であってもまた後であっても、行うことができる。金属種の打込は、可能であれば、アモルファス化ステップの全部またはいくつかに寄与することができる。
『実験例３』
実験例２の一変形例として、Ｎｉ＋ イオンを、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーで、打ち込んだ。ＳＲＩＭ−２０００シミュレーションソフトウェアによれば、打込深さＲｐは、約１３ｎｍという深さである。例えばＳＣ１タイプの化学溶剤を使用することによって、シリコンをエッチングし、打込深さＲｐを、表面の近傍に位置させた（図２Ｂ）。すなわち、打込深さＲｐを、表面の近傍に位置させた。結合を行う前に、次なるステップとして、アルゴンプラズマ処理を行った。これは、低温でもって、分子の結合エネルギーを増強するためである。結合を行い、その後、構造をアニールした。アニール温度は、結合界面のところにまでおよび結合界面を超えるようにして（図１Ｃ）、Ｎｉ２Ｓｉ シリサイドを形成し得るような温度である。
『実験例４』
２つのシリコンウェハのそれぞれに対して、Ｎｉ＋ イオンを、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーで、打ち込んだ。ＳＲＩＭ−２０００シミュレーションソフトウェアによれば、打込深さＲｐは、各ウェハに関し、約１３ｎｍという深さである。例えばＳＣ１タイプの化学溶剤を使用することによって、各ウェハをエッチングし、打込深さＲｐを、各ウェハの表面の近傍に位置させた。次なるステップにおいては、これら２つのウェハを互いに結合させた。その後、約７５０℃でもって、シリサイド化アニールを行い、これにより、両ウェハの結合界面のところに、Ｎｉ２Ｓｉ シリサイドを形成した。
『実験例５』
２つのウェハを、純粋な抵抗性局所的コンタクトでもって結合させることが必要とされる。酸化シリコン層１０（厚さが５ｎｍ）によって被覆されたシリコンウェハに対して、Ｎｉ＋ イオンを、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーでもって、なおかつ、打込マスク３０（図４Ａ）を使用しつつ、打ち込んだ。このため、打込領域３２，３４が局所的に形成された。ＳＲＩＭ−２０００シミュレーションソフトウェアによれば、打込深さＲｐは、約１２ｎｍという深さである。すなわち、シリコン表面からは、約７ｎｍという深さである。打込後に、酸化シリコン１０を除去し、打込済みのあるいは打込を行っていないシリコンウェハ１２を、直接的に結合させた（図４Ｂ）。次なるステップにおいては、約７５０℃でもって、アニールを行った。これにより、２つの局所的領域４２，４４のところにおいては、Ｎｉ２Ｓｉ シリサイドが形成され、また、それら局所的領域以外のところにおいては、シリコンとシリコンとの結合が強化された（図４Ｃ）。
上述したプロセスに起因する特に興味深い１つの構造が、図４Ｄに示されている。この構造は、高抵抗シリコン基板４０（例えば、ゾーンフュージョンによるソーティングのためのいわゆるフローティングゾーン技術を使用して得られたもの）と、シリコン製の薄膜４１と、を備えている。薄膜４１は、ＲＦ素子４３，４５を有している（例えば、表面のところに有している）。基板と薄膜との間の界面４７には、局所的に、本発明によるプロセスによって得られた金属化合物５１（例えば、ニッケルシリサイドからなる金属化合物で作られていた）が形成されている。この金属化合物５１は、グラウンド平面として機能する。この構造においては、シリコン製薄膜４１は、ＳＯＩ基板またはシリコン基板の薄肉化によって形成することができる。ＲＦ素子４３，４５は、プロセスに関する適合性に依存して（特に、総熱量に関連して）、金属化合物の形成前であっても、また、金属化合物の形成後であっても、また、これら双方であっても、形成することができる。
『実験例６』
この実験例は、実験例５の一変形例である。基板２は、表面上に、例えばＳｉＯ２ から形成された領域といったような、局所的な絶縁領域４８，５０を備えている（図５Ａを参照されたい）。次なるステップにおいては、Ｎｉ＋ イオンを、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーでもって、打ち込む（図５Ｂを参照されたい）。これにより、打込領域５４，５６が形成される。打込深さＲｐは、シリコン内において（絶縁領域の外側において）、約１３ｎｍという深さであり、絶縁領域４８，５０においては、シリコン表面よりも上側である。次なるステップにおいては、例えば機械的化学的研磨といったような手法によって、シリコン表面５７よりも上方に突出した絶縁体部分を除去するとともに、可能であれば、絶縁領域の外側に位置したシリコンの一部を除去する（図５Ｃを参照されたい）。これにより、例えばシリコンオンインシュレーター（ＳＯＩ）ウェハといったような他のウェハ５２に対して分子結合によって結合させ得るような、平面５９が得られる（図５Ｄを参照されたい）。次なるステップにおいては、約７５０℃でもって、シリサイド化アニールを行った。これにより、ＮｉＳｉ２ シリサイド６２を、結合界面の近傍のところに形成した。これらシリサイド６２は、領域４８，５０の外側領域のところにおける結合力を増強する。次なるステップにおいては、ＳＯＩウェハ５２から、酸化シリコン５５のところまで、シリコン５１（背面）を除去する。一変形例においては、ウェハ５２が中実体として形成されている場合には、すなわち、バルクシリコンからなるウェハとして形成されている場合には、このウェハを、上述した従来技術を使用して薄肉化する。いずれにしても、部分的には絶縁体４８，５０上において、また部分的には導電性領域６２上において、薄膜６１が得られる（図５Ｅを参照されたい）。したがって、この実施形態を使用することにより、局所的に導電性を有した界面を得ることができる。
『実験例７』
この実験例は、実験例６の一変形例である。層６１内にあるいは層６１上に既に回路が形成されているＳＯＩウェハ５２を、複数の局所的絶縁領域を備えた打込済みウェハ２に対して、組み立てる（図５Ｄ）。この場合、打込済みシリコンウェハ２に対して対向する面が、処理済み層６１とされる。処理済み層６１は、例えば回路層とされ、例えば、スパッタリング等によって成膜されたアモルファスシリコンによって被覆されている。回路層を備えたシリコン層６１は、また、まず最初に、ウェハ２上へのその後の第２移送のために使用される中間ハンドル層上へと、既に移送されたものとすることもできる。この場合、打込済みシリコンからなるウェハ２の面に対向する面は、シリコン層６１とされ、回路層を有している。次なるステップにおいては、約７５０℃でもって、シリサイド化アニールを行い、これにより、ＮｉＳｉ２ シリサイドを、結合界面の近傍のところに形成した。この場合、熱処理は、また、シリサイド化領域の外側領域のところにおける結合力を増強する。次なるステップにおいては、ＳＯＩウェハ５２から、シリコン５１（背面）と、酸化シリコン５５と、を除去する。これにより（図５Ｅ）、部分的には絶縁体４８，５０上において、また部分的には導電性領域６２上において、処理済み薄膜６１が得られる。同様にして、ＳＯＩウェハ５２の代わりに、剥離可能なヘテロ構造を使用することができる。
『実験例８』
この実験例は、２つの実験例６，７の一変形例である。この実験例においては、ＳＯＩに代えて、例えばスマートカット方法といったような基板剥離技術を使用することにより、あるいは、構造内に停止層７５を使用した技術を使用することにより、基板７３から表面層７１（処理されたもの、あるいは、処理されていないもの）を分離し得るものとして形成されたような、ウェハ７２（図６Ａ）を結合させる。停止層は、エピタキシャルによって形成することも（ＳｉＧｅ、ドーピングしたＳｉ、など）、また、多孔性のものとすることも（多孔性のＳｉ、など）、また、アモルファスのものとすることも（ＳｉＮ４ 、など）、できる。
組立後には、アニールを行って、ウェハ７１を剥離させる。これにより、図６Ｂに示すような構造を得ることができる。
ウェハ７２から表面層を分離し得るようにしてウェハ７２を形成するに際しては、例えばヘリウムイオンや水素イオンといったような原子やイオンの打込を行うことができ、これにより、基板７３の表面７７とほぼ平行に延在する脆弱化薄層７５（図６Ａ）を形成することができる。これにより、層が形成される、すなわち、脆弱化平面が形成される、すなわち、剥離平面７５が形成される。
この場合、剥離は、スマートカット技術を使用して行うことができる。スマートカット技術の一例は、非特許文献８に記載されている。
他の方法を使用することによって、脆弱化平面を形成することができる。例えば、ポーラスシリコン層の形成によって形成することができる。これは、例えば、非特許文献９に記載されている。
『実験例９』
Ｐｄ＋ イオンを、上述した技術に基づき、２×１０１７個／ｃｍ２ という照射量でもってかつ１０ｋｅＶというエネルギーでもって、シリコンウェハ内へと打ち込む（例えば、図２Ａを参照されたい）。打込深さＲｐは、約１３ｎｍという深さである。例えばＳＣ１タイプの化学溶剤を使用することによって、シリコンをエッチングし、打込深さＲｐを、表面の近傍に位置させた（図２Ｂ）。次なるステップにおいては、第２のシリコンウェハを直接的に結合させる（図１Ｂ）。次なるステップにおいては、約２００℃でもって、シリサイド化アニールを行い、これにより、Ｐｄ２Ｓｉ シリサイドを、結合界面の近傍のところに形成した（図１Ｃ）。この技術の利点は、熱処理を５００℃以上の温度で通常行わなければならない一方で、シリコンとシリコンとの結合補強温度を、シリサイド化温度（この場合には、２００℃）にまで、低減し得ることである。
『実験例１０』
本発明は、様々な材料からなる基板に関して、適用することができる。例えば、以下の手順を使用することにより、本発明に基づき、シリコンウェハとＧａＡｓウェハとを組み立てることができる。すなわち、Ｐｄ＋ イオンを、少なくとも一方のウェハ内へと、例えばシリコンウェハ内へと、３×１０１７個／ｃｍ２ という程度の照射量でもって、打ち込む。次なるステップにおいては、分子結合によって、２つのウェハを結合させる。その後、典型的には約２００℃でもって、アニールを行う。次なるステップにおいては、シリコン内におけるＰｄ２Ｓｉ の形成、および、ＧａＡｓウェハ内におけるＰｄ４ＧａＡｓ の形成を引き起こす。この場合、これら２つの金属化合物は、本発明に基づき、シールされている。
例えば上述した参照表を使用することによって、比較的低温でもって導電性化合物を（基板材料との合金化に基づき）形成し得る他の金属元素を、選択することができる。
本発明は、例えば図１Ａ〜図３に関して上述した様々な技術のうちの１つの技術に基づき、２つの打込済み基板に対して適用することができる。組立対象をなす基板は、様々な種類の打込種を有しつつ、様々な材料のものとすることができる。また、同じ基板に対して、様々な種を打ち込むことができる。
例えば基板組立技術や基板剥離技術やＳＯＩ素子といったような上述した技術は、非特許文献７に記載されている。
本発明による様々なプロセスステップを示す図である。 本発明による様々なプロセスステップを示す図である。 本発明による様々なプロセスステップを示す図である。 本発明による様々なプロセスステップを示す図である。 本発明による様々なプロセスステップを示す図である。 本発明による様々なプロセスステップを示す図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 本発明による他のプロセスの使用を例示している図である。 ＳＯＩ基板を示す図である。
符号の説明
２ ウェハ
４ 金属種
６ 表面
１２ ウェハ
２０ 絶縁層
３０ マスク
３２ 局所的な打込領域
３４ 局所的な打込領域
４０ 他方の基板
４１ 薄膜
４２ 金属化合物からなる局所的領域
４３ ＲＦ回路
４４ 金属化合物からなる局所的領域
４５ ＲＦ回路
４８ 絶縁領域
５０ 絶縁領域
５４ 局所的な打込領域
５６ 金属化合物からなる局所的領域
６４ 金属化合物からなる局所的領域

Claims (28)

  1. 半導体材料から形成された２つのウェハ（２，１２）のための組付プロセスであって、
    −少なくとも第１のウェハ内へと金属種（４）を打ち込む打込ステップと、
    −分子結合によって第１ウェハと第２ウェハとを組み立てる組立ステップと、
    −前記打込金属種と前記２つのウェハをなす半導体材料との合金からなる金属化合物であるとともに前記２つの打込の組立境界のところにおいて前記２つのウェハの間に純粋な抵抗性コンタクトをもたらすような金属化合物をアニールにより形成する形成ステップと、
    を具備していることを特徴とするプロセス。
  2. 請求項１記載のプロセスにおいて、
    前記金属化合物の前記形成ステップにおいては、前記金属化合物の形成温度以上の温度でもって熱処理を行うことを特徴とするプロセス。
  3. 請求項１または２記載のプロセスにおいて、
    前記金属種の前記打込を、前記打込ウェハの表面（６）から５ｎｍ〜２０ｎｍという深さ（Ｒｐ）で行うことを特徴とするプロセス。
  4. 請求項１〜３のいずれか１項に記載のプロセスにおいて、
    前記金属種の前記打込を、１０１４〜５×１０１８個／ｃｍ２ という照射量でもって行うことを特徴とするプロセス。
  5. 請求項１〜４のいずれか１項に記載のプロセスにおいて、
    さらに
    前記組立ステップの前に、前記第１ウェハの表面層の全部または一部をアモルファスからなるものとするためのアモルファス化ステップを具備していることを特徴とするプロセス。
  6. 請求項５記載のプロセスにおいて、
    前記アモルファス化ステップにおいては、前記金属種の前記打込の前にあるいは後にあるいは前後に、アモルファス材料層を成膜することを特徴とするプロセス。
  7. 請求項５記載のプロセスにおいて、
    前記アモルファス化ステップにおいては、表面からの打込を行うことを特徴とするプロセス。
  8. 請求項７記載のプロセスにおいて、
    前記表面からの打込を、水素の打込、あるいは、金属種の打込とすることを特徴とするプロセス。
  9. 請求項１〜８のいずれか１項に記載のプロセスにおいて、
    前記各ウェハを、シリコン、ガリウムヒ素（ＧａＡｓ）、ＳｉＣ（シリコンカーバイド）、ＩｎＰ（インジウムリン）、ゲルマニウム（Ｇｅ）、シリコン−ゲルマニウム（ＳｉＧｅ）、の中から選ばれた材料から形成されたものとすることを特徴とするプロセス。
  10. 請求項１〜９のいずれか１項に記載のプロセスにおいて、
    前記打込種を、ニッケル、および／または、パラジウム、および／または、コバルト、および／または、白金、および／または、タンタル、および／または、タングステン、および／または、チタン、および／または、銅、とすることを特徴とするプロセス。
  11. 請求項１〜１０のいずれか１項に記載のプロセスにおいて、
    少なくとも一方のウェハ（１２）を、ヘテロ構造のものとすることを特徴とするプロセス。
  12. 請求項１１記載のプロセスにおいて、
    前記ヘテロ構造のウェハを、ＳＯＩタイプのウェハとすることを特徴とするプロセス。
  13. 請求項１〜１２のいずれか１項に記載のプロセスにおいて、
    前記組立ステップの後に、あるいは、前記金属化合物の前記形成ステップの後に、少なくとも一方のウェハを薄肉化することを特徴とするプロセス。
  14. 請求項１〜１３のいずれか１項に記載のプロセスにおいて、
    少なくとも一方のウェハを、剥離可能な構造のものとすることを特徴とするプロセス。
  15. 請求項１〜１４のいずれか１項に記載のプロセスにおいて、
    少なくとも一方のウェハを、脆弱化平面を備えたものとすることを特徴とするプロセス。
  16. 請求項１５記載のプロセスにおいて、
    前記組立ステップの後に、あるいは、前記金属化合物の前記形成ステップの後に、前記脆弱化平面を備えた前記ウェハを、前記脆弱化平面に沿った剥離によって薄肉化することを特徴とするプロセス。
  17. 請求項１〜１６のいずれか１項に記載のプロセスにおいて、
    少なくとも一方のウェハを、組立を行う表面上にあるいは組立を行う表面の近傍に、少なくとも１つの回路層を備えたものとすることを特徴とするプロセス。
  18. 請求項１〜１７のいずれか１項に記載のプロセスにおいて、
    前記金属種の前記打込ステップにおいては、マスク（３０）を使用して打込を行い、これにより、局所的な打込領域（３２，３４）を形成することを特徴とするプロセス。
  19. 請求項１〜１７のいずれか１項に記載のプロセスにおいて、
    さらに、
    前記金属種の打込を行う前に前記第１ウェハ上に絶縁層（２０）を形成するステップを具備していることを特徴とするプロセス。
  20. 請求項１〜１９のいずれか１項に記載のプロセスにおいて、
    さらに、
    前記金属種の打込後に前記打込ウェハを薄肉化するというステップを具備していることを特徴とするプロセス。
  21. 請求項１〜２０のいずれか１項に記載のプロセスにおいて、
    前記第１ウェハを、表面上に少なくとも１つの絶縁領域（４８，５０）を備えたものとし、
    これにより、局所的な打込領域（５４）を形成することを特徴とするプロセス。
  22. 半導体材料からなる２つの基板が請求項１〜２１のいずれか１項に記載されたプロセスに基づき分子結合によって互いに組み立てられてなる構造であって、
    組立界面のところに、金属化合物からなる局所的領域（４２，４４，５４，５６，６４）を備え、
    前記金属化合物が、前記組立界面のところにおいて基板をなす半導体材料と、ニッケルとパラジウムとコバルトと白金とタンタルとタングステンとチタンと銅との中から選択された少なくとも１つの金属と、からなる合金であることを特徴とする構造。
  23. 請求項２２記載の構造において、
    半導体材料が、Ｓｉ、ＧａＡｓ、ＳｉＣ、ＩｎＰ、ＳｉＧｅの中から選択されたものであることを特徴とする構造。
  24. 請求項２２または２３記載の構造において、
    前記基板のうちの少なくとも一方が、ヘテロ構造であることを特徴とする構造。
  25. 請求項２２〜２４のいずれか１項に記載の構造において、
    前記基板のうちの少なくとも一方が、薄膜であることを特徴とする構造。
  26. 請求項２２〜２５のいずれか１項に記載の構造において、
    前記基板のうちの少なくとも一方が、電子素子および／または光学素子および／または機械素子を備えていることを特徴とする構造。
  27. 請求項２２〜２６のいずれか１項に記載の構造において、
    前記基板の一方が、シリコンからなる薄膜（４１）とされ、
    この薄膜（４１）が、ＲＦ回路（４３，４５）を備えていることを特徴とする構造。
  28. 請求項２７記載の構造において、
    前記基板の他方（４０）が、高抵抗シリコンから形成されていることを特徴とする構造。
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