KR101035699B1 - 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법 - Google Patents
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Abstract
본 발명은 전자공학, 광학, 광전자 공학에서 사용되는 2개 기판(1, 2) ― 이들 기판 중 적어도 하나는 그 전면(11, 21) 위에서 또는 그 근방에서 연장되는 반도체 재료(1, 13, 2, 20, 23)의 층을 포함함 ― 의 전면(11, 21)을 직접 본딩하는 방법에 관한 것이다. 본 방법은 다음 단계 : 반도체를 포함하는 기판의 적어도 하나의 전면(11, 21) 또는 양 기판이 반도체를 포함하면 2개의 기판 중 적어도 하나의 전면(11, 21)을 범위 900℃ 내지 1200℃의 온도에서, 수소 및/또는 아르곤을 함유하는 가스 대기에서 그리고 적어도 30초 동안 본딩 이전 열 처리 준비하는 단계; 및 함께 본딩되는 2개 기판(1, 2)의 상기 각각의 전면(11, 21)을 직접 함께 본딩하는 단계를 포함하는 것을 특징으로 한다.
직접 본딩, 반도체 기판
Description
본 발명은 전자 공학, 광학 또는 광전자 공학에서의 애플리케이션을 위한 하이브리드 기판 제조에 관한 것이다.
보다 구체적으로 본 발명은 2개의 기판을 "직접(direct)" 본딩, 즉, 접착층과 같은 임의의 중간층 없이 분자 본딩(molecular bonding)하는 방법에 관한 것이다. 본 방법은 위에서 언급한 하이브리드 기판을 제조하는 방법으로 구현될 수 있다.
오늘날 하이브리드 기판을 획득하는 방법이 이미 공지되어 있는데, 이 방법들은 "수신" 기판 ― 이 위로 층이 전이됨 ― 상으로 전이되는 층을 포함하는 "도너" 기판을 본딩하는 단계를 기초로 한다. 일반적으로, 이들 기판 사이에 중간층이 개재된다. 상기 하이브리드 기판을 최종적으로 획득하기 위하여 "잔여부(remainder)"라 공지된 도너 기판의 일부를 제거하는 단계로써 전이가 완료된다.
하이브리드 기판은 0.01 마이크로미터(㎛) 내지 일 단위 수 마이크로미터 (㎛)까지 범위의 두께를 갖는 전이되는 층; 통상적으로 0.01 ㎛ 내지 1 ㎛ 범위의 두께를 갖는 중간층; 및 수백 ㎛의 두께를 갖는 수신 기판을 잇달아 포함한다.
도너 기판의 후부(rear portion)는 예를 들어 도너 기판의 노출된 면을 그라라인딩(grinding)하거나 및/또는 화학적으로 에칭함으로써 제거될 수 있다. 이러한 환경하에서, 도너 기판의 후부가 완전히 닳는 것이 확인되어야 한다.
본딩 이전의 타 기술들은 도너 기판 내부에 취성 구역(zone of weakeness)을 형성하고, 그 다음 상기 취성 구역을 따라서 균열(fracturing)시킴으로써 기판의 후부를 제거하는 것으로 구성된다.
취성 구역은 수소 및/또는 희가스(rare gases)와 같은 원자종(atomic species)을 주입하는 것에 의해 생길 수 있으며, 이러한 기술은 상표 SMART CUTTM로 공지되어 있다.
취성 구역은 또한 상표 ELTRANTM로 공지된 방법을 실시함으로써 다공성 구역에 의해 생길 수 있다.
이러한 기술들에 대한 보다 상세한 설명은 출판사 Kluwer Academic Publishers J.P. Colinge의 제2편 50-51쪽의 아티클 "Silicon-on-insulator technology; materials to VLSI"을 참조하면 된다.
이러한 기판 제조 기술들은 용어 SeOI(semiconductor-on-insulator)라 공지된 유형의 기판을 형성하는 데에 특히 적합하며 여기에 사용되며, 이 중 가장 잘 알려져 있는 형태는 SOI(silicon-on-insulator) 기판이다.
이러한 기판의 제조 중에, 본딩 단계 중에 밀접한 콘택을 이루기 위하여 절연층이 도너 기판의 면 및 수신 기판의 면 상에 형성된다.
절연층은 기판 중 하나를 예를 들어, 열적 산화 또는 산화물층을 증착시켜 처리하는 것에 의해 생길 수 있다. 최종 기판에서, 절연층은 매립된다(buried).
이러한 층 전이 기술 모두에서, 본딩의 품질은 처리 결과로 생기는 기판의 최종 품질에 직접적인 영향을 미친다. 특히, 도너 기판의 후부를 제거하는 후속 단계 동안 2개의 기판이 함께 본딩되는 본딩 에너지가 특히 중요하다.
밀접한 접촉을 이룬 후 2개의 기판이 함께 본딩되는 에너지는 기판의 평면성(planesse), 이들 평면 상에서의 입자 또는 오염물의 존재, 상기 표면의 거칠기(roughness)에 의해서 직접적으로 결정된다.
종래의 기술에서 충분한, 즉, 50 나노미터(㎚)보다 큰 두께를 갖는 중간층(이하, "본딩층"이라 함)이 2개의 단결정 기판 사이에 배치되면 콘택 계면에서의 결함, 예를 들면, 블리스터(blisters)의 존재를 제한함으로써 본딩을 용이하게 하는 역할을 함을 알 수 있었다.
이에 대해서는 New York 소재 John Wiley & Sons에서 1999년 출판된 Q.Y. Tong 및 U. Gosele의 "Semiconductor wafer bonding science and technology"을 참조하라.
따라서, SeOI 유형의 기판을 이용하면, 매장된 절연층은 본딩 결함을 용이하게 하고 제한하는 역할을 한다.
불행히도, 도너 기판의 작업층(working layer)을 수신 기판상으로 직접 전이 하기 위해서는 본딩 결함을 완전히 제거하기 위해 이 매장되는 절연층을 약 50 ㎚ 미만 또는 그보다 더 작은 값으로 제한하는 것이 바람직한 상황이 존재한다.
이는, 컴포넌트들이 사용되는 동안 컴포넌트들에 의해 발생되는 열의 최대량을 떨어뜨리기 위하여 마이크로전자 컴포넌트들이 형성되는 전이층과 수신 기판 사이의 열 전도를 최적화하는 데 바람직하면 적용한다.
매립되는 절연층이 없는 본딩은 또한 전이층과 수신 기판 사이의 전기 전도를 향상시키고, 적어도 적기적으로 도전성인 콘택을 이루는 역할을 한다.
또한, 예를 들어, 하이브리드 기판의 이들 부분 둘 다에서 각각 형성되는 트랜지스터의 성능을 최적화하기 위하여 상이한 각각의 결정 방향(crystal orientation)을 나타내는 수신 기판과 전이층을 결합하는 것이 바람직할 수 있다.
예로서, CMOS(complementary metal oxide semiconductor) 유형의 컴포넌트에서, (100) 방향 실리콘으로 형성되는 수신층 상에서 또는 전이층 상에서 NMOS 트랜지스터를, 그리고 (110) 방향 실리콘으로 형성되는 전이층 상에서 또는 수신 기판 상에서 각각 PMOS 트랜지스터를 형성하도록 구성할 수 있다.
다음 아티클 : K.L.Saenger 등의 "Amorphization/templated recrystallization method for changing the orientation of single-crystal silicon : an alternative approach to hybrid orientation substrates", Appl. Phys. Lett., 87, 221911(2005), 그리고 C. Y. Sung 등의 "High performance CMOS bulk technology using direct silicon bond(DSB) 혼합된 crystal orientation substrates", Tech. Dig. - Int. Electron Devices Meet., 2005, 236은 그 결정 방 향에 따라 실리콘의 상이한 전기적 특성을 설정한다.
또한, 긴장 상태 또는 압력에서 탄성적으로 응력이 가해지는 실리콘, 또는 게르마늄, 또는 실리콘-게르마늄의 전이층에서 피복되는 단일 실리콘의 수신 기판을 포함하는 하이브리드 기판을 제조하는 것이 유용할 수 있다.
본딩 기술들은 이미 존재한다. 그러나, 이러한 본딩 기술은 본딩이 "직접" 본딩이면, 즉, 임의의 중간 본딩층이 없는 본딩인 경우 또는 포함된 기술이 제한되는 두께, 약 50을 갖는 본딩층을 사용하는 경우, 전이층에 적용되어야 하는 품질의 견지에서 볼 때 산업적으로 실시가 어렵다.
이에 대해서는, 무 결함 본딩(defect-free bonding)을 얻는 데 있어서 난점을 보이는 S.L. Holl 등의 "UV activation treatment for hydrophobic wafer bonding", Journal of the Electrochemical Society, 153(7), G613-G616(2006)을 참조하면 된다.
이러한 종래의 기술들은 친수성 본딩(hydrophilic bonding) 및 소수성 본딩(hydrophobic bonding)이다.
예로서, 실리콘-온-실리콘의 소수성 본딩은 기판을 밀접 콘택하기 이전에 기판을 친수성 세정하는 것으로 이루어진다.
이러한 세정은 통상적으로 본딩되는 기판을,
NH40H(ammonium hydroxide), H2O2(hydrogen peroxide) 및 중성화수(deionized water)의 혼합물을 포함하는 SC1(Standard Clean1)이라 공지되어 있는 용액 제1 배 쓰(bath)와, 다음으로,
HCl(hydrochloric acid), H2O2(hydrogen peroxide) 및 중성화수(deionized water)의 혼합물을 포함하는 SC2(Standard Clean2)라 공지되어 있는 용액 제2 배쓰로 연속적으로 처리하는 것으로 이루어지는 "RCA" 방법이라 공지된 방법에 의해서 수행된다.
이에 대해서는, Proc. 4th Internet. Symposium on Semiconductor Wafer Bonding : PV 97036, ECS publications, p. 46, 1997의 C. Maleville, O. Rayssac, H. Moriceau 등에 의한 논문을 참조할 수 있다.
통상 기판을 콘택시키기 이전에 HF 산(hydrofluoric acid)의 배쓰에서 표면을 세정함으로써 친수성 본딩이 이루어지며, 상기 세정은 종래의 "HF 라스트(last)" 세정으로 당업자에게 공지되어 있다. 이러한 세정 방법에는 절차를 보다 복잡하게 만드는 특정 린싱 및 건조 단계가 뒤따른다. 또한, 그 방법으로 처리되는 표면은 금속 오염물 및 입자에 매우 반응성이며, 이는 특별한 조치를 취해야 한다는 것을 의미한다. 그러므로, 이러한 방법은 산업화가 용이하지 않다.
HF 산 베이퍼(hydrofluoric acid vapor)에서의 세정 또는 UHV(ultra-high vaccum)에서의 어닐링과 같은 다른 친수성 본딩 방법이 존재한다. 이에 대해서는, Journal of Electrochemical Materials, Vol. 32, No. 8, 2003에서 M.J. Kim 및 R.W. Carpenter의 논문, "Heterogeneous silicon integration by ultra-high vacuum wafer bonding"을 참조할 수 있다.
위에서 언급한 방법의 주요한 한계점들 중 하나는 실시에 난점이 있다는 것이며 고가의 장비 사용을 필요로 하는 UHV 어닐링이 특히 그러하다.
또한, 위에서 언급한 친수성 및 소수성 본딩 방법은 일반적으로 범위 200℃ 내지 1200℃에서 수 시간(h) 동안, 예를 들면, 2시간 동안의 열 어닐링이 뒤따른다. 불행히도, 범위 200℃ 내지 1100℃에서의 어닐링 후에, 적외선 전송 기술을 이용한 결과 본딩 계면에 버블이 관찰되었다. 이러한 가스 제거(degassing)는 본딩이 친수성인지 또는 소수성인 지와 상관없이 본딩 계면에 존재하는 종의 디소브(desorbing)에 기인한 것이다.
또한, 범위 1100℃ 내지 1200℃에서의 어닐링 후에, 적외선 전송 기술 이용 결과 이러한 버블이 더 이상 관찰되지 않을 수 있다. 그러나, 시각적으로의 이러한 버블의 부재가, 그 본딩이 완벽함을 의미하지 않는다, 즉, 고 본딩 에너지를 띠는 것은 아니다. 이에 대해서는, Second International Symposium on Semiconductor Wafer Bonding : Science Technology and Applications, PV 93-29, pp.199, 1993에서 R.D Horning 및 R.R. Martin의 논문 "Wafer-to-wafer bond characterization by defect decoration etching"을 참조할 수 있다.
음향 현미경 기술(acoustic microscopy technique)을 이용하여 1100℃를 초과하여 어닐링한 후에 간혹 결함이 발견될 수도 있다.
이러한 본딩 결함을 교정하는 것 또는 1100℃ 이상인 온도에서 열 처리에 의해서 결함이 나타나는 것을 방지하는 것이 가능하다. 그러나, 의도한 후속 애플리케이션에 따라, 이러한 고온에서 열처리를 하는 것을 항상 관찰할 수 있는 것은 아 니다. 200℃를 초과하지 않는 것이 바람직한 경우도 있다.
직접 본딩 도중 결함이 발견될 수 있게 하는 방법은 공지의 문헌에 개시되어 있다. 이러한 방법은 본딩 이전에 기판 상에 디서브(desorption)를 수행하거나 트렌치를 형성하는 것으로 이루어진다. 그러나, 이러한 방법은 Journal of the Electrochemical Society, 150(3), G228-G231(2003)에서 R.H. Esser, K.D. Hobart 및 F.J. Kub의 논문 "Improved low temperature Si-Si hydrphillic wafer bonding"에서 언급한 바와 같이 완전히 만족스럽지는 않다.
본 발명은 종래의 기술의 상기 단점들을 보완하려는 것이다.
본 발명의 구체적인 목적은 임의의 추가의 본딩층 없이 2개의 기판을, 하나가 다른 하나에 대해서 본딩될 수 있게 하는 방법을 제공하는 것이다. 이 기판들 중 적어도 하나는 그 면 중 하나의 위에 또는 그 근방에 반도체 재료의 층을 포함하고, 이를 위하여 버블 출현과 같은 미세한 본딩 결함없이 만족스러운 품질로 이루어진다.
이를 위하여, 본 발명은 전자 공학, 광학, 광전자 공학용의 2개의 기판 ― 2개의 기판 중 적어도 하나는 그 전면(front faces) 상에서 또는 그 근방에서 연장되는 반도체 재료의 층을 포함하는 "반도체 포함 기판"이라 함 ― 의 "전면"의 직접 본딩 방법에 관한 것이다.
본 발명에 따르면, 본 발명은 다음:
반도체를 포함하는 기판의 적어도 전면, 또는 양 기판이 반도체를 포함하는 경우 양 기판의 전면 중 적어도 하나를 범위 900℃ 내지 1200℃의 온도에서 수소 및/또는 아르곤 함유 가스 대기에서 적어도 30초(s) 동안 "본딩 이전의 준비 처리"라 하는 열 처리를 하는 단계; 및
함께 본딩되는 2개의 기판의 상기 각각의 전면을 함께 본딩하는 단계를 포함 한다.
이러한 방법은 처리된 표면 상에 존재하는 자연 산화물(native oxide)을 제거하고, 수소 원자에 의해서 상기 기판을 패시베이션(passivate)하는 것을 가능하게 한다.
종래의 기술과 다르게, 본 방법은 기판이 절연층을 구비하지 않는 경우에, 또는 약 50㎚ 미만의 두께를 갖는 절연층을 구비하는 경우에도 우수한 결과를 가지며 사용될 수 있다.
또한, 본딩 이전의 준비 처리는 매우 낮은 레벨의 거칠기를 얻을 수 있게 한다. 스캐닝된 2㎛ × 2㎛ 샘플에서 0.7Å(angstroms)의 rms(root mean square) 거칠기를 측정할 수 있었지만, 실리콘 기판의 표면은 2Å의 크기의 rms 거칠기를 띠고, (SCl 유형 세정과 같은) 본딩 이전의 통상적인 표면 준비 처리는 표면을 보다 거칠게 하는 경향이 있다.
따라서, 본 발명은 매우 작은 거칠기를 띠는 표면을 콘택시키는 이점을 추가로 보인다.
본 발명의 다른 특징에 따르면, 다음 :
본딩 이전의 상기 준비 처리는 아르곤만 함유하는 또는 독점적으로 수소를 함유하는 가스 대기에서 수행됨;
본딩 이전의 상기 준비 처리는 RTA(rapid thermal annealing)형 챔버내에서 또는 종래의 챔버내에서 또는 에피택시 플랜트(epitaxy plant)의 챔버내에서 수행됨;
직접 본딩은 본딩 이전의 상기 준비 처리 직후에 수행됨;
본딩 이전의 상기 준비 처리되는 기판은 상기 직접 본딩 이전에 챔버내에 제어된 비활성 가스 대기 하에서 일시적으로 준비됨;
상기 직접 본딩 이후에, 본딩 강화 열 처리는 범위 200℃ 내지 1200℃에서 적어도 한 시간 동안, 바람직하게는 3시간 미만 동안 수행됨;
본딩되는 양 기판은 반도체를 포함하고, 양 기판의 전면들은 본딩 이전에 준비 처리됨; 그리고
상기 반도체 재료는 (100) 실리콘, (110) 실리콘 및 (111) 실리콘 중에서 선택됨
상기 사항을 하나씩 또는 함께 실시하는 것이 바람직하나, 이제 국한되지는 않는다.
본 발명은 또한 전자 공학, 광학 또는 광전자 공학의 분야의 애플리케이션에 사용되기에 적합한 하이브리드 기판을 제조하는 방법으로서, 다음 :
"전면"이라 하는 그 면들 중 일 면을 갖는 "수신" 기판을 선택하는 단계;
전이되는 재료의 층 ― 전이되는 상기 층은, 도너 기판의 면들 중 그 "전면"이라 하는 일 면 상에서 연장됨 ― 을 포함하는 "도너" 기판과, 그 "잔여부"라 하는 또 다른 부분을 선택하는 단계 ― 상기 수신 기판 및 도너 기판 중 적어도 하나는 그 전면 상에서 또는 그 근방에서 연장되는 반도체 재료의 층을 포함함 ―;
위에서 지정한 방법에 따라 도너 기판 및 수신 기판의 2개의 각각의 전면의 직접 본딩을 수행하는 단계; 및
수신 기판 및 전이층을 포함하는 상기 하이브리드 기판을 획득하기 위하여 상기 도너 기판으로부터 상기 잔여부를 제거하는 단계
를 포함하는 방법을 제공한다.
유리한 다른 특성에 따르면,
도너 기판 및 수신 기판 중 적어도 하나는 반도체 재료의 상기 층 상에 절연 재료의 층을 포함하고, 상기 절연 재료층은 상기 기판의 전면 상에서 연장됨;
상기 절연 재료층은 50㎚ 이하인 두께를 보임;
상기 절연 재료층은 자연 산화물층임;
직접 본딩 이전에, 취성 구역이 도너 기판내부에 형성되고, 도너 기판의 잔여부의 적어도 일부는 상기 취성 구역을 따라서 기계적, 화학적 및/또는 열적 응력을 인가함으로써 제거됨;
취성 구역은 원자종을 주입함으로써 형성되고, 수신 기판은 반도체 재료의 층을 포함하고, 수신 기판만 본딩 이전에 준비 처리됨; 및
취성 구역은 다공성 구역임
상기 사항을 하나씩 또는 함께 실시한다.
다음 상세한 설명으로부터, 비제한적인 표시에 의해 하나의 가능한 실시예를 도시하는 첨부 도면을 참조하여 본 발명의 다른 특성 및 이점을 알 수 있다.
본 발명에 따르면, 임의의 중간층 없이도 기판의 직접 본딩이 가능하게 된다.
본 발명은 수신 기판 상에 도너 기판을 직접 본딩하는 방법에 관한 것이다.
도면에서, 수신 기판에는 번호(1)이 부여되어 있다. 기판은 도너 기판(2)과 접촉하게 되는 "전면(front face : 11)" 및 이와 대향하는 "후면(rear face : 12)"을 보인다.
이와 유사하게, 도너 기판(2)은 전면(21) 및 후면(22)을 보인다.
도너 기판(2) 및 수신 기판(1)은 단일층 또는 복수층 기판일 수 있다.
도너 및 수신 기판(2, 1) 중 적어도 하나는 반도체 재료의 층을 포함한다.
즉, 이들 중 하나는 반도체 재료가 아닌 재료, 예를 들어, 사파이어 또는 산화된 기판과 같은 절연체 재료로 이루어질 수 있다.
"이들 중 적어도 하나는 반도체 재료의 층을 포함한다"라는 표현은 2개의 기판(1, 2) 중 하나 또는 이들 둘 다가 완전히 단일층 기판용으로 또는 적어도 부분적으로 복수층 기판용으로 반도체 재료로 형성된다는 것을 의미한다.
복수층 기판에 있어서, 반도체 재료의 층은 기판의 전면을 따라서(도 2a의 예 참조) 또는 이 근방에서(도 4a의 예 참조) 연장된다. 용어 "근방"이란 반도체 재료의 층이 약 10 ㎚ 미만의 두께를 갖는 절연성의, 예를 들면, 산화물인 제3층 또는 수 Å 크기의 두께를 보이는 절연성의, 예를 들면 자연 산화물 층인 매우 얇은 층에서 피복될 수 있음을 의미한다.
유사한 방식으로, 반도체 재료의 단일층 기판은 윗 문단에서 기술한 바와 같이 절연성의 층에 의해 피복될 수 있다.
반도체 재료는 마이크로 전자 공학의 분야에서 일반적으로 자주 사용되는 재료, 즉, 예를 들면 (100) 실리콘, (110) 실리콘 또는 (111) 실리콘 ― 여기서 숫자 번호는 결정성의 유형을 특정함 ― 이다.
본 발명은, 본딩되는 면들 중 적어도 하나, 즉, 전면(11 및/또는 21) 중 적어도 하나를, 수소 및/또는 질소를 함유하고 산소는 함유하지 않는 가스 대기에서 범위 900℃ 내지 1200℃의 온도에서 열 처리하는 것로 이루어진다.
양 기판이 반도체 재료를 포함하면, 이러한 처리는 바람직하게 각각 그 전면 상에서 수행된다.
따라서, 가스 대기는 독점적으로 수소, 또는 독점적으로 아르곤, 또는 수소 및 아르곤의 혼합물, 또는 산소를 제외한 다른 가스들과 연관된 다른 가스를 포함하도록 선택될 수 있다.
처리의 지속 기간은 적어도 30초이고, 바람직하게는 수 분(min)을 초과하지 않는다.
수소 및/또는 아르곤의 효과는 처리된 전면 상에 존재할 수도 있는 임의의 자연 산화물을 제거하고 수소 원자를 이용하여 상기 표면을 패시베이션하기 위한 것이다. 또한, 수소 및/또는 아르곤의 효과는 표면 거칠기를 매우 작게 만드는 역할을 한다.
본딩 이전의 준비 처리는 또한 본딩된 표면을 소수성으로 만드는 효과를 갖는다. 이는, 80°의 값을 내는 버블의 콘택 각도를 측정함으로써 설명된다. 이러한 값은 통상 70°인 "HF 라스트" 형 처리(Y. Backlund, Karin Hermasson, L. Smith의 "Bond-strength measurements related to silicon surface hydrophilicity", J. Electrochem. Soc., Vol. 1398, No. 8, 1992를 참조) 후 얻은 값보다 상당히 크다.
본 발명에 따른 방법의 이점은 표면 상에서 종이 흡수되지 않는다는 것이다. 마주보는 전면(11, 12)들간에 공유 결합(covalent bonds)을 형성하기 위한 디서브(desorbed)시, 수소 원자가 매우 작기 때문에, 계면에서 수소 원자들이 트랩되어 남지 않고 재료 내로 확산하여서 가스 제거 결함(degassing defect)이 생성되지 않는다.
또한, 본 발명에 따른 방법은 위에서 언급한 "HF 라스트" 처리와 다르게, 건식 처리를 포함하기 때문에, 예컨대, 본 발명은 건조를 필요로 하지 않으므로 구현이 보다 간단하다.
본 발명에 따른 방법은 고속 어닐링이 제어된 대기 하에서 수행될 수 있게 하는 챔버, 예를 들어, 단일 판 RTA(single-plate rapid thermal annealing)형 챔버, 또는 에피택시 플랜트의 챔버내에서 구현될 수 있다.
또한, 기판은 배치 처리되는 통상의 챔버를 이용하여 구성하는 것이 가능하다.
위에서 언급한 표면 처리 후, 처리된 전면이 주위 환경에 의해 오염되는 위험을 최소화하기 위하여 본딩이 매우 빨리 수행되어야 한다. 이러한 본딩 단계는 도 1b, 2b, 3b 및 4b에 도시되어 있다.
본딩 계면에는 도면부호(3)이 부여되어 있다.
유리하게, 비활성 가스, 통상 아르곤 또는 질소만 포함하도록 대기가 제어되는 챔버 내에 처리된 기판을 저장하는 것이 가능하다. 이러한 처리는 도너 및 수신 기판(2, 1)이 함께 본딩되기 전의 대기 시간이 길어지게 할 수 있다.
본 발명의 방법의 응용시, 준비된 표면은 위에서 언급한 "HF 라스트" 방법에 의해 준비되는 표면보다 덜 반응성이고, 그 때문에 이러한 표면의 입자 오염을 제한하는 것을 알 수 있었다. 이로써 산업화가 보다 용이해진다.
유리하게, 본딩 후에, 범위 200℃ 내지 1200℃의 온도에서 바람직하게 계면 전체를 강화하는 것이 바람직한 경우는 적어도 1100℃의 근방에서 사전 강화(pre-consolidation) 또는 강화 열 처리(consolidation heat treatment)를 진행시키는 것도 가능하다.
이러한 처리를 강화 본딩되도록 바람직하게 적어도 한 시간 그리고 바람직하게는 3시간 미만동안 지속한다. 이러한 사전 강화 또는 강화 단계들은 버블 형성 없이 발생하며, 이로써, 웨이퍼의 모든 위치에서 본딩 에너지를 우수하게 한다.
직접 본딩 방법은 하이브리드 기판을 제조하는 방법으로 구현될 수 있다.
하이브리드 기판 제조 방법은 다음 단계:
위에서 지정한 유형의 도너 기판(2) 및 수신 기판(1)을 선택하는 단계;
위에서 기술한 직접 본딩 방법에 따라 표면 온도 및 본딩 단계를 수행하는 단계; 및
수신 기판에 본딩되는 도너 기판으로부터 획득한 전이층을 구비하는 수신 기판(1) 포함 하이브리드 기판을 얻도록 도너 기판의 일부를 제거하는 단계를 포함한 다.
도 1a 내지 1c를 참조하면, 도너 및 수신 기판(2, 1) ― 이들 둘 다 단일층 기판임 ― 으로부터 하이브리드 기판(4)을 준비하는 예가 도시되어 있다.
본 발명에 따른 기판 처리 및 본딩 이후에, "잔여부"라 하는 도너 기판의 일부가 전이층(20)을 획득하도록 침식(abrading) 및 연마 유형의 기계적 박화(thinning)로써 제거된다.
도 2a 내지 2c는 도너 기판(2)이 취성 구역(25)을 포함하는 다른 실시예를 도시한다.
이러한 예에서, 취성 구역(25)은 원자종(atomic species), 예를 들어, 상표 SMART CUTTM로 공지된 방법을 이용하여 수소 이온을 주입함으로써 생긴다. 취성 구역(25)은 도너 기판(2)의 잔여부(24)로부터 전이되는 층(23)을 정의한다.
이러한 환경 하에서, 도너 기판은 이 다음에, 본딩 이전에 위에서 기술한 준비 처리가 될 수 없다. 본 발명의 열 처리는 전면(21)에서 버블(bubbles)이 형성되게 하는 위험이 있다. 수신 기판(1)만 이러한 처리가 된다.
기판(1)은 반도체 재료, 예를 들어, 실리콘의 층(13)을 포함하고, 그 위에 자연 산화물인 얇은 층을 포함할 수 있다.
도너 기판(2)은 선택적으로 위에서 언급한 "HF 라스트" 방법, 또는 친수성 또는 소수성 표면을 얻을 수 있게 하는 기타 방법을 이용하여 처리될 수 있다. 도너 기판은 그 전면 상에 비 반도체층을 포함할 수 있다. 즉, 기판(1)이 반도체 재료의 층(13)을 포함하는 경우에, 도너 기판(2)은 그 전면 상에 비 반도체층을 포함할 수 있는 것이다.
도면에 도시되지 않은 다른 실시예에서, 이러한 취성 구역(25)은 예를 들면 상표 ELTRAN으로 공지된 방법을 이용하여 얻어지는 다공성층(porous layer)일 수도 있다.
2개 기판(1, 2)의 표면 처리 및 직접 본딩 후에, 도너 기판(2)의 잔여부(24)는 SMART CUTTM 방법을 구현하는데 일반적으로 이용되는 방법에 따라 기계적, 화학적 및/또는 열적 형태의 응력을 인가함으로써 제거된다.
하이브리드 기판(5)은 도 2에 도시하는 바와 같이, 반도체 재료의 층(13, 23) 및 수신 기판(1)의 층(14)을 포함하여 생성된다.
도 3a 내지 3c는 도너 기판(2)이 SOI(semiconductor-on-insulation)형 기판인 경우, 본 발명에 따른 하이브리드 기판의 또 다른 실시예를 도시한다. 수신 기판(1)은 도 1a에 도시한 것과 동일하다.
도너 기판(2)은 절연층(271)과 함께 반도체 재료(26, 272)의 2개 층을 포함한다.
도 3b에 도시하는 본딩 단계 이후에, 잔여부(27)는 2 단계로 제거된다.
도 3c에 도시하는 제1 단계는 침식하고 그 다음 연마함으로써 층(272)을 기계적으로 제거하는 것으로 구성된다.
제2 단계는 예를 들어, 화학적 에칭에 의해서 절연층(271)을 제거하는 것으로 이루어진다.
최종적으로 얻는 기판은 수신 기판(1)과 수신 기판(1)에 본딩되는 전이 층(26)을 구비하며, 전체적으로 참조 번호(6)로 도시되어 있다.
위에서 기술한 도너 기판(2)의 잔여부를 제거하는 다양한 방법들은 도너 기판(2)의 특성에 따라 함께 사용될 수도 있다.
마지막으로, 본 발명의 제4의 다른 실시를 도 4a 내지 4c를 참조하여 아래에서 설명한다.
수신 기판(1)은 단일층이고, 반도체가 아니다.
도너 기판(2)은 도 2a와 유사하며, 이 도너 기판(2)은 도 2a에서 절연층(28)에 피복되지 않는다.
본 발명에 따르면, 본딩 이전의 준비 처리 후에, 위에서 기술하고 도 4b에 도시하는 본딩 단계(및 강화 단계) 후, 잔여부(24)가 제거된 후에, 하이브리드 기판(7)을 얻는다.
하이브리드 기판(7)은 수신 기판(1) 및 전이된 절연체 및 반도체층(28, 23)을 포함한다.
이하, 실리콘-실리콘 하이브리드 기판을 제조하는 5가지 예를 기술한다.
원리를 보이는 예1
도너 기판(2) 및 수신 기판(1)은 (100) 결정 방향 및 300 (㎜)의 직경을 갖는 실리콘 기판이었다.
양 기판(1, 2)은 100% 수소 함유 대기에서 3분 동안 1060 ℃의 온도에서 열 처리되었다.
처리는 에피택시 플랜트에서 수행되었다. 사전에 기판을 오존 + SCl 용액의 배쓰(baths)를 이용하여 세정하였고, 그 다음 중성화수(deionized water)에서 헹구 었다.
추가 입자의 개수는 공급자 KLA-Tencor가 상표 Srfscan SP1으로 판매하는 레이저 표면 스캐너 디바이스를 이용하여 측정하였다. 측정은 표면 처리 이전에 수행되었고, 그 다음 본딩 후에 수행되었다. 본 발명에 따른 처리에 의해서, 0.13 ㎛ 이상의 크기를 갖는 입자들이 50개 미만으로 더해지는 것을 알 수 있었다.
도너 기판 및 수신기판의 각각의 전면은 그 후 직접 본딩된다.
이와 같이 처리된 스택은 1100 ℃ 근방의 온도에서 2 시간 동안 강화 열처리되었다.
본딩의 품질은 음향 현미경(acoustic microscopy)에 의해 측정되었으며 본딩 결함은 검출되지 않았다.
비교 예1
실리콘 웨이퍼(기판)을 예1에서 수행된 것과 유사한 세정에 의해 준비했고, 그 다음 "HF 라스트(HF last)" 처리시켰다.
본딩 이전에, 0.13 ㎛ 이상의 크기를 갖는 입자들의 개수가 더해졌고, 800개보다 많은 것으로 보였다.
1100℃에서 2시간 동안 본딩과 강화 어닐링 후에, 음향 현미경을 이용하여 본딩 결함을 발견할 수 있었다.
따라서, 본 발명에 따른 방법은 보다 효과적이다(예1 참조).
예2 : 각종 유형의 사전 강화 또는 강화 열적
어닐링
후 소수성
본딩의
분석
절차는 예1에서와 동일하지만, 본딩 단계에 다음과 같은 여러가지 상이한 열 적 어닐링 단계가 뒤따른다.
a) 어닐링 온도 : 200 ℃ 기간 2시간;
b) 어닐링 온도/기간 : 350℃ 2시간, 그 다음 5℃/min의 속도로 500℃까지 상승시키고, 그 다음 500℃에서 1시간 동안 정체;
c) 어닐링 온도/기간 : 700℃로 상승시켜 정체시키는 것만 제외하고 b)에서와 동일한 어닐링;
d) 어닐링 온도/기간 : 900℃로 상승시켜 정체시키는 것만 제외하고 b)에서와 동일한 어닐링.
본딩 이후에, 열 처리 전 및 열 처리 후 각각에서, 기판을 음향 현미경을 이용하여 관찰했다.
어디에서도 버블을 보이지 않았다.
또한, 기판을 RTA 유형 챔버내 20% 수소 및 80% 산소 함유 대기에서 1100℃에서 60초 동안 어닐링하여 준비였고, 그 후 기판들을 본딩하고 동일하게 강화 어닐링시킨다.
동일하게 우수한 결과를 보였고, 즉, 버블과 같은 본딩 결함을 보이지 않았다.
예3
이 예는 도너 기판(2)이 전이층을 구성하는 그 실리콘 표면층을 갖는 SOI 유형 기판인 위의 예의 변형에 대응된다. 실리콘층 및 실리콘 산화물 층은 각각 연마 및 TMAH(tetramethylammonium hydroxide)에 의해서, 그리고 HF(hydrofluoric acid)를 이용한 화학적 에칭에 의해서 제거된다. 수신 기판(1)은 실리콘의 전이층에서 피복되어 생겼다.
테스트를 반복하며 예2에서 언급한 여러가지 사전 강화 또는 강화 처리가 뒤따른다.
획득한 하이브리드 기판에서 어떤 버블도 보이지 않았다.
예4
이 예는 그 안에 취성 구역을 형성하기 위하여 도너 기판이 원자 종 주입된 예1의 변형이다.
이러한 방식에서, 도너 기판은 주입 단계 이전에 산화될 수 있다. 산화물층은 수 나노미터의 두께를 갖는 자연 산화물로 구성되거나 또는 임의로 형성되어 50 ㎚ 근처의 두께가 될 수 있다.
매립되는 결함에 의해 구성된 취성 구역에서 수소 농도 피크를 찾도록, 주입은, 5 × 1016 H2/cm2의 밀도로 60 KeV(kiloelectron volts)의 에너지로 수소 이온을 주입하는 것으로 이루어진다.
위에서 설명한 바와 같이, 본 발명에 따르면 도너 기판은 처리될 필요가 없다. 도너 기판은 종래의 친수성 또는 소수성 표면 처리, 예를 들어 위에서 기술한 RCA 유형의 표면 처리로 처리된다.
실리콘 수신 기판은 본 발명에 따라 처리되었다.
도너 및 수신 기판은 그 후 각각의 자신의 전면을 통해 콘택을 이루었고, 그 다음 200℃에서 사전 강화 처리되었다.
도너 기판의 잔여부는 열적 응력을 인가, 즉, 약 400℃ 내지 약 600℃의 온도에서 2시간 내지 8시간 동안 처리하여 또는 기계적 응력을 인가함으로써 분리되었다.
기판의 자유 표면이 분리 동안 취성 구역을 따라서 약간 손상되기 때문에 유리하게 마감 단계 처리되었다. 마감 단계는 열처리에 의해, 희생 산화에 의해 및/또는 연마에 의해서 수행될 수 있다.
본딩 계면에서 버블이 발견되지 않았다.
본딩의 기계적 강도를 향상시키기 위하여, 콘택을 이루기 위하여 일 또는 양면 상에서 플라즈마 활성화의 단계가 추가로 제공될 수 있다.
도 1a 내지 1c는 본 발명에 따른 직접 본딩을 실시하는 하이브리드 기판 제조 방법의 다양한 단계들을 도시한다.
도 2a 내지 2c, 3a 내지 3d 및 4a 내지 4d는 위의 방법의 각각의 3개의 변형 실시예를 도시한다.
*도면의 주요 부분에 대한 부호의 설명*
1, 2 : 기판 11, 21 : 전면
13, 20, 23, 26 : 반도체 재료 24, 27 : 잔여부
25 : 취성 구역
Claims (22)
- 전자공학, 광학 또는 광전자 공학 분야의 애플리케이션에서 사용되는 2개의 기판 ― 상기 2개의 기판 중 하나는 그 전면(front faces)상에서 반도체 재료 층을 포함하는 "반도체 포함 기판"임 ― 의 "전면"을 직접 본딩하는 방법으로, 반도체 포함 기판의 전면을 범위 900℃ 내지 1200℃의 온도에서, 소수성 표면을 제공하기 위하여, 수소, 아르곤 또는 수소와 아르곤의 혼합물 함유 가스 대기에서 적어도 30초 동안 "본딩 이전의 준비 처리(preparation treatment prior to bonding)"라 하는 열 처리를 하는 단계; 및함께 본딩되는 2개의 기판의 상기 각각의 전면을 직접 함께 본딩하는 단계를 포함하는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항에 있어서,본딩 이전의 상기 준비 처리는 아르곤 함유 가스 대기에서 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항에 있어서,본딩 이전의 상기 준비 처리는 수소 함유 가스 대기에서 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,본딩 이전의 상기 준비 처리는 RTA(rapid thermal annealing)형 챔버에서 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,본딩 이전의 상기 준비 처리는 열 처리 챔버에서 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,본딩 이전의 상기 준비 처리는 애피택시 플랜트(epitaxy plant)의 챔버에서 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 직접 본딩은 본딩 이전의 상기 준비 처리 직후에 수행되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 4 항에 있어서,본딩 이전에 상기 준비 처리되는 상기 기판은 상기 직접 본딩 이전에 챔버 내에서 조절된 비활성 가스 대기 하에 준비(store)되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 직접 본딩 후에, 범위 200℃ 내지 1200℃의 온도에서 적어도 한 시간 동안 본딩 강화 열 처리(bonding consolidation heat treatment)를 수행하는 것을 특징으로 하는, 직접 본딩 방법.
- 제 9 항에 있어서,상기 직접 본딩 후에, 범위 200℃ 내지 1200℃의 온도에서 3시간 미만 동안 상기 본딩 강화 열 처리를 수행하는 것을 특징으로 하는, 직접 본딩 방법.
- 제 1 항에 있어서,상기 반도체 포함 기판의 전면은 본딩 이전에 준비 처리되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 11 항에 있어서,상기 반도체 재료는 (100) 실리콘, (110) 실리콘 및 (111) 실리콘 중에서 선택되는 것을 특징으로 하는, 직접 본딩 방법.
- 전자공학, 광학 또는 광전자 공학 분야의 애플리케이션에서 사용되기 위한 하이브리드 기판을 제조하는 방법으로서,자신의 면들 중 "전면(front face)"이라 하는 일 면을 구비하는 "수신" 기판을 선택하는 단계;전이되는 재료의 층― 상기 전이되는 재료의 층은 도너 기판의 면들 중, 자신의 "전면"이라 하는 일 면 상에서 연장됨 ―, 및 그 "잔여부"라 하는 또 다른 부분을 포함하는 "도너(donor)" 기판을 선택하는 단계 ― 상기 수신 및 도너 기판 중 하나는 자신의 전면 상에서 연장되는 반도체 재료의 층을 포함함 ― ;제 1 항에 따른 직접 본딩 방법에 따라 상기 도너 기판 및 상기 수신 기판의 2개의 각각의 전면의 직접 본딩을 수행하는 단계; 및상기 수신 기판 및 상기 전이되는 재료의 층을 포함하는 상기 하이브리드 기판을 얻기 위하여 상기 도너 기판으로부터 상기 잔여부를 제거하는 단계를 포함하는 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 13 항에 있어서,상기 도너 및 수신 기판 중 하나는 상기 반도체 재료의 층 상에 절연 재료의 층을 포함하고,상기 절연 재료의 층은 상기 기판의 상기 전면 상에서 연장되며,상기 절연 재료의 층은 상기 전이되는 재료의 층의 하나인 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 14 항에 있어서,상기 절연 재료의 층은 50 ㎚ 이하의 두께를 나타내는 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 절연 재료의 층은 자연 산화물(native oxide)의 층인 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 13 항에 있어서,상기 도너 기판의 상기 잔여부는 기계적 또는 화학적 박화(thinning)에 의해 제거되는 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 13 항에 있어서,상기 직접 본딩 이전에, 상기 도너 기판 내부에 취성 구역(zone of weakness)이 형성되고,상기 도너 기판의 상기 잔여부의 적어도 일부는 기계적, 화학적 또는 열적 응력을 인가함으로써 상기 취성 구역을 따라서 제거되는 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 18 항에 있어서,상기 취성 구역은 원자종(atomic species)을 주입함으로써 형성되고,상기 수신 기판은 반도체 재료의 층을 포함하고,상기 수신 기판만 소수성 표면을 제공하기 위하여 본딩 이전에 준비 처리되는 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 18 항에 있어서,상기 취성 구역은 다공성 구역(porous zone)인 것을 특징으로 하는, 하이브리드 기판 제조 방법.
- 제 5 항에 있어서,본딩 이전에 상기 준비 처리되는 상기 기판은 상기 직접 본딩 이전에 챔버 내에서 조절된 비활성 가스 대기 하에 준비(store)되는 것을 특징으로 하는, 직접 본딩 방법.
- 제 6 항에 있어서,본딩 이전에 상기 준비 처리되는 상기 기판은 상기 직접 본딩 이전에 챔버 내에서 조절된 비활성 가스 대기 하에 준비(store)되는 것을 특징으로 하는, 직접 본딩 방법.
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