KR20160102064A - 반도체 장치와 그 제조 방법 - Google Patents

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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract

IGBT 영역은, 컬렉터층과, 제 1 드리프트층과, 제 1 보디층과, 에미터층과, 반도체 기판의 표면측으로부터 제 1 보디층을 관통하여 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있다. 다이오드 영역은, 캐소드층과, 제 2 드리프트층과, 제 2 보디층을 구비하고 있다. 트렌치 게이트의 하단의 깊이와, 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 제 1 드리프트층 및 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있다. 반도체 기판의 표면측의 트렌치 게이트 상방에, 실리콘 질화막층이 추가로 형성되어 있다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 출원은, 2013년 12월 27일에 출원된 일본 특허출원 제2013-271726호 및 2014년 8월 7일에 출원된 일본 특허출원 제2014-161668호에 의거하는 우선권을 주장한다. 그 출원들의 모든 내용은 이 명세서 내에 참조에 의해 원용된다. 본 명세서에 기재된 기술은, 반도체 장치와 그 제조 방법에 관한 것이다.
일본 특허공개공보 제2011-238872호에, 동일한 반도체 기판에 IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 장치가 기재되어 있다. 이 반도체 장치에서는, IGBT 영역과 다이오드 영역에 걸쳐, 라이프 타임 제어 영역이 형성되어 있다. 라이프 타임 제어 영역은, IGBT 영역에 형성된 트렌치 게이트의 하단 (下端) 보다 깊은 위치의 드리프트층 내에 결정 결함 밀도의 피크를 갖는다. 라이프 타임 제어 영역에 의해 다이오드 영역의 역회복 특성이 개선된다.
다이오드 영역의 역회복 특성을 개선하기 위해서는, 라이프 타임 제어 영역은, 드리프트층 내에 있어서의 보디층과 드리프트층의 경계에 되도록 가까운 위치에 형성하는 것이 바람직하다. 이러한 위치에 라이프 타임 제어 영역을 형성하면, 트렌치 게이트가 형성되는 위치와, 라이프 타임 제어 영역이 형성되는 위치가 중복된다. 그 결과, 트렌치 게이트의 게이트 절연막과 이에 접하는 반도체 기판의 사이에 계면 준위가 형성된다. 계면 준위에 의해 캐리어가 포착되기 때문에, 복수의 트렌치 게이트의 임계값 전압이 상이하고, 각 트렌치 게이트의 임계값 전압의 편차가 커진다.
본 명세서가 개시하는 제 1 반도체 장치는, IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과, 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과, 반도체 기판의 이면에 형성된 이면 전극을 구비하고 있다. 이 반도체 장치에서는, IGBT 영역은, 제 1 도전형의 컬렉터층과, 컬렉터층에 대하여 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과, 제 1 드리프트층에 대하여 반도체 기판의 표면측에 형성되고, 그 일부가 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과, 제 1 보디층의 표면에 형성되고, 반도체 기판의 표면에 노출되는 제 2 도전형의 에미터층과, 반도체 기판의 표면측으로부터 제 1 보디층을 관통하여 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있다. 다이오드 영역은, 제 2 도전형의 캐소드층과, 캐소드층에 대하여 반도체 기판의 표면측에 형성되어 있고, 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과, 제 2 드리프트 영역에 대하여 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있다. 층간 절연막은, 트렌치 게이트와 표면 전극을 절연하고 있다. 트렌치 게이트의 하단의 깊이와, 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 제 1 드리프트층 및 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있다. 반도체 기판의 표면측의 트렌치 게이트 상방에, 실리콘 질화막층이 추가로 형성되어 있다.
또, 상기 제 1 드리프트층의 표면은, 제 1 드리프트층과 제 1 보디층의 경계면을 의미한다. 또한, 상기 제 2 드리프트층의 표면은, 제 2 드리프트층과 제 2 보디층의 경계면을 의미한다. 또, 상기 「결정 결함 밀도의 피크」는, 제 1 드리프트층 또는 제 2 드리프트층 내의 깊이 방향에 있어서의 결정 결함 밀도 분포의 극대값을 의미한다. 또한, 상기 「결정 결함 밀도의 피크」는, 상기 결정 결함 밀도 분포에 있어서의 최대값인 것이 바람직하다.
상기 제 1 반도체 장치에 따르면, 반도체 기판의 표면측의 트렌치 게이트 상방에 형성되어 있는 실리콘 질화막층으로부터 수소 원자가 공급되고, 계면 준위가 수소에 의해 종단 (終端) 되어 저감되기 때문에, 트렌치 게이트의 임계값 전압의 편차가 억제된다. 트렌치 게이트의 임계값 전압의 편차를 억제하는 것과, 다이오드 영역의 역회복 특성을 개선하는 것을 양립시킬 수 있다.
상기 반도체 장치에서는, 실리콘 질화막층은, 에미터층의 상방에 형성되어 있어도 된다. 또한, 실리콘 질화막층은, 제 1 보디층의 상방에 있어서 개구되는 개구부를 구비하고 있어도 된다.
본 명세서가 개시하는 제 2 반도체 장치는, IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과, 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과, 반도체 기판의 이면에 형성된 이면 전극을 구비하고 있다. 이 반도체 장치에서는, IGBT 영역은, 제 1 도전형의 컬렉터층과, 컬렉터층에 대하여 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과, 제 1 드리프트층에 대하여 반도체 기판의 표면측에 형성되고, 그 일부가 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과, 제 1 보디층의 표면에 형성되고, 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과, 반도체 기판의 표면측으로부터 제 1 보디층을 관통하여 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있다. 다이오드 영역은, 제 2 도전형의 캐소드층과, 캐소드층에 대하여 반도체 기판의 표면측에 형성되어 있고, 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과, 제 2 드리프트 영역에 대하여 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있다. 층간 절연막은, 트렌치 게이트와 표면 전극을 절연하고 있다. 트렌치 게이트의 하단의 깊이와, 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 제 1 드리프트층 및 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있다. 표면 전극은, Al 계 전극층과 배리어 메탈층을 포함하고 있고, 배리어 메탈층은, 제 1 보디층의 반도체 기판의 표면으로 노출되는 부분과 Al 계 전극층의 사이에 형성되고, 또한 트렌치 게이트와 Al 계 전극층 사이에 형성되어 있지 않다.
상기 제 2 반도체 장치에 따르면, Al 계 전극층으로부터 수소 원자가 공급되고, 계면 준위가 종단되어 저감되기 때문에, 트렌치 게이트의 임계값 전압의 편차가 억제된다. 또, 수소 원자를 흡착하기 쉬운 배리어 메탈층이, 수소 원자의 공급처인 트렌치 게이트로부터 비교적 떨어진 위치에 있는 제 1 보디층의 반도체 기판의 표면으로 노출되는 부분과 Al 계 전극층의 사이에 형성되고, 또한 수소 원자의 공급처인 트렌치 게이트와 Al 계 전극층의 사이에 형성되어 있지 않다. 그래서, Al 계 전극층으로부터 트렌치 게이트로의 수소 원자의 공급이 배리어 메탈층에 의해 방해받지 않는다. 배리어 메탈층을 형성함으로써 얻어지는 효과를 확보하면서, 트렌치 게이트에 수소 원자를 공급할 수 있고, 트렌치 게이트의 임계값 전압의 편차를 억제하는 것과, 다이오드 영역의 역회복 특성을 개선하는 것을 양립시킬 수 있다.
또, 본 명세서는, IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과, 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과, 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치의 제조 방법을 개시한다. 이 반도체 장치에서는, IGBT 영역은, 제 1 도전형의 컬렉터층과, 컬렉터층에 대하여 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과, 제 1 드리프트층에 대하여 반도체 기판의 표면측에 형성되고, 그 일부가 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과, 제 1 보디층의 표면에 형성되고, 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과, 반도체 기판의 표면측으로부터 제 1 보디층을 관통하여 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있다. 다이오드 영역은, 제 2 도전형의 캐소드층과, 캐소드층에 대하여 반도체 기판의 표면측에 형성되어 있고, 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과, 제 2 드리프트 영역에 대하여 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있다. 층간 절연막은, 트렌치 게이트와 표면 전극을 절연하고 있다. 트렌치 게이트의 하단의 깊이와, 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 제 1 드리프트층 및 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있다. 이 반도체 장치의 제조 방법은, 반도체 기판에 트렌치 게이트를 형성하고, 트렌치 게이트의 표면측에 실리콘 질화막층을 형성하고, 실리콘 질화막층이 존재하는 상태에서, 트렌치 게이트의 하단의 깊이로부터 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 영역에 하전 입자를 조사하고, 하전 입자를 조사한 후에, 실리콘 질화막층이 존재하는 상태에서 반도체 기판을 어닐링한다.
상기 반도체 장치의 제조 방법에서는, 트렌치 게이트의 표면측에 실리콘 질화막층이 존재하는 상태에서, 라이프 타임 제어 영역을 형성한다. 실리콘 질화막층으로부터 공급된 수소 원자에 의한 계면 준위의 종단화는, 어닐링시에 특히 효과적으로 진행되기 때문에, 계면 준위를 효과적으로 저감시킬 수 있다.
또한, 본 명세서는, IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과, 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과, 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치의 제조 방법을 개시한다. 이 반도체 장치에서는, IGBT 영역은, 제 1 도전형의 컬렉터층과, 컬렉터층에 대하여 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과, 제 1 드리프트층에 대하여 반도체 기판의 표면측에 형성되고, 그 일부가 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과, 제 1 보디층의 표면에 형성되고, 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과, 반도체 기판의 표면측으로부터 제 1 보디층을 관통하여 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있다. 다이오드 영역은, 제 2 도전형의 캐소드층과, 캐소드층에 대하여 반도체 기판의 표면측에 형성되어 있고, 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과, 제 2 드리프트 영역에 대하여 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있다. 층간 절연막은, 트렌치 게이트와 표면 전극을 절연하고 있다. 트렌치 게이트의 하단의 깊이와, 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 제 1 드리프트층 및 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있다. 표면 전극은, Al 계 전극층과 배리어 메탈층을 포함하고 있다. 이 반도체 장치의 제조 방법은, 반도체 기판에 트렌치 게이트를 형성하고, 반도체 기판의 표면측에, 적어도 제 1 보디층의 반도체 기판의 표면으로 노출되는 부분에 형성되고, 또한 트렌치 게이트의 표면측에 있어서 개구되는 배리어 메탈층을 형성하고,
배리어 메탈층의 표면측에 추가로 Al 계 전극층을 형성하고, 배리어 메탈층 및 Al 계 전극층이 존재하는 상태에서, 트렌치 게이트의 하단의 깊이로부터 제 1 드리프트층 및 제 2 드리프트층의 표면 사이에 위치하는 영역에 하전 입자를 조사하고, 하전 입자를 조사한 후에, 배리어 메탈층 및 Al 계 전극층이 존재하는 상태에서 반도체 기판을 어닐링한다.
상기 반도체 장치의 제조 방법에서는, 트렌치 게이트의 표면측에, 배리어 메탈층 및 Al 계 전극층이 존재하는 상태에서, 라이프 타임 제어 영역을 형성한다. Al 계 전극층으로부터 공급된 수소 원자에 의한 계면 준위의 종단화는, 어닐링시에 특히 효과적으로 진행되기 때문에, 계면 준위를 효과적으로 저감시킬 수 있다. 또한, 수소 원자를 흡착하기 쉬운 배리어 메탈층은, 수소 원자의 공급처인 트렌치 게이트의 표면측에 있어서 개구되어 있기 때문에, Al 계 전극층으로부터 트렌치 게이트로의 수소 원자의 공급이 배리어 메탈층에 의해 방해받지 않는다.
도 1 은 실시예 1 에 관련된 반도체 장치의 종단면도이다.
도 2 는 실시예 1 에 관련된 반도체 장치의 반도체 기판의 평면도이다.
도 3 은 실시예 1 에 관련된 반도체 장치의 평면도이다.
도 4 는 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 5 는 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 6 은 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 7 은 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 8 은 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 9 는 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 10 은 실시예 1 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 11 은 변형예에 관련된 반도체 장치의 종단면도이다.
도 12 는 실시예 2 에 관련된 반도체 장치의 종단면도이다.
도 13 은 실시예 2 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 14 는 실시예 2 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 15 는 실시예 2 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 16 은 실시예 2 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 17 은 실시예 2 에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 18 은 변형예에 관련된 반도체 장치의 종단면도이다.
도 19 는 변형예에 관련된 반도체 장치의 제조 방법을 설명하는 도면이다.
도 20 은 변형예에 관련된 반도체 장치의 종단면도이다.
도 21 은 변형예에 관련된 반도체 장치의 종단면도이다.
도 22 은 변형예에 관련된 반도체 장치의 반도체 기판의 평면도이다.
도 23 은 변형예에 관련된 반도체 장치의 평면도이다.
실시예 1
본 실시예에 관련된 반도체 장치 (10) 는, 도 1 ― 도 3 에 나타내는 바와 같이, IGBT 영역 (11) 과 다이오드 영역 (12) 이 형성되어 있는 반도체 기판 (100) 과, 반도체 기판 (100) 의 표면에 형성된 층간 절연막 (135), 표면 전극 (121) 및 실리콘 질화막층 (143) 과, 반도체 기판 (100) 의 이면에 형성된 이면 전극 (120) 을 구비하고 있다. 표면 전극 (121) 은, 반도체 기판 (100) 측에서부터 차례로 Al-Si 계 전극층, Ni 계 전극층, 솔더 접합층 등이 적층된 복합 전극층이다. 이면 전극 (120) 은, Al 계 전극층, Ti 계 전극층, Ni 계 전극층, 솔더 접합층 등이 적층된 복합 전극층이다.
IGBT 영역 (11) 은, p 형의 컬렉터층 (101) 과, 컬렉터층 (101) 의 표면에 접하는 n 형의 버퍼층 (103) 과, 버퍼층 (103) 의 표면에 접하는 n 형의 드리프트층 (104) 과, 드리프트층 (104) 에 대하여 반도체 기판 (100) 의 표면측에 형성된 p 형의 보디층 (105) 과, 보디층 (105) 의 표면에 형성되고, 반도체 기판 (100) 의 표면으로 노출되는 보디 컨택트층 (109) 과, 보디층 (105) 의 표면에 형성되고, 반도체 기판 (100) 의 표면으로 노출되는 n 형의 에미터층 (107) 과, 반도체 기판 (100) 의 표면측으로부터 보디층 (105) 을 관통하여 드리프트층 (104) 에 도달하는 트렌치 게이트 (130) 를 구비하고 있다. 도 2 에 나타내는 바와 같이, 반도체 기판 (100) 을 평면에서 보았을 때에, 에미터층 (107) 은, 트렌치 게이트 (130) 의 길이 방향을 따라 연신되는 사다리 형상을 갖고, 보디 컨택트층 (109) 은, 에미터층 (107) 의 사다리 형상 사이에 끼워넣어지도록 인접하고 있다. 에미터층 (107) 은, 트렌치 게이트 (130) 를 따라 연신되는 부분 (107a) 과, 트렌치 게이트 (130) 의 폭 방향 (길이 방향에 직교하는 방향) 으로 연신되는 부분 (107b) 을 갖고 있다. 부분 (107b) 은, 그 폭 방향에 인접하는 2 개의 트렌치 게이트 (130) 사이에서, 각각의 트렌치 게이트 (130) 를 따라 연신되는 2 개의 부분 (107a) 사이를 접속시키고 있고, 부분 (107a) 과 부분 (107b) 에 의해 둘러싸이는 영역에 보디 컨택트층 (109) 이 배치되어 있다. 또, 도 2 에서는, 반도체 기판 (100) 의 표면을 도시하고 있고, 그 표면에 형성된 층간 절연막 (135), 표면 전극 (121) 및 실리콘 질화막층 (143) 은 도시를 생략하고 있다. 트렌치 게이트 (130) 는, 반도체 기판 (100) 에 형성된 트렌치 (131) 와, 트렌치 (131) 의 내벽에 형성된 게이트 절연막 (132) 과, 게이트 절연막 (132) 에 덮인 상태에서 트렌치 (131) 내에 충전되어 있는 게이트 전극 (133) 을 포함하고 있다. 층간 절연막 (135) 은, 트렌치 게이트 (130) 의 표면과, 에미터층 (107) 의 트렌치 게이트 (130) 에 가까운 측의 일부분을 덮고 있고, 게이트 전극 (133) 과 표면 전극 (121) 을 절연하고 있다. 표면 전극 (121) 은, 에미터층 (107) 및 보디 컨택트층 (109) 의 반도체 기판 (100) 의 표면으로 노출되는 부분에 접하고 있다. 도 1 및 도 3 에 나타내는 바와 같이, 실리콘 질화막층 (143) 은, IGBT 영역 (11) 내의 표면 전극 (121) 의 표면 일부에 형성되어 있다. 실리콘 질화막 (143) 은, 트렌치 게이트 (130) 의 상방 및 에미터층 (107) 의 상방 (여기서, 상방이란, 반도체 기판 (100) 의 두께 방향을 따라 표면측이 되는 위치를 의미하고, 도 1 에 있어서는 연직 상방이다) 에 형성되어 있고, 보디 컨택트층 (109) 의 상방에는 형성되어 있지 않다. 실리콘 질화막층 (143) 은, 보디 컨택트층 (109) 의 상방에 있어서 개구되는 개구부 (145) 를 갖고 있다. 개구부 (145) 에 있어서는, 표면 전극 (121) 이 노출되어 있다.
다이오드 영역 (12) 은, n 형의 캐소드층 (102) 과, 캐소드층 (102) 의 표면에 접하는 n 형의 버퍼층 (103) 과, 버퍼층 (103) 의 표면에 접하는 n 형의 드리프트층 (104) 과, 드리프트층 (104) 에 대하여 반도체 기판 (100) 의 표면측에 형성된 p 형의 보디층 (105) 과, 보디층 (105) 의 표면에 형성되고, 반도체 기판 (100) 의 표면으로 노출되는 애노드층 (106) 을 구비하고 있다. 도 2 에 나타내는 바와 같이, 애노드층 (106) 은, 그 길이 방향에 인접하는 트렌치 게이트 사이를 차지하도록 반도체 기판 (100) 의 표면에 형성되어 있다. 다이오드 영역 (12) 에 있어서도, IGBT 영역 (11) 과 마찬가지로, 반도체 기판 (100) 의 표면측으로부터 보디층 (105) 을 관통하여 드리프트층 (104) 에 도달하는 트렌치 게이트 (130) 가 형성되어 있다. 도 1 ∼ 도 3 에 나타내는 바와 같이, 다이오드 영역 (12) 내에 있어서는, 실리콘 질화막층 (143) 은, IGBT 영역 (11) 에 가장 가까운 애노드층 (106) 중, 그 표면이 층간 절연막 (135) 에 의해 덮여 있는 부분에만 형성되어 있다. 표면 전극 (121) 은, 애노드층 (106) 의 반도체 기판 (100) 의 표면으로 노출되는 부분에 접하고 있다. 또한, 드리프트층 (104) 의 n 형의 불순물 농도는, 캐소드층 (102) 의 n 형의 불순물 농도보다 낮다. 드리프트층 (104) 의 n 형의 불순물 농도는, 1 × 1014 atoms/㎤ 미만인 것이 바람직하다.
버퍼층 (103), 드리프트층 (104), 보디층 (105) 은, IGBT 영역 (11) 과 다이오드 영역 (12) 의 쌍방에 걸쳐 각각 하나의 층으로서 형성되어 있다. 버퍼층 (103) 과 드리프트층 (104) 중, IGBT 영역 (11) 에 포함되는 부분은 제 1 드리프트층의 일례이고, 다이오드 영역 (12) 에 포함되는 부분은 제 2 드리프트층의 일례이다. 보디층 (105) 의 IGBT 영역에 포함되는 부분 및 보디 컨택트층 (109) 은, 제 1 보디층의 일례이다. 보디층 (105) 의 다이오드 영역 (12) 에 포함되는 부분 및 애노드층 (106) 은 제 2 보디층의 일례이다.
IGBT 영역 (11) 과 다이오드 영역 (12) 에 걸쳐 드리프트층 (104) 내에 라이프 타임 제어 영역 (150) 이 형성되어 있다. 라이프 타임 제어 영역 (150) 은, 그 주위에 비해 결정 결함 밀도가 높은 영역이다. 라이프 타임 제어 영역 (150) 은, 결정 결함 밀도의 피크를 갖고 있다. 즉, 드리프트층 (104) 내의 깊이 방향에 있어서의 결정 결함 밀도 분포를 측정했을 때에, 그 결정 결함 밀도 분포의 극대값 (바람직하게는 최대값) 이 존재하고 있는 영역이, 라이프 타임 제어 영역 (150) 이다. 라이프 타임 제어 영역 (150) 은, 트렌치 게이트 (130) 의 하단의 깊이와 드리프트층 (104) 과 보디층 (105) 의 경계 사이에 위치하는 드리프트층 (104) (즉, 트렌치 게이트 (130) 의 하단의 깊이보다 얕은 위치에 존재하는 드리프트층 (104)) 내에 형성되어 있다. 즉, 트렌치 게이트 (130) 의 하단의 깊이보다 얕은 위치에 존재하는 드리프트층 (104) 에 있어서의 결정 결함 밀도의 평균값은, 트렌치 게이트 (130) 의 하단의 깊이보다 깊은 위치에 존재하는 드리프트층 (104) 에 있어서의 결정 결함 밀도의 평균값보다 높다. 라이프 타임 제어 영역 (150) 내에서는, 효과적으로 캐리어의 라이프 타임이 감쇠된다. 이로써, 다이오드 영역 (12) 의 역회복 특성이 양호해진다. 반도체 장치 (10) 에서는, 라이프 타임 제어 영역 (150) 은, 드리프트층 (104) 내에 있어서, 보디층 (105) 과 드리프트층 (104) 의 경계에 가까운 위치에 형성되어 있기 때문에, 특히 효과적으로 다이오드 영역 (12) 의 역회복 특성이 양호해진다. 또, 반도체 장치 (10) 에서는, 트렌치 게이트 (130) 가 형성되는 깊이와, 라이프 타임 제어 영역 (150) 이 형성되는 깊이가 일부 중복되고 있어, 트렌치 게이트 (130) 의 게이트 절연막 (132) 과 이에 접하는 반도체 기판 (100) 의 사이에 계면 준위가 발생하기 쉬워진다. 일반적으로, 이 계면 준위가 발생하면, IGBT 의 게이트의 임계값 전압이 안정되지 않아, IGBT 의 양산시에 임계값 전압의 편차가 커진다. 그러나, 이후에 상세히 서술하겠지만, 반도체 장치 (10) 의 제조시에는, 실리콘 질화막층 (143) 으로부터 공급된 수소 원자에 의해, 이 계면 준위가 종단되어 저감된다. 그래서, 트렌치 게이트 (130) 의 임계값 전압의 편차가 억제된다. 반도체 장치 (10) 에 따르면, 트렌치 게이트 (130) 의 임계값 전압의 편차를 억제하는 것과, 다이오드 영역 (12) 의 역회복 특성을 개선하는 것을 양립시킬 수 있다.
반도체 장치 (10) 의 제조 방법의 일례를 설명한다. 또, 종래 공지된 반도체 장치의 제조 방법을 이용할 수 있는 공정에 대해서는, 상세한 설명을 생략한다.
먼저, 도 4 에 나타내는 바와 같이, 원료 웨이퍼 (90) 를 준비한다. 예를 들어, n 형의 실리콘 웨이퍼의 표면측에, 이온 주입 및 어닐링 등의 종래 공지된 방법을 이용하여, 보디층 (105), 애노드층 (106), 에미터층 (107), 보디 컨택트층 (109) 을 형성한다. n 층 (904) 은, n 형의 실리콘 웨이퍼의 이온 주입되어 있지 않은 부분으로, 반도체 장치 (10) 의 드리프트층 (104) 이 되는 층이다. 그 후에, 에칭, 열산화, CVD 등의 종래 공지된 방법을 이용하여, 트렌치 게이트 (130), 층간 절연막 (135) 을 형성한다. 이로써, 도 4 에 나타내는 원료 웨이퍼 (90) 를 제조할 수 있다. 또한, 게이트 절연막 (132) 을 형성하는 열산화 공정에 있어서는, 산화종으로서 수증기를 사용하는 파이로제닉 산화법을 바람직하게 이용할 수 있다. 이로써, 파이로제닉 산화법을 이용하여 형성하면, 물을 많이 함유하는 게이트 절연막을 형성할 수 있다.
다음으로, 도 5 에 나타내는 바와 같이, 원료 웨이퍼 (90) 의 표면에 표면 전극 (121) 을 형성한다. 표면 전극 (121) 은, 트렌치 게이트 (130) 의 표면에 형성된 층간 절연막 (135) 의 표면을 추가로 덮을 정도의 두께로 형성된다. 다음으로, 도 6 에 나타내는 바와 같이, CVD 등의 종래 공지된 성막 방법을 이용하여, 표면 전극 (121) 의 표면에 실리콘 질화막층 (943) 을 형성한다. 실리콘 질화막층 (943) 은, 표면 전극 (121) 전체를 덮을 정도로 형성된다.
다음으로, 도 7 에 나타내는 바와 같이, 원료 웨이퍼 (90) 의 이면을 절삭하여 그 두께를 얇게 한 후에, 이면에 대해 이온 주입을 실시한다. 이로써, 원료 웨이퍼 (90) 의 이면측에, p 형의 이온 주입층 (901), n 형의 이온 주입층 (902), n 형의 이온 주입층 (903) 을 형성한다.
다음으로, 도 8 에 나타내는 바와 같이, 실리콘 질화막층 (943) 이 표면 전극 (121) 의 표면에 존재하는 상태에서, 결정 결함을 형성하기 위해, 원료 웨이퍼 (90) 의 이면측으로부터 드리프트층 (104) 내에 하전 입자를 조사한다. 하전 입자를 조사하는 위치는, 트렌치 게이트 (130) 의 하단의 깊이로부터 드리프트층 (104) 과 보디층 (105) 의 경계까지 사이의 영역에 결정 결함 밀도의 피크가 포함되도록 조정한다. 이와 같이 하전 입자를 조사하면, 일부의 하전 입자가 게이트 절연막 (132) 에 주입된다. 그래서, 이온 주입을 실시하면, 게이트 절연막 (132) 과 이에 접하는 반도체 기판 (100) 사이에 계면 준위가 발생하기 쉽다. 또한, 결정 결함은, 표면측으로부터 트렌치 게이트를 통과하여 드리프트층 내에 조사를 함으로써 형성해도 된다.
다음으로, 도 9 와 같이, 실리콘 질화막층 (943) 이 그 표면에 존재하는 상태에서 결정 결함을 안정화시키기 위한 어닐링을 실시하여, 라이프 타임 제어 영역 (150) 을 형성한다. 이 어닐링 공정에 있어서, p 형의 이온 주입층 (901), n 형의 이온 주입층 (902), n 형의 이온 주입층 (903) 도 어닐링되고, 각각 p 형의 컬렉터층 (101), n 형의 캐소드층 (102), n 형의 버퍼층 (103) 이 형성된다. 또한, 이와 같이 실리콘 질화막층 (943) 이 존재하는 상태에서 어닐링 공정을 실시하면, 실리콘 질화막층 (943) 으로부터 반도체 기판 (100) 중에 수소 원자가 공급된다. 공급된 수소 원자에 의해, 게이트 절연막 (132) 과 반도체 기판 (100) 의 경계에 존재하는 계면 준위의 종단화가 효과적으로 진행되어, 계면 준위를 효과적으로 저감시킬 수 있다. 또한, 파이로제닉 산화법을 이용하여 게이트 절연막 (132) 를 형성한 경우에는, 물을 많이 함유하는 게이트 절연막 (132) 으로부터 공급된 수소 원자에 의해서도 계면 준위가 종단화되어, 보다 효과적으로 계면 준위를 저감시킬 수 있다.
다음으로, 도 10 에 나타내는 바와 같이, 실리콘 질화막층 (943) 을 에칭 등의 종래 공지된 방법에 의해 일부 제거한다. 애노드층 (106) 의 상방 및 보디 컨택트층 (109) 의 상방에 형성되어 있던 실리콘 질화막층 (943) 이 제거되고, 도 1 과 동일한 형상으로 패터닝된 실리콘 질화막층 (143) 이 된다. 또한, 도 10 에 나타내는 원료 웨이퍼 (90) 의 이면에 이면 전극 (120) 을 형성함으로써, 도 1 ― 도 3 에 나타내는 반도체 장치 (10) 를 제조할 수 있다.
(변형예)
실시예 1 에 있어서는, 결정 결함을 안정화시키기 위한 어닐링을 실시한 후에, 실리콘 질화막층 (943) 을 일부 제거하는 제조 방법에 대해서 설명했는데, 실리콘 질화막층 (943) 을 전부 제거해도, 실리콘 질화막층 (943) 으로부터 공급된 수소 원자에 의한 계면 준위의 저감의 효과를 얻을 수는 있다. 이 경우, 도 1 ― 도 3 에 나타내는 반도체 장치 (10) 로부터, 실리콘 질화막층 (143) 을 제거한 구성을 갖는 반도체 장치가 제조된다. 또한, 실시예 1 에서는, 표면 전극 (121) 이 배리어 메탈층을 포함하지 않는 복합 전극인 경우를 예시하여 설명했는데, 이것에 한정되지 않는다. 표면 전극 (121) 대신에, 반도체 기판 (100) 과의 경계면의 전체 혹은 일부에 형성된 배리어 메탈층을 포함하는 복합 전극층을 사용할 수도 있다. 수소 원자를 흡착하기 쉬운 배리어 메탈층을 사용한 경우에도, 실리콘 질화막층으로부터 수소 원자가 공급되어 보충되기 때문에, 트렌치 게이트의 임계값 전압의 편차를 억제할 수 있다.
또, 실리콘 질화막은, 트렌치 게이트 (130) 의 상방 및 에미터층 (107) 의 상방에 형성되어 있으면 되고, 표면 전극 (121) 의 상방에 형성되어 있을 필요는 없다. 실리콘 질화막이 표면 전극 (121) 의 하방이나 내부에 배치되어 있어도, 본원 발명의 효과를 얻을 수는 있다. 예를 들어, 도 11 에 나타내는 반도체 장치 (10a) 와 같이, 표면 전극 (121) 의 하방에 실리콘 질화막 (143a) 을 배치해도 된다. 실리콘 질화막 (143a) 은, 표면 전극 (121) 의 하방으로서, 트렌치 게이트 (130) 의 상방 및 에미터층 (107) 의 상방에 형성되어 있고, 보디 컨택트층 (109) 의 상방에는 형성되어 있지 않다. 실리콘 질화막 (143a) 은, IGBT 영역 (11) 내에 형성된 층간 절연막 (135) 의 표면 및 측면을 덮고 있고, 에미터층 (107) 의 표면 중, 층간 절연막 (135) 에 덮여 있지 않은 부분을 덮고 있다. IGBT 영역 (11) 내에 있어서는, 실리콘 질화막층 (143a) 은, 보디 컨택트층 (109) 의 표면에 형성되어 있지 않고, 보디 컨택트층 (109) 의 표면측에 있어서 개구되는 개구부 (145a) 를 갖고 있다. 다이오드 영역 (12) 내에 있어서는, 실리콘 질화막층 (143a) 은, 가장 IGBT 영역 (11) 에 가까운 애노드층 (106) 중, 그 표면이 층간 절연막 (135) 에 의해 덮여 있는 부분에만 형성되어 있다. 표면 전극 (121) 은, 실리콘 질화막층 (143a) 의 표면을 추가로 덮고 있고, 실리콘 질화막층 (143a) 의 개구부 (145a) 를 관통하여, 보디 컨택트층 (109) 의 표면에 접하고 있다. 또한, 표면 전극 (121) 은, 애노드층 (106) 의 반도체 기판 (100) 의 표면으로 노출되는 부분에 접하고 있다. 이면 전극 (120) 은, 컬렉터층 (101) 에 접하고 있다.
실시예 2
도 12 에 나타내는 반도체 장치 (20) 는, 반도체 기판 (100) 의 표면 및 층간 절연막 (135) 의 표면에 실리콘 질화막층 (143) 이 형성되어 있지 않은 점, 및 표면 전극이, Al 계 전극층 (221) 과 배리어 메탈층 (244) 을 포함하고 있는 점에서, 반도체 장치 (10) 와 상이하다. 또, 도시하고 있지 않지만, 표면 전극의 일부로서 Al 계 전극층의 표면에는, Ni 계 전극층 및 솔더 접합층이 추가로 적층되어 있다.
Al 계 전극층 (221) 은, 반도체 분야에서 통상 사용되고 있는, Al, Al-Si 합금 등의 알루미늄을 주성분으로 하는 전극 재료에 의해 형성되어 있고, 이들 전극 재료는 수소 원자의 공급성이 높은 것으로 알려져 있다.
배리어 메탈층 (244) 은, 다이오드 영역 (12) 내에 있어서, 반도체 기판 (100) 의 표면 및 층간 절연막 (135) 의 표면을 덮는 위치에 형성되어 있다. 배리어 메탈층 (244) 은, IGBT 영역 (11) 내에 있어서, 보디 컨택트층 (109) 의 표면을 덮는 위치에 형성되어 있고, 에미터층 (107) 의 표면 및 층간 절연막 (135) 의 표면을 덮는 위치에는 형성되어 있지 않다. 즉, 배리어 메탈층 (244) 은, 제 1 보디층 (다이오드 영역 (12) 내의 보디층 (105)) 의 반도체 기판 (100) 의 표면으로 노출되는 부분과 Al 계 전극층 (221) 의 사이에 형성되고, 또한 IGBT 영역 (11) 내의 트렌치 게이트 (130) 와 Al 계 전극층 (221) 의 사이에는 형성되어 있지 않다. 배리어 메탈층 (244) 의 재료는, 티탄 (Ti), 티탄 질화물 (TiN), 티탄 텅스텐 (TiW) 등의 종래 공지된 배리어 메탈로서 사용되는 재료를 사용할 수 있다. 그 밖의 구성은, 반도체 장치 (10) 와 동일하기 때문에, 설명을 생략한다.
실시예 2 의 반도체 장치 (20) 에서도, 트렌치 게이트 (130) 의 하단 근방에 라이프 타임 제어 영역 (150) 이 형성되어 있다. 그러나, 이후에 상세히 서술하는 바와 같이, 반도체 장치 (20) 의 제조 공정에 있어서는, Al 계 전극층 (221) 으로부터 수소 원자가 공급되고, 게이트 절연막 (132) 과 반도체 기판 (100) 의 경계에 존재하는 계면 준위가 종단되어 저감된다. 그래서, 트렌치 게이트 (130) 의 임계값 전압의 편차가 억제된다.
또한, 수소 원자를 흡착하기 쉬운 배리어 메탈층 (244) 이, IGBT 영역 (11) 내에 있어서는, 보디 컨택트층 (109) 의 반도체 기판 (100) 의 표면으로 노출되는 부분과 Al 계 전극층 (221) 의 사이에 형성되고, 또한 트렌치 게이트 (130) 와 Al 계 전극층 (221) 의 사이에 형성되어 있지 않다. 즉, 배리어 메탈층 (244) 은, 수소 원자의 공급처인 IGBT 영역 (11) 내에 형성된 트렌치 게이트 (130) 로부터 비교적 떨어진 위치에만 형성되어 있다. 그래서, IGBT 영역 (11) 내에 있어서, Al 계 전극층 (221) 으로부터 트렌치 게이트 (130) 로의 수소 원자의 공급이 배리어 메탈층 (244) 에 의해 방해받지 않는다.
반도체 장치 (20) 에 따르면, 배리어 메탈층 (244) 을 형성함으로써 얻어지는 효과 (Al 스파이크의 방지 등) 를 확보하면서, IGBT 영역 (11) 내에 형성된 트렌치 게이트 (130) 에 수소 원자를 공급할 수 있어, IGBT 영역 (11) 의 동작시에 있어서의 트렌치 게이트 (130) 의 임계값 전압의 편차를 억제할 수 있다.
반도체 장치 (20) 의 제조 방법의 일례를 설명한다. 또한, 종래 공지된 반도체 장치의 제조 방법을 이용할 수 있는 공정에 대해서는, 상세한 설명을 생략한다.
먼저, 실시예 1 과 동일한 방법으로 도 4 에 나타내는 원료 웨이퍼 (90) 를 준비한다. 이것에, 도 13 에 나타내는 바와 같이, 스퍼터링 등에 의해 배리어 메탈층 (244) 을 형성한다. 배리어 메탈층 (244) 은, 애노드층 (106) 의 표면 및 보디 컨택트층 (109) 의 표면에 접함과 함께, 트렌치 게이트 (130) 의 표면측에 있어서 개구되도록 패터닝된다.
다음으로, 도 14 에 나타내는 바와 같이, 배리어 메탈층 (244) 의 표면에 추가로 스퍼터링 등에 의해 Al 계 전극층 (221) 을 형성한다.
다음으로, 도 15 에 나타내는 바와 같이, 원료 웨이퍼 (90) 의 이면을 절삭하여 그 두께를 얇게 한 후에, 이면에 대하여 이온 주입을 실시한다. 이로써, 원료 웨이퍼 (90) 의 이면측에, p 형의 이온 주입층 (901), n 형의 이온 주입층 (902), n 형의 이온 주입층 (903) 을 형성한다.
다음으로, 도 16 에 나타내는 바와 같이, 배리어 메탈층 (244) 및 Al 계 전극층 (221) 이 그 표면에 존재하는 상태에서 결정 결함을 형성하기 위해, 원료 웨이퍼 (90) 의 이면측으로부터 드리프트층 (104) 내에 하전 입자를 조사한다. 하전 입자를 조사하는 위치는, 트렌치 게이트 (130) 의 하단의 깊이로부터 드리프트층 (104) 과 보디층 (105) 의 경계까지 사이의 영역에 결정 결함 밀도의 피크가 포함되도록 조정한다. 이와 같이 하전 입자를 조사하면, 일부의 하전 입자가 게이트 절연막 (132) 에 주입된다. 그래서, 이온 주입을 실시하면, 게이트 절연막 (132) 과 이에 접하는 반도체 기판 (100) 의 사이에 계면 준위가 발생하기 쉽다.
다음으로, 도 17 과 같이 배리어 메탈층 (244) 및 Al 계 전극층 (221) 이 그 표면에 존재하는 상태에서, 결정 결함을 안정화시키기 위한 어닐링을 실시하고, 라이프 타임 제어 영역 (150) 을 형성한다. 실시예 1 과 마찬가지로, 이 어닐링 공정에 있어서, p 형의 컬렉터층 (101), n 형의 캐소드층 (102), n 형의 버퍼층 (103) 이 형성된다. 또, 이와 같이 Al 계 전극층 (221) 이 존재하는 상태에서 어닐링 공정을 실시하면, Al 계 전극층 (221) 으로부터 반도체 기판 (100) 중에 수소 원자가 공급된다. 공급된 수소 원자에 의해 게이트 절연막 (132) 과 반도체 기판 (100) 의 경계에 존재하는 계면 준위의 종단화가 효과적으로 진행되어, 계면 준위를 효과적으로 저감시킬 수 있다. 또한, 수소 원자를 흡착하기 쉬운 배리어 메탈층 (244) 은, 수소 원자의 공급처인 트렌치 게이트 (130) 의 표면측에 있어서 개구되어 있기 때문에, Al 계 전극층 (221) 으로부터 트렌치 게이트 (130) 로의 수소 원자의 공급이 배리어 메탈층 (244) 에 의해 방해받지 않는다.
(변형예)
또, 반도체 장치 (20) 에, 실시예 1 에서 설명한 실리콘 질화막층 (143) 을 추가로 형성할 수도 있다. 실리콘 질화막 (143) 으로부터 공급된 수소 원자에 의해서도 계면 준위가 종단화되어, 보다 효과적으로 계면 준위를 저감시킬 수 있다.
또한, 도 18 에 나타내는 반도체 장치 (20a) 와 같이, 표면 전극은, 배리어 메탈층 (244a) 과 Al 계 전극층 (221) 의 사이에 형성되어 있는 컨택트 플러그층 (254) 을 추가로 포함하고 있어도 된다. 컨택트 플러그층 (254) 은, IGBT 영역 (11) 내에 형성된 배리어 메탈층 (244a) 의 표면측에, 배리어 메탈층 (244a) 의 오목부에 매립되도록 형성되어 있고, 그 표면은 Al 계 전극층 (221) 에 의해 덮여 있다. 컨택트 플러그층 (254) 의 재료로서는, 텅스텐 등을 바람직하게 사용할 수 있다. 배리어 메탈층 (244) 의 오목부에 컨택트 플러그층 (254) 이 매립되고, 배리어 메탈층 (244a) 과, 컨택트 플러그층 (254) 과, 층간 절연막 (135) 의 표면이 평탄화되어, 이들 층과 Al 계 전극층 (221) 의 밀착성을 향상시킬 수 있다.
반도체 장치 (20a) 는, 반도체 장치 (20) 의 제조 공정에 있어서의 배리어 메탈층 (224) 을 형성하는 공정과 동일한 공정에 의해 배리어 메탈층 (224a) 을 형성한 후에, 컨택트 플러그층 (254) 을 형성하는 공정을 실시하고, 이어서, 반도체 장치 (20) 의 제조 공정에 있어서의 Al 계 전극층 (221) 을 형성하는 공정을 실시함으로써, 제조할 수 있다. 구체적으로는, 도 19 에 나타내는 바와 같이 배리어 메탈층 (224a) 을 형성한 후의 원료 웨이퍼 (90b) 의 표면에, 컨택트 플러그층 (254) 의 재료가 되는 금속막 (예를 들어, 텅스텐막) 을 스퍼터링 등에 의해 성막한 후, 패터닝하고, 배리어 메탈층 (224a) 표면의 오목부에 매립된 부분 이외의 금속막을 제거하여, 컨택트 플러그층 (254) 을 형성한다. 다음으로, 배리어 메탈층 (224a) 의 표면에 컨택트 플러그층 (254) 이 성막된 상태에서, 도 14 와 마찬가지로, 원료 웨이퍼 (90b) 의 표면에 스퍼터링 등에 의해 Al 계 전극층 (221) 을 형성한다. 그 후, 도 15 ― 도 17 을 사용하여 실시예 2 에서 설명한 공정과 동일한 공정을 실시함으로써, 반도체 장치 (20a) 를 제조할 수 있다.
또한, 상기 실시예 및 변형예에서 설명한 IGBT 영역 및 다이오드 영역의 구조는, 예시에 불과하고, 본원에 기재된 기술은, 상기 이외의 IGBT 영역의 구조, 다이오드의 구조를 갖는 반도체 장치에 적용할 수 있다. 예를 들어, 도 20 에 나타내는 반도체 장치 (10b) 와 같이, 드리프트층 (104) 보다 표면측의 구조가, IGBT 영역 (11) 과 다이오드 영역 (12) 에서 동일해도 된다. 반도체 장치 (10b) 의 다이오드 영역 (12) 은, 다이오드 에미터층 (157) 과 다이오드 보디 컨택트층 (159) 을 구비하고 있다. 반도체 기판 (100) 을 평면에서 보았을 때에, 다이오드 에미터층 (157), 다이오드 보디 컨택트층 (159) 은, 각각 에미터층 (107), 보디 컨택트층 (109) 과 동일하게 패터닝되어 있다. 반도체 장치 (10b) 는, 드리프트층 (104) 보다 표면측의 구조가, IGBT 영역 (11) 과 다이오드 영역 (12) 에서 동일하게 패터닝되어 있기 때문에, 제조 공정이 간략화된다. 또한, 반도체 장치 (10b) 에서는, 실리콘 질화막층 (143) 은 IGBT 영역 (11) 의 상방에만 형성되어 있지만, 다이오드 영역 (12) 의 트렌치 게이트 (130) 의 상방 및 다이오드 에미터층 (157) 의 상방에 형성되어 있어도 된다 (도시되어 있지 않다).
또, 예를 들어, 도 21 ― 도 23 에 나타내는 반도체 장치 (10c) 와 같이 패터닝된 반도체 기판 (100c) 을 구비하고 있어도 된다. 반도체 기판 (100c) 을 평면에서 보면, 도 22 에 나타내는 바와 같이, IGBT 영역 (11) 의 에미터층 (167) 과 보디 컨택트층 (169) 은, 트렌치 게이트 (130) 의 길이 방향을 따라 교대로 배치되어 있다. 반도체 장치 (10c) 를 트렌치 게이트 (130) 의 길이 방향에 수직으로 절단하면, 그 단면의 위치에 따라, 도 21 에 나타내는 바와 같이, IGBT 영역 (11) 의 인접하는 트렌치 게이트 (130) 사이에, 에미터층 (167) 만이 나타나는 경우와, 보디 컨택트층 (169) 만이 나타나는 경우 (도시되어 있지 않다) 가 있다.
또한, 반도체 장치 (10c) 에서는, 도 23 에 나타내는 바와 같이, 실리콘 질화막층 (143c) 은, IGBT 영역 (11) 내의 표면 전극 (121) 의 표면에 형성되어 있고, 인접하는 트렌치 게이트 (130) 사이의 중앙 위치 부근에 있어서 개구되는 개구부 (145c) 를 갖고 있다. 개구부 (145c) 의 하방에는, 에미터층 (167) 의 일부 및 보디 컨택트층 (169) 의 일부가 위치하고 있다. 반도체 장치 (10c) 와 같이, 실리콘 질화막층 (143c) 이, 일부의 에미터층 (167) 의 연직 상방에 형성되어 있지 않아도 되고, 또한 일부의 보디 컨택트층 (169) 의 연직 상방에 형성되어 있어도 된다.
이상, 본 발명의 실시예에 대해서 상세하게 설명했는데, 이것들은 예시에 불과하고, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것으로, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (5)

  1. IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과,
    상기 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치로서,
    상기 IGBT 영역은,
    제 1 도전형의 컬렉터층과,
    상기 컬렉터층에 대하여 상기 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과,
    상기 제 1 드리프트층에 대하여 상기 반도체 기판의 표면측에 형성되고, 그 일부가 상기 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과,
    상기 제 1 보디층의 표면에 형성되고, 상기 반도체 기판의 표면에 노출되는 제 2 도전형의 에미터층과,
    상기 반도체 기판의 표면측으로부터 상기 제 1 보디층을 관통하여 상기 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있고,
    상기 다이오드 영역은,
    제 2 도전형의 캐소드층과,
    상기 캐소드층에 대하여 상기 반도체 기판의 표면측에 형성되어 있고, 상기 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과,
    상기 제 2 드리프트 영역에 대하여 상기 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있고,
    상기 층간 절연막은, 상기 트렌치 게이트와 상기 표면 전극을 절연하고 있고,
    상기 트렌치 게이트의 하단의 깊이와, 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 상기 제 1 드리프트층 및 상기 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있고,
    상기 반도체 기판의 표면측의 상기 트렌치 게이트 상방에, 실리콘 질화막층이 추가로 형성되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 실리콘 질화막층은, 상기 에미터층의 상방에 형성되어 있고,
    상기 실리콘 질화막층은, 상기 제 1 보디층의 상방에 있어서 개구되는 개구부를 구비하고 있는, 반도체 장치.
  3. IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과,
    상기 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치로서,
    상기 IGBT 영역은,
    제 1 도전형의 컬렉터층과,
    상기 컬렉터층에 대하여 상기 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과,
    상기 제 1 드리프트층에 대하여 상기 반도체 기판의 표면측에 형성되고, 그 일부가 상기 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과,
    상기 제 1 보디층의 표면에 형성되고, 상기 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과,
    상기 반도체 기판의 표면측으로부터 상기 제 1 보디층을 관통하여 상기 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있고,
    상기 다이오드 영역은,
    제 2 도전형의 캐소드층과,
    상기 캐소드층에 대하여 상기 반도체 기판의 표면측에 형성되어 있고, 상기 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과,
    상기 제 2 드리프트 영역에 대하여 상기 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있고,
    상기 층간 절연막은, 상기 트렌치 게이트와 상기 표면 전극을 절연하고 있고,
    상기 트렌치 게이트의 하단의 깊이와, 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 상기 제 1 드리프트층 및 상기 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있고,
    상기 표면 전극은, Al 계 전극층과 배리어 메탈층을 포함하고 있고,
    상기 배리어 메탈층은, 상기 제 1 보디층의 상기 반도체 기판의 표면으로 노출되는 부분과 상기 Al 계 전극층의 사이에 형성되고, 또한 상기 트렌치 게이트와 상기 Al 계 전극층의 사이에 형성되어 있지 않은, 반도체 장치.
  4. IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과,
    상기 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 IGBT 영역은,
    제 1 도전형의 컬렉터층과,
    상기 컬렉터층에 대하여 상기 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과,
    상기 제 1 드리프트층에 대하여 상기 반도체 기판의 표면측에 형성되고, 그 일부가 상기 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과,
    상기 제 1 보디층의 표면에 형성되고, 상기 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과,
    상기 반도체 기판의 표면측으로부터 상기 제 1 보디층을 관통하여 상기 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있고,
    상기 다이오드 영역은,
    제 2 도전형의 캐소드층과,
    상기 캐소드층에 대하여 상기 반도체 기판의 표면측에 형성되어 있고, 상기 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과,
    상기 제 2 드리프트 영역에 대하여 상기 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있고,
    상기 층간 절연막은, 상기 트렌치 게이트와 상기 표면 전극을 절연하고 있고,
    상기 트렌치 게이트의 하단의 깊이로부터 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 상기 제 1 드리프트층 및 상기 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있고,
    상기 반도체 장치의 제조 방법은,
    상기 반도체 기판에 상기 트렌치 게이트를 형성하고,
    상기 트렌치 게이트의 표면측에 실리콘 질화막층을 형성하고,
    상기 실리콘 질화막층이 존재하는 상태에서, 상기 트렌치 게이트의 하단의 깊이로부터 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 영역에 하전 입자를 조사하고,
    상기 하전 입자를 조사한 후에, 상기 실리콘 질화막층이 존재하는 상태에서 상기 반도체 기판을 어닐링하는, 반도체 장치의 제조 방법.
  5. IGBT 영역과 다이오드 영역이 형성되어 있는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 층간 절연막 및 표면 전극과,
    상기 반도체 기판의 이면에 형성된 이면 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 IGBT 영역은,
    제 1 도전형의 컬렉터층과,
    상기 컬렉터층에 대하여 상기 반도체 기판의 표면측에 형성된 제 2 도전형의 제 1 드리프트층과,
    상기 제 1 드리프트층에 대하여 상기 반도체 기판의 표면측에 형성되고, 그 일부가 상기 반도체 기판의 표면으로 노출되는 제 1 도전형의 제 1 보디층과,
    상기 제 1 보디층의 표면에 형성되고, 상기 반도체 기판의 표면으로 노출되는 제 2 도전형의 에미터층과,
    상기 반도체 기판의 표면측으로부터 상기 제 1 보디층을 관통하여 상기 제 1 드리프트층에 도달하는 트렌치 게이트를 구비하고 있고,
    상기 다이오드 영역은,
    제 2 도전형의 캐소드층과,
    상기 캐소드층에 대하여 상기 반도체 기판의 표면측에 형성되어 있고, 상기 캐소드층보다 제 2 도전형의 불순물 농도가 낮은 제 2 도전형의 제 2 드리프트층과,
    상기 제 2 드리프트 영역에 대하여 상기 반도체 기판의 표면측에 형성된 제 1 도전형의 제 2 보디층을 구비하고 있고,
    상기 층간 절연막은, 상기 트렌치 게이트와 상기 표면 전극을 절연하고 있고,
    상기 트렌치 게이트의 하단의 깊이와, 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 상기 제 1 드리프트층 및 상기 제 2 드리프트층에, 결정 결함 밀도의 피크를 포함하는 라이프 타임 제어 영역이 형성되어 있고,
    상기 표면 전극은, Al 계 전극층과 배리어 메탈층을 포함하고 있고,
    상기 반도체 장치의 제조 방법은,
    상기 반도체 기판에 상기 트렌치 게이트를 형성하고,
    상기 반도체 기판의 표면측에, 적어도 상기 제 1 보디층의 상기 반도체 기판의 표면으로 노출되는 부분에 형성되고, 또한 상기 트렌치 게이트의 표면측에 있어서 개구되는, 배리어 메탈층을 형성하고,
    상기 배리어 메탈층의 표면측에 추가로 Al 계 전극층을 형성하고,
    상기 배리어 메탈층 및 상기 Al 계 전극층이 존재하는 상태에서, 상기 트렌치 게이트의 하단의 깊이로부터 상기 제 1 드리프트층 및 상기 제 2 드리프트층의 표면 사이에 위치하는 영역에 하전 입자를 조사하고,
    상기 하전 입자를 조사한 후에, 상기 배리어 메탈층 및 상기 Al 계 전극층이 존재하는 상태에서 상기 반도체 기판을 어닐링하는, 반도체 장치의 제조 방법.
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