JP6406452B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特にキャリアのライフタイムを制御可能な半導体装置及びその製造方法に関する。
近年の省エネルギー化の要求に対し、電力変換装置等に用いられるパワーモジュールの適用範囲が拡大している。パワーモジュールに用いられるＩＧＢＴ、ＭＯＳＦＥＴ、還流ダイオード（ＦＷＤ）等のパワーデバイスにおいて、高速化とスイッチング時に発生する電力損失の低減等の特性間のトレードオフを改善する上で、キャリアのライフタイムを制御することが重要である。
キャリアのライフタイムを制御する技術の１つとして、電子線を照射することによりデバイスのドリフト領域に結晶欠陥を意図的に誘起させる方法がある。電子線の照射により誘起された欠陥が、ウェハ中に元来含まれている炭素や酸素等と結びつき複合欠陥が発生するが、複合欠陥の種類により、欠陥準位の深さが異なり、キャリアのライフタイムへの影響度合いが異なる。
ウェハメーカ毎にウェハの製造方法が異なることに起因して、ウェハに含まれる炭素や酸素等の不純物密度がウェハメーカ間で異なる。このため、電子線照射後に発生する複合欠陥の構成比がウェハ毎に異なり、キャリアのライフタイムに違いが生じる問題がある。また、同一のウェハメーカから購入したウェハであっても、半導体結晶のインゴット毎に不純物密度が異なり、更には同一のインゴットでも部位によって不純物密度が異なるので同様の問題が生じる。
このような炭素等の不純物密度の違いに起因したデバイス特性のバラツキをなくすために、ウェハ中に炭素を多量に導入することで、ウェハ中に元来含まれている炭素の不純物密度のバラツキを無視できるようにする方法が提案されている（特許文献１参照）。
特開２００６−３５２１０１号公報
しかしながら、特許文献１に記載の方法では、ウェハ中に炭素を多量に導入する工程を追加することによりデバイス特性が変化するため、既に量産中のデバイスには適用できず、更にはコストが増大する。
本発明は、上記課題に鑑みて成されたものであり、その目的は、出発材料となる母材ウェハ（半導体基板）に含まれる炭素や酸素の不純物密度が異なる場合でも、電子線照射後の処理ウェハ間における準位の異なる各種複合欠陥の構成比率を同等とすることができ、デバイス特性のバラツキの調整が容易となる半導体装置及びその製造方法を提供することである。
本発明の一態様によれば、（ａ）電子線の照射によって発生した結晶欠陥を有する第１導電型のドリフト領域と、（ｂ）ドリフト領域の一部に配置され、ドリフト領域よりも高不純物密度の第１導電型の第１主電極領域と、（Ｃ）ドリフト領域の他の一部に第１主電極領域と離間して配置された第２導電型の第２主電極領域とを備え、結晶欠陥が、空孔と酸素からなる第１の複合欠陥と、炭素と酸素からなる第２の複合欠陥とを含み、深準位過渡分光法の測定において同定される第１の複合欠陥の準位の信号ピーク強度が、第２の複合欠陥の準位の信号ピーク強度の５倍以上となるように結晶欠陥の欠陥密度が設定されている半導体装置が提供される。
本発明の他の態様によれば、空孔と酸素からなる第１の複合欠陥と、炭素と酸素からなる第２の複合欠陥とを含む半導体装置の製造方法であって、（ａ）第１導電型の半導体基板の一部に、半導体基板よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、（ｂ）半導体基板の他の一部に第１主電極領域と離間するように第２導電型の第２主電極領域を形成する工程と、（Ｃ）半導体基板に電子線を照射することにより、半導体基板中に結晶欠陥を発生させる工程とを含み、結晶欠陥を発生させる工程は、深準位過渡分光法の測定において同定される第１の複合欠陥の準位の信号ピーク強度が、第２の複合欠陥の準位の信号ピーク強度の５倍以上となるように電子線の加速エネルギーが設定されている半導体装置の製造方法が提供される。
本発明によれば、出発材料となる母材ウェハ（半導体基板）に含まれる炭素や酸素の不純物密度が異なる場合でも、電子線照射後の処理ウェハ間における準位の異なる各種複合欠陥の構成比率を同等とすることができ、デバイス特性のバラツキの調整が容易となる半導体装置及びその製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成の一例を示す断面図である。 比較例に係る深準位過渡分光（ＤＬＴＳ）スペクトル波形を示す特性図である。 実施例に係る深準位過渡分光（ＤＬＴＳ）スペクトル波形を示す特性図である。 電子線の加速エネルギーと飛程との関係を表すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図５に引き続く工程断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図６に引き続く工程断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図７に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の構成の一例を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１０に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１３に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１５に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１６に引き続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図１７に引き続く工程断面図である。 本発明の第３の実施形態に係る半導体装置の構成の一例を示す断面図である。 図２０（ａ）は、試料Ａ〜ＣのＤＬＴＳスペクトル波形を示す特性図であり、図２０（ｂ）は、図２０（ａ）の部分拡大図である。 図２１（ａ）は、試料Ｄ〜ＦのＤＬＴＳスペクトル波形を示す特性図であり、図２１（ｂ）は、図２１（ａ）の部分拡大図である。 図２２（ａ）は、試料Ａ〜ＦのＣｉＯｉ欠陥の準位の信号ピーク強度と順方向電圧との関係を示すグラフであり、図２２（ｂ）は、試料Ａ〜ＦのＣｉＯｉ欠陥の準位の信号ピーク強度と逆回復損失との関係を示すグラフであり、図２２（ｃ）は、試料Ａ〜ＦのＣｉＯｉ欠陥の準位の信号ピーク強度と逆回復サージ電圧との関係を示すグラフである。 図２３（ａ）は、試料Ａ〜Ｆの順方向電圧と逆回復損失との関係を示すグラフであり、図２３（ｂ）は、試料Ａ〜Ｆの順方向電圧と逆回復時間との関係を示すグラフであり、図２３（ｃ）は、試料Ａ〜Ｆの順方向電圧と逆回復電荷量との関係を示すグラフである。 図２４（ａ）は、試料Ａ〜Ｆの順方向電圧と逆回復電流との関係を示すグラフであり、図２４（ｂ）は、試料Ａ〜Ｆの順方向電圧と逆回復サージ電圧との関係を示すグラフである。 図２５（ａ）〜図２５（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一例を順次示す工程断面図である。 図２６（ａ）〜図２６（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一例を順次示す図２５（ａ）〜図２５（ｃ）に引き続く工程断面図である。
次に、図面を参照して、本発明の第１〜第３の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す第１〜第３の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
本明細書において、「第１主電極領域」とは、ＩＧＢＴの場合においてエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ダイオードや静電誘導サイリスタ（ＳＩサイリスタ）、ゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる領域を意味する。「第２主電極領域」とは、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域、ダイオードやＳＩサイリスタ、ＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、第１主電極領域がエミッタ領域であれば、第２主電極領域はコレクタ領域を意味し、第１主電極領域がアノード領域であれば、第２主電極領域はカソード領域を意味する。
また、本明細書において、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。このため、以下の第１〜第３の実施形態に係る半導体装置では、第１導電型がｎ型、第２導電型がｐ型の場合について説明するが、導電型の選択の問題に過ぎない。逆に、第１導電型をｐ型、第２導電型をｎ型とする場合であっても、以下の説明における極性を逆にすることで、同様に本発明の技術的思想や効果が適用可能であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。
また、本明細書において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。また、「裏面」とは、図示した断面図上の表現の問題であって、「上」「下」の選択の場合と同様に、具体的な半導体装置の方位を変えれば、その称呼や定義は変わり得ることは勿論である。
（第１の実施形態）
＜半導体装置の構造＞
本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ−型）のドリフト領域１１と、ドリフト領域１１の一部（裏面）に配置され、ドリフト領域１１よりも高不純物密度のｎ型の第１主電極領域（カソード領域）１３と、ドリフト領域１１の他の一部（上面）にカソード領域１３と離間して配置された第２導電型（ｐ＋型）の第２主電極領域（アノード領域）１２とを備えるｐｉｎダイオードである。
ドリフト領域１１、アノード領域１２及びカソード領域１３は、例えばフローティングゾーン（ＦＺ）法、チョクラルスキー（ＣＺ）法、または磁場印加型チョクラルスキー（ＭＣＺ）法等により製造された単結晶Ｓｉからなる半導体基板（シリコンウェハ）を出発材料として構成される。ドリフト領域１１、アノード領域１２及びカソード領域１３を構成する半導体基板の厚さは例えば５０μｍ〜３００μｍ程度であり、要求される耐圧等に応じて適宜選択可能である。
アノード領域１２の上面にはアノード電極１４が配置されている。アノード電極１４の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ−シリコン（Ｓｉ）、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。一方、カソード領域１３の裏面にはカソード電極１５が配置されている。カソード電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。
ドリフト領域１１を構成する半導体基板には、意図的な添加をしないものの、半導体基板の製造方法等に起因して炭素や酸素等の不純物元素が含まれる。半導体基板中の不純物となる元素の種類や不純物密度は、ウェハメーカが異なる等の理由によってウェハ毎に異なる。半導体基板中の炭素の不純物密度は、製造方法に依存するが、例えば１×１０１５ａｔｏｍｓ／ｃｍ ３〜３．５×１０１５ａｔｏｍｓ／ｃｍ ３程度の値が報告されており、酸素の不純物密度は、例えば１×１０１５ａｔｏｍｓ／ｃｍ ３〜３×１０１６ａｔｏｍｓ／ｃｍ ３程度の値が報告されている。半導体基板中の炭素や酸素の不純物密度は、二次イオン質量分析（ＳＩＭＳ）等により測定可能である。ドリフト領域１１中の炭素や酸素の不純物密度は、例えば半導体装置の深さ方向において略均一なプロファイルとなる。
本発明の第１の実施形態に係る半導体装置（ダイオード）において、順方向から逆方向に電圧を切り替えたとき、ドリフト領域１１に蓄積されたキャリアの減衰に時間を要する。このキャリアのライフタイムを制御するため、ドリフト領域１１中に電子線の照射により結晶欠陥（複合欠陥）が形成されている。ドリフト領域１１中の欠陥密度は、例えば半導体装置の深さ方向において略均一なプロファイルとなる。ドリフト領域１１中に発生し得る結晶欠陥としては、結晶中の格子点の空孔と酸素原子による複合欠陥（以下、「ＶＯ欠陥」という）、２つの空孔による複合欠陥（以下、「ＶＶ欠陥」という）、格子間位置の炭素原子と酸素原子による複合欠陥（以下、「ＣｉＯｉ欠陥」という）、複空孔と酸素原子による複合欠陥（以下、「Ｖ２Ｏ欠陥」という）等が挙げられる。
このうち、ＶＯ欠陥は最も浅い準位であり、ＶＯ欠陥に対してＣｉＯｉ欠陥、ＶＶ欠陥、Ｖ２Ｏ欠陥は相対的に深い準位である。ドリフト領域１１中の結晶欠陥の種類や欠陥密度は、半導体基板中に含まれている不純物の種類や不純物密度に依存する。例えば、ＣｉＯｉ欠陥の発生確率は、意図的には添加をしていないが、ドリフト領域１１中に残留している炭素の不純物密度に比例し、ドリフト領域１１中の炭素の不純物密度が高いほど、電子線を照射した際にドリフト領域１１中にＣｉＯｉ欠陥が形成され易くなる。
ドリフト領域１１中の結晶欠陥の種類に依存した欠陥密度及び準位等は、深準位過渡分光（ＤＬＴＳ）法等により測定可能である。ＤＬＴＳ法とは、パルス／バイアス電圧印加時における空乏層の静電容量過渡変化（トラップからのキャリア放出現象）を観察することにより、深い準位を持つトラップの活性化エネルギー・捕獲断面積やトラップ密度を測定する手法である。キャリア放出時間（時定数）が温度の関数であることを利用して、観測する時間範囲（時定数）を固定して、ピーク温度を求めている。ＤＬＴＳ法により測定された静電容量の変化量（以下、「信号強度」という）は、欠陥密度に比例する。
ここで、本発明の第１の実施形態に係る半導体装置では、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号強度のピーク値（以下、「信号ピーク強度」という）が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなるように欠陥密度が設定されている。このように欠陥密度を制御することにより、本発明の発明者らは、ドリフト領域１１中にＶＯ欠陥が支配的に形成され、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥、ＶＶ欠陥、Ｖ２Ｏ欠陥等は形成され難くなるという知見を見出した。ドリフト領域１１中に形成される欠陥密度は、電子線の加速エネルギー等を調整することにより制御可能である。なお、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度は、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して大きいほど好ましく、例えば１０倍以上大きいことが好ましい。
＜実施例＞
次に、本発明の第１の実施形態に係る半導体装置の実施例を比較例とともに説明する。まず、炭素及び酸素の不純物密度が異なる第１及び第２の母材ウェハ（半導体基板）の２種を用意して、比較例に係る処理ウェハＡ、Ｂ、Ｃを作製した。処理ウェハＡは、炭素及び酸素の不純物密度が第２の母材ウェハに比して相対的に高い第１の母材ウェハに対して、加速エネルギーを４．６ＭｅＶ、吸収線量を２４０ｋＧｙとして電子線を照射することにより作製された。処理ウェハＢは、第２の母材ウェハに対して、処理ウェハＡと同様に加速エネルギーを４．６ＭｅＶ、吸収線量を２４０ｋＧｙとして電子線を照射することにより作製された。処理ウェハＣは、第２の母材ウェハに対して、電子線を照射しないものである。
また、炭素及び酸素の不純物密度が異なる２種の母材ウェハを用意して、実施例に係る処理ウェハａ、ｂを作製した。処理ウェハａは、処理ウェハＡに用いた第１の母材ウェハに対して、加速エネルギーを２．０ＭｅＶ、吸収線量を６０ｋＧｙとして電子線を照射することにより作製された。処理ウェハｂは、処理ウェハＢに用いた第２の母材ウェハに対して、処理ウェハａと同様に加速エネルギーを２．０ＭｅＶ、吸収線量を６０ｋＧｙとして電子線を照射することにより作製された。即ち、実施例に係る処理ウェハａ、ｂは、比較例に係る処理ウェハＡ、Ｂよりも電子線の加速エネルギーを低く設定している。そして、比較例に係る処理ウェハＡ、Ｂ、Ｃ及び実施例に係る処理ウェハａ、ｂに対して、ＤＬＴＳ法を用いて複合欠陥の構成比率を測定した。
比較例に係る処理ウェハＡ、Ｂ、ＣのＤＬＴＳスペクトル波形を図２に示し、実施例に係る処理ウェハａ、ｂのＤＬＴＳスペクトル波形を図３に示す。図２及び図３の横軸は絶対温度であり、絶対温度が高いほど、結晶欠陥の準位が深くなることを示す。図２及び図３の縦軸は信号強度（静電容量の変化量）であり、信号強度が大きいほど、欠陥密度が高くなることを示す。
図２に示すように、比較例に係る処理ウェハＣでは、信号強度のピークが観察されず、電子線を照射していない生ウェハであるため、ドリフト領域１１中に結晶欠陥があまり発生していないことが分かる。なお、図２に示していないが、処理ウェハＡと同じ第１の母材ウェハに対して電子線を照射しない場合も同様に信号強度のピークが観察されない。また、比較例に係る処理ウェハＡ、Ｂでは、低温側（準位が浅い側）から順に、ＶＯ欠陥、ＶＶ欠陥、ＣｉＯｉ欠陥、Ｖ２Ｏ欠陥の複数のピークが観察される。また、第１及び第２の母材ウェハ間で炭素や酸素等の不純物密度が異なることに起因して、処理ウェハＡ、Ｂ間で、ＶＯ欠陥、ＶＶ欠陥、ＣｉＯｉ欠陥、Ｖ２Ｏ欠陥の信号ピーク強度が互いに乖離して、各種複合欠陥の構成比率にバラツキがあることが分かる。
一方、図３に示すように、実施例に係る処理ウェハａ、ｂでは、比較例に係る処理ウェハＡ、Ｂと比較して、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥、Ｖ２Ｏ欠陥等が発生しにくくなり、ＶＯ欠陥が支配的となっているのが分かる。したがって、第１及び第２の母材ウェハ間で炭素や酸素の不純物密度が異なる場合でも、処理ウェハａ、ｂ間において各種複合欠陥の構成比率を単純化して同等とすることができ、デバイス特性のバラツキの調整が容易となる。
また、図４に、Ｓｉからなる半導体基板に電子線を照射する場合の、電子線の加速エネルギーと飛程との関係のシミュレーション結果を示す。図４では、Ｓｉの密度を２．３２ｇ／ｃｍ ３と仮定し、多項式でフィッティングしている。電子線の加速エネルギーは、７００ｋｅＶ〜３ＭｅＶであることが好ましく、７００ｋｅＶ〜２ＭｅＶであることがより好ましい。
以上説明したように、本発明の第１の実施形態に係る半導体装置によれば、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上となるように結晶欠陥の欠陥密度が設定されていることにより、ドリフト領域１１中にＶＯ欠陥が支配的に形成され、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥等の複合欠陥が形成され難くなる。したがって、母材ウェハ間で炭素等の不純物密度が異なる場合でも、電子線照射後のデバイスのドリフト領域１１に対しては、各種複合欠陥の構成比率を単純化して炭素等の不純物密度に依存しない同等のレベルとすることができ、デバイス特性のバラツキの調整が容易となる。
＜半導体装置の製造方法＞
次に、図５〜図８を用いて、本発明の第１の実施形態に係る半導体装置（ダイオード）の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
（イ）まず、単結晶Ｓｉからなるｎ−型の母材ウェハ（半導体基板）１０を用意する。半導体基板１０には、意図的な添加をしないものの、半導体基板の製造方法に起因して炭素や酸素等の不純物元素が含まれている。そして、半導体基板１０の表面にホウ素（Ｂ）等のｐ型不純物イオンを注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図５に示すように、例えば不純物密度５×１０１７〜１×１０１９ ｃｍ −３程度のｐ＋型のアノード領域１２を形成する。
（ロ）次に、研削又はウェットエッチング等により、半導体基板１０を裏面側から除去し、半導体基板１０を所望の厚さ（例えば５０μｍ〜３００μｍ程度）とする。そして、半導体基板１０の裏面に砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物をイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図６に示すように、例えば不純物密度１×１０１９ ｃｍ −３〜１×１０２１ ｃｍ −３程度のｎ＋型のカソード領域１３を形成し、アノード領域１２とカソード領域１３に挟まれた半導体基板１０をドリフト領域１１とする。
（ハ）次に、スパッタ法又は蒸着法等により、図７に示すように、アノード領域１２の上面にＡｌ等からなるアノード電極１４を形成する。同様に、スパッタ法又は蒸着法等により、図８に示すようにカソード領域１３の裏面にＡｕ等からなるカソード電極１５を形成する。
（ニ）次に、図８に矢印で模式的に示すように、半導体基板１０に裏面側から電子線を照射することにより、半導体基板１０中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。この際、電子線の吸収線量は４０ｋＧｙ〜６０ｋＧｙ程度であり、電子線の加速エネルギーは３．０ＭｅＶ以下（例えば２．０ＭｅＶ）に設定される。電子線の加速エネルギーは、７００ｋｅＶ〜３ＭｅＶであることが好ましく、７００ｋｅＶ〜２ＭｅＶであることがより好ましい。その後、例えば水素雰囲気中、３６０℃〜３８０℃程度、９０分間の熱処理を行うことにより、電子線の照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、図１に示した本発明の第１の実施形態に係る半導体装置が完成する。
本発明の第１の実施形態に係る半導体装置の製造方法によれば、電子線を照射することにより結晶欠陥を発生させる際に、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなるように電子線の加速エネルギーを設定することにより、準位の浅いＶＯ欠陥を支配的に形成し、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥等を形成し難くすることができる。したがって、母材ウェハ（半導体基板）毎に炭素や酸素の不純物密度にバラツキがあっても、デバイスのドリフト領域に発生する欠陥準位及び欠陥密度の構成比を単純化して同等のレベルとすることができ、欠陥準位及び欠陥密度のバラツキに起因するデバイス特性のバラツキの調整が容易となる。
なお、本発明の第１の実施形態に係る半導体装置の製造方法においては、図８に示すように半導体基板１０の裏面側から電子線を照射する場合を説明したが、半導体基板１０の上面側から電子線を照射してもよい。また、半導体基板１０の裏面側にカソード電極１５を形成した後に電子線を照射する場合を説明したが、カソード電極１５を形成する前（例えばカソード領域１３を形成する工程と、カソード電極１５を形成する工程との間）に、半導体基板１０の上面側又は裏面側から電子線を照射してもよい。また、半導体基板１０に電子線照射後に電子線アニールを行わない場合もある。
（第２の実施形態）
＜半導体装置の構造＞
本発明の第２の実施形態に係る半導体装置として、トレンチゲート構造のＩＧＢＴを説明する。本発明の第２の実施形態に係る半導体装置は、図９に示すように、第１導電型（ｎ−型）のドリフト領域２１と、ドリフト領域２１の一部（上面側）に配置され、ドリフト領域２１よりも高不純物密度のｎ＋型の第１主電極領域（エミッタ領域）２３ａ，２３ｂと、ドリフト領域２１の他の一部（裏面側）にエミッタ領域２３ａ，２３ｂと離間して配置された第２導電型（ｐ型）の第２主電極領域（コレクタ領域）２８と、ドリフト領域２１を走行するキャリアの移動を制御する制御電極構造とを備える。
制御電極構造は、エミッタ領域２３ａ，２３ｂとドリフト領域２１の間に少なくとも設けられたｐ型のベース領域２２ａ，２２ｂと、ベース領域２２ａ，２２ｂ中の電位を静電的に制御して、キャリアの移動を制御するゲート電極２５とを備える。制御電極構造は更に、ベース領域２２ａ，２２ｂを貫通してドリフト領域２１の上部に達する凹部（トレンチ）の内面に設けられたゲート絶縁膜２４を、ベース領域２２ａ，２２ｂとゲート電極２５に挟まれるように備える。ゲート電極２５はゲート絶縁膜２４に介してトレンチ内に埋め込まれている。ゲート電極２５上には層間絶縁膜２６を介してエミッタ電極２７が配置されている。エミッタ電極２７は、エミッタ領域２３ａ，２３ｂ及びベース領域２２ａ，２２ｂに接する。
ドリフト領域２１とコレクタ領域２８の間には、ドリフト領域２１よりも高不純物密度のｎ型のフィールドストップ（ＦＳ層）３０が形成されている。コレクタ領域２８の裏面にはコレクタ電極２９が配置されている。
本発明の第２の実施形態に係る半導体装置（ＩＧＢＴ）のターンオン時には、エミッタ電極２７が接地され、コレクタ電極２９に正電圧が印加された状態で、ゲート電極２５にエミッタ電極２７に対して正電圧を印加することにより、ベース領域２２ａ，２２ｂの伝導度変調を起こし、素子を導通状態に導く。一方、ＩＧＢＴのターンオフ時には、ゲート電極２５にエミッタ電極２７に対して負電圧を印加することにより、ベース領域２２ａ，２２ｂ内に蓄積したホールがすべて消滅した時点で素子は阻止状態となり、ターンオフが完了する。
本発明の第２の実施形態に係る半導体装置において、第１の実施形態と同様に、キャリアのライムタイムを制御するため、ドリフト領域２１は、電子線の照射により形成された結晶欠陥を有する。結晶欠陥は、ＶＯ欠陥及びＶＯ欠陥に対して準位の深いＣｉＯｉ欠陥を含み、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上となるように結晶欠陥の欠陥密度が設定されている。なお、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度は、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して大きいほど好ましく、例えば１０倍以上大きいことが好ましい。
本発明の第２の実施形態に係る半導体装置によれば、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上となるように結晶欠陥の欠陥密度が設定されていることにより、ドリフト領域２１中にはＶＯ欠陥が支配的に形成され、ＶＯ欠陥に比して深い準位の複合欠陥が形成され難くなる。したがって、母材ウェハ間で炭素の不純物密度等の不純物の種類や不純物密度が異なる場合でも、デバイス間での各種複合欠陥の構成比率を同等とすることができ、デバイス特性のバラツキの調整が容易となる。
＜半導体装置の製造方法＞
次に、図１０〜図１８を用いて、本発明の第２の実施形態に係る半導体装置（ＩＧＢＴ）の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
（イ）まず、単結晶Ｓｉからなるｎ−型の半導体基板２０を用意する。半導体基板２０には、意図的な添加をしないものの、半導体基板の製造方法に起因して炭素や酸素等の不純物元素が含まれている。そして、半導体基板２０の上面側から、Ｂ等のｐ型不純物イオンを所定の深さで注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図１０に示すように、例えば不純物密度１×１０１７ ｃｍ −３程度のｐ型のベース領域２２を形成する。なお、ベース領域２２は半導体基板２０の上面にエピタキシャル成長してもよい。
（ロ）次に、半導体基板２０上にフォトレジスト膜３１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３１をパターニングする。パターニングされたフォトレジスト膜３１をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図１１に示すように、ベース領域２２ａ，２２ｂを貫通して半導体基板２０の上部に達する凹部（トレンチ）２０ｘを選択的に形成する。その後、フォトレジスト膜３１をＯ２プラズマ等で除去する。なお、半導体基板２０上に酸化膜を形成し、フォトレジスト膜３１によって酸化膜をパターニングした後、酸化膜をマスクとして用いて半導体基板２０の上部にまで到達するトレンチ２０ｘをドライエッチングにより形成してもよい。
（ハ）次に、熱酸化法等により、図１２に示すように半導体基板２０上及びトレンチ２０ｘの内面にシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜２４を形成する。そして、化学気相成長（ＣＶＤ）法等により、ゲート絶縁膜２４上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）２５ｘを堆積する。その後、ポリシリコン層２５ｘをエッチバックすることにより、図１３に示すように、トレンチ２０ｘの内部にゲート絶縁膜２４を介してポリシリコン層２５ｘ埋め込む。更に、酸化膜とポリシリコンとのエッチング選択比を用いて、図１４に示すように、ドライエッチングによりゲート絶縁膜２４をベース領域２２ａ，２２ｂの上面が露出するように選択的に除去する。
（ニ）次に、ベース領域２２ａ，２２ｂ上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物をイオン注入する。これと同時に、ポリシリコン層２５ｘにもイオン注入される。そして、フォトレジスト膜をＯ２プラズマ等で除去する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図１５に示すように、ベース領域２２ａ，２２ｂの上部の一部に例えば不純物密度１×１０２０ ｃｍ −３程度のｎ＋型のエミッタ領域２３ａ，２３ｂを選択的に形成する。エミッタ領域２３ａ，２３ｂの熱処理工程においては、ポリシリコン層２５ｘに注入されたイオンも活性化される。更に、ＣＶＤ法等により、図１６に示すように、ゲート電極２５、エミッタ領域２３ａ，２３ｂ及びベース領域２２ａ，２２ｂ上にＳｉＯ２膜等からなる層間絶縁膜２６を堆積する。
（ホ）次に、半導体基板２０の裏面側を、研削又はウェットエッチング等により除去し、半導体基板２０を所望の厚さ（例えば５０μｍ〜３００μｍ程度）とする。そして、半導体基板２０の裏面側からｎ型不純物及びｐ型不純物を所定の深さで順次イオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図１７に示すように、ｎ型のＦＳ層３０及び、例えば不純物密度１×１０２０ ｃｍ −３程度のｐ型のコレクタ領域２８を形成する。この結果、半導体基板２０のベース領域２２ａ，２２ｂとコレクタ領域２８に挟まれた領域がドリフト領域２１となる。
（ヘ）次に、層間絶縁膜２６上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜２６をゲート電極２５上に残るように選択的に除去する。その後、フォトレジスト膜をＯ２プラズマ等で除去する。
（ト）次に、スパッタ法又は蒸着法等により、図１８に示すように、エミッタ領域２３ａ，２３ｂ及びベース領域２２ａ，２２ｂ上の上面にＡｌ等からなるエミッタ電極２７を形成する。同様に、スパッタ法又は蒸着法等により、コレクタ領域２８の裏面にＡｕ等からなるコレクタ電極２９を形成する。
（チ）次に、図１８に矢印で模式的に示すように、半導体基板２０に裏面側から電子線を照射することにより、半導体基板２０中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。この際、電子線の吸収線量は４０ｋＧｙ〜６０ｋＧｙ程度であり、加速エネルギーは３．０ＭｅＶ以下（例えば２．０ＭｅＶ）に設定される。電子線の加速エネルギーは、７００ｋｅＶ〜３ＭｅＶであることが好ましく、７００ｋｅＶ〜２ＭｅＶであることがより好ましい。その後、例えば水素雰囲気中、３６０℃〜３８０℃程度、９０分間の熱処理を行うことにより、電子線の照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、図９に示した本発明の第２の実施形態に係る半導体装置が完成する。
本発明の第２の実施形態に係る半導体装置（ＩＧＢＴ）の製造方法によれば、半導体基板２０に電子線を照射することにより結晶欠陥が発生するが、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなるように電子線の加速エネルギーを設定している。このため、ドリフト領域２１中にＶＯ欠陥を支配的に形成し、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥等が形成され難くすることができる。したがって、母材ウェハ毎に炭素等の不純物密度が異なる場合であっても、電子線照射後の処理ウェハにおける結晶欠陥の構成比を単純化して炭素等の不純物密度に依存しない同等のレベルとすることができるので、デバイス特性のバラツキの調整が容易となる。
なお、本発明の第２の実施形態に係る半導体装置の製造方法においては、図１８に示すように半導体基板２０の裏面側から電子線を照射する場合を説明したが、半導体基板２０の上面側から電子線を照射してもよい。また、半導体基板２０の裏面側にコレクタ電極２９を形成した後に電子線を照射する場合を説明したが、コレクタ電極２９を形成する前（例えば、エミッタ電極２７を形成する工程と、コレクタ電極２９を形成する工程との間）に、半導体基板２０の上面側又は裏面側から電子線を照射してもよい。また、半導体基板２０に電子線照射後に電子線アニールを行わない場合もある。
（第３の実施形態）
＜半導体装置の構造＞
本発明の第３の実施形態に係る半導体装置は、図１９に示すように、第１導電型（ｎ＋型）の第１主電極領域（カソード領域）３１と、カソード領域３１上に設けられ、カソード領域３１よりも低不純物密度の第１導電型（ｎ型）の第１のドリフト領域３２と、第１のドリフト領域３２上に設けられ、第１のドリフト領域３２よりも低不純物密度の第１導電型（ｎ−型）の第２のドリフト領域３３とを備えるＦＷＤである。
カソード領域３１は、例えばＦＺ法、ＣＺ法又はＭＣＺ法等により製造された単結晶Ｓｉからなる半導体基板（シリコンウェハ）を出発材料として構成される。カソード領域３１を構成する半導体基板の厚さは例えば５０μｍ〜３００μｍ程度であり、要求される耐圧等に応じて適宜選択可能である。
第１のドリフト領域３２及び第２のドリフト領域３３は、エピタキシャル成長層からなる。第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時には、第１のドリフト領域３２及び第２のドリフト領域３３に意図的に炭素や酸素等の不純物元素を添加している。第１のドリフト領域３２及び第２のドリフト領域３３の厚さは同程度であってもよく、第１のドリフト領域３２が第２のドリフト領域３３よりも厚くてもよく、第１のドリフト領域３２が第２のドリフト領域３３よりも薄くてもよい。第１のドリフト領域３２及び第２のドリフト領域３３のそれぞれの厚さは例えば２０μｍ〜１００μｍ程度である。
第２のドリフト領域３３の上部には、互いに離間するように第２導電型（ｐ＋型）の第２主電極領域（アノード領域）３５ａ，３５ｂ，３５ｃが設けられている。アノード領域３５ａ，３５ｂ，３５ｃの間には、第２のドリフト領域３３よりも高不純物密度の第１導電型（ｎ＋型）のｎ＋型領域３４ａ，３４ｂが設けられている。ｎ＋型領域３４ａ，３４ｂの深さは、アノード領域３５ａ，３５ｂ，３５ｃの深さよりも浅い。
アノード領域３５ａ，３５ｂ，３５ｃ及びｎ＋型領域３４ａ，３４ｂの上面にはアノード電極３７が配置されている。アノード電極３７の材料としては、例えばＡｌや、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。カソード領域３１の裏面には、カソード領域３１よりも高不純物密度の第１導電型（ｎ＋＋型）のカソードコンタクト領域３６が設けられている。カソードコンタクト領域３６の裏面にはカソード電極３８が配置されている。カソード電極３８としては、例えばＡｕからなる単層膜や、Ａｌ、Ｎｉ、Ａｕの順で積層された金属膜が使用可能である。
本発明の第３の実施形態に係る半導体装置においては、本発明の第１及び第２の実施形態に係る半導体装置と同様に、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなるように欠陥密度が設定されている。このように欠陥密度を制御することにより、第１ドリフト領域３２及び第２ドリフト領域３３中にＶＯ欠陥が支配的に形成され、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥、ＶＶ欠陥、Ｖ２Ｏ欠陥等は形成され難くなる。したがって、母材ウェハ間で炭素等の不純物密度が異なる場合でも、電子線照射後のデバイスの第１ドリフト領域３２及び第２ドリフト領域３３に対しては、各種複合欠陥の構成比率を単純化して炭素等の不純物密度に依存しない同等のレベルとすることができ、デバイス特性のバラツキの調整が容易となる。
更に、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時に添加する酸素又は炭素等の不純物元素の含有量を調整することにより、ＤＬＴＳ法の測定において同定されるＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）が１．０〜１．５の範囲に設定されている。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）が２．０〜２．５の範囲に設定されている。これにより、ＦＷＤの逆回復特性をソフトリカバリーで低サージとすることができる。
或いは、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時に添加する酸素又は炭素等の不純物元素の含有量を調整することにより、ＤＬＴＳ法の測定において同定されるＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）が１．６〜２．０の範囲に設定されていてもよい。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）が２．６〜３．０の範囲に設定されていてもよい。これにより、ＦＷＤの逆回復特性をハードリカバリーで低損失とすることができる。
従来のエピウェハを用いたＦＷＤにおいては、逆回復サージ電圧Ｖａｋｐや逆回復損失Ｅｒｒを抑制するために、エピタキシャル成長層の厚みや比抵抗のパラメータを調整していた。或いは、電子線照射量や照射後のアニール温度・時間を調整することで、順方向電圧ＶＦの狙い目を調整していた。しかしながら、エピタキシャル成長層の厚みや比抵抗を変更すると、逆回復特性以外の静特性、特に耐圧ＶＲに影響を与えてしまい、デバイス内部の電位分布が変わり、信頼性耐量が低下するリスクがある。また、ライフタイム制御（電子線照射）の条件を変更することでトレードオフカーブ内でのサージ電圧を調整する方法では、チップの順方向電圧ＶＦや損失の狙い目が変わってしまい、製品の特性要求を満たせない場合がある。
これに対して、本発明の第３の実施形態に係る半導体装置によれば、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時の不純物元素の含有量を調整することにより、エピタキシャル成長層である第１のドリフト領域３２及び第２のドリフト領域３３の比抵抗や厚さ等の仕様を変更することなく、同一の第１のドリフト領域３２及び第２のドリフト領域３３の厚さであっても、同一の順方向電圧ＶＦのときにＦＷＤの逆回復波形をソフト化（低サージ）、或いはハード化（低損失）に調整することができる。
なお、本発明の第３の実施形態に係る半導体装置では、カソード領域３１上に、第１のドリフト領域３２及び第２のドリフト領域３３の２層のエピタキシャル成長層を積層した構造を例示したが、カソード領域３１上のエピタキシャル成長層が１層であってもよく、或いは３層以上の多層であってもよい。
＜実施例＞
２種類の異なる母材ウェハを用いて、第１のドリフト領域３２の厚さと第２のドリフト領域３３の厚さを同一として、図１９に示した本発明の第３の実施形態に係る半導体装置の構造を有する試料Ａ〜Ｃ及び試料Ｄ〜Ｆをそれぞれ作製した。試料Ａ〜Ｃ及び試料Ｄ〜Ｆは、同様の製造方法であるが、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時において、試料Ａ〜Ｃでは、試料Ｄ〜Ｆに対して、炭素濃度を低く設定するとともに、酸素含有量を低く設定している。試料Ａ〜Ｃは、吸収線量を６０ｋＧｙ、８０ｋＧｙ、１００ｋＧｙと変えて電子線を照射し、その後のアニール温度は共通で３６０℃、アニール時間は共通で１時間とした。一方、試料Ｄ〜Ｆは、吸収線量を８０ｋＧｙ、１００ｋＧｙ、１２０ｋＧｙと変えて電子線を照射し、その後のアニール温度は共通で３６０℃、アニール時間は共通で１時間とした。作製した試料Ａ〜Ｆに対して、ＤＬＴＳ法を用いて複合欠陥の構成比率を測定した。
試料Ａ〜ＣのＤＬＴＳスペクトル波形を図２０（ａ）に示し、図２０（ａ）の部分拡大図を図２０（ｂ）に示す。試料Ｄ〜ＦのＤＬＴＳスペクトル波形を図２１（ａ）に示し、図２１（ａ）の部分拡大図を図２１（ｂ）に示す。図２０（ａ）及び図２１（ａ）から、試料Ａ〜Ｆのいずれも、ＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなっているのが分かる。
図２０（ｂ）に示すように、試料Ａ〜Ｃについては、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）が１．０〜１．５の範囲となっていることが分かる。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）が２．０〜２．５の範囲となっていることが分かる。
一方、試料Ｄ〜Ｆについては、図２１（ｂ）から、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）が１．６〜２．０の範囲となっていることが分かる。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）が２．６〜３．０の範囲となっていることが分かる。
図２２（ａ）は、試料Ａ〜ＦについてのＣｉＯｉ欠陥の準位の信号ピーク強度と順方向電圧ＶＦとの関係を示すグラフであり、図２２（ｂ）は、試料Ａ〜ＦについてのＣｉＯｉ欠陥の準位の信号ピーク強度と逆回復損失Ｅｒｒとの関係を示すグラフであり、図２２（ｃ）は、試料Ａ〜ＦについてのＣｉＯｉ欠陥の準位の信号ピーク強度と逆回復サージ電圧Ｖａｋｐとの関係を示すグラフである。図２２（ａ）〜図２２（ｃ）に示すように、試料Ａ〜Ｃのように、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して、線形的な依存性を持たせることにより、ソフトリカバリーで低サージとすることができる。一方、試料Ｄ〜Ｆのように、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して、非線形的な依存性を持たせることにより、ハードリカバリーで低損失とすることができる。ＣｉＯｉ欠陥の準位の信号ピーク強度に対する非線形依存性は、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時の炭素濃度を低くするとともに、酸素含有量も低くすることにより実現できる。
図２３（ａ）は、試料Ａ〜Ｆの順方向電圧ＶＦと逆回復損失Ｅｒｒとの関係を示すグラフであり、図２３（ｂ）は、試料Ａ〜Ｆの順方向電圧ＶＦと逆回復時間Ｔｒｒとの関係を示すグラフであり、図２３（ｃ）は、試料Ａ〜Ｆの順方向電圧ＶＦと逆回復電荷量Ｑｒｒとの関係を示すグラフである。図２４（ａ）は、試料Ａ〜Ｆの順方向電圧ＶＦと逆回復電流Ｉｒｐとの関係を示すグラフであり、図２４（ｂ）は、試料Ａ〜Ｆの順方向電圧ＶＦと逆回復サージ電圧Ｖａｋｐとの関係を示すグラフである。図２３（ａ）〜図２４（ｂ）から、試料Ａ〜Ｃはソフトリカバリーで低サージとなっており、試料Ｄ〜Ｆはハードリカバリーで低損失となっていることが分かる。
＜半導体装置の製造方法＞
次に、図２５（ａ）〜図２６（ｂ）を用いて、本発明の第３の実施形態に係る半導体装置（ダイオード）の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
（イ）まず、図２５（ａ）に示すように単結晶Ｓｉからなるｎ＋型の母材ウェハ（半導体基板）３０を用意する。半導体基板３０には、ｎ型の不純物元素の他、半導体基板の製造方法に起因して炭素や酸素等の不純物元素が含まれている。半導体基板３０の上面に、酸素及び炭素等の不純物元素の含有量を調整しながら、半導体基板３０よりも低不純物密度のｎ型の第１のドリフト領域３２をエピタキシャル成長させる。その後、第１のドリフト領域３２上に、酸素及び炭素等の不純物元素の含有量を調整しながら、図２５（ｂ）に示すように、第１のドリフト領域３２よりも低不純物密度のｎ−型の第２のドリフト領域３３をエピタキシャル成長させる。
（ロ）次に、第２のドリフト領域３３の表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、第２のドリフト領域３３の表面にＢ等のｐ型不純物イオンを注入する。その後、フォトレジスト膜を除去して熱処理を行うことにより、注入されたイオンを活性化させ、例えば不純物密度５×１０１７〜１×１０１９ ｃｍ −３程度のｐ＋型のアノード領域３５ａ，３５ｂ，３５ｃを形成する。更に、第２のドリフト領域３３の表面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、第２のドリフト領域３３の表面にＡｓやＰ等のｎ型不純物イオンを注入する。その後、フォトレジスト膜を除去して熱処理を行うことにより、注入されたイオンを活性化させ、図２５（ｃ）に示すように、アノード領域３５ａ，３５ｂ，３５ｃの間にｎ＋型領域３４ａ，３４ｂを形成する。
（ハ）次に、必要があれば、研削又はウェットエッチング等により、半導体基板３０を裏面側から除去し、半導体基板３０を所望の厚さ（例えば５０μｍ〜３００μｍ程度）とする。そして、半導体基板３０の裏面にＡｓやＰ等のｎ型不純物をイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図２６（ａ）に示すように、例えば不純物密度１×１０１９ ｃｍ −３〜１×１０２１ ｃｍ −３程度のｎ＋＋型のカソードコンタクト領域３６を形成し、第１のドリフト領域３２とカソードコンタクト領域３６に挟まれた半導体基板３０をカソード領域３１とする。
（ニ）次に、スパッタ法又は蒸着法等により、アノード領域３５ａ，３５ｂ，３５ｃ及びｎ＋型領域３４ａ，３４ｂの上面にＡｌ等からなるアノード電極３７を形成する。同様に、スパッタ法又は蒸着法等により、図２６（ｂ）に示すように、カソードコンタクト領域３６の裏面にＡｕ等からなるカソード電極３８を形成する。
（ホ）次に、図２６（ｃ）に矢印で模式的に示すように、カソード電極３８の裏面側から電子線を照射することにより第１のドリフト領域３２及び第２のドリフト領域３３中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。この際、電子線の吸収線量は４０ｋＧｙ〜６０ｋＧｙ程度であり、電子線の加速エネルギーは３．０ＭｅＶ以下（例えば２．０ＭｅＶ）に設定される。その後、例えば水素雰囲気中、３６０℃〜３８０℃程度、９０分間程度の熱処理を行うことにより、電子線の照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、図１９に示した本発明の第３の実施形態に係る半導体装置が完成する。なお、カソードコンタクト領域３６を先に形成してから、アノード領域３５ａ，３５ｂ，３５ｃを形成する手順であってもよい。
本発明の第３の実施形態に係る半導体装置の製造方法によれば、電子線を照射することにより結晶欠陥を発生させる際に、ＤＬＴＳ法の測定において同定されるＶＯ欠陥の準位の信号ピーク強度が、ＣｉＯｉ欠陥の準位の信号ピーク強度に対して５倍以上大きくなるように電子線の加速エネルギーを設定することにより、準位の浅いＶＯ欠陥を支配的に形成し、ＶＯ欠陥に比して深い準位のＣｉＯｉ欠陥等を形成し難くすることができる。
更に、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時に添加する酸素又は炭素等の不純物元素の含有量を調整することにより、ＤＬＴＳ法の測定において同定されるＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）を１．０〜１．５に設定する。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）を２．０〜２．５に設定する。これにより、ＦＷＤの逆回復特性をソフトリカバリーで低サージとすることができる。
或いは、第１のドリフト領域３２及び第２のドリフト領域３３のエピタキシャル成長時に添加する酸素又は炭素等の不純物元素の含有量を調整することにより、ＤＬＴＳ法の測定において同定されるＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＣｉＯｉ欠陥の準位の信号ピーク強度Ｐ１の比（Ｐ１／Ｐ２）を１．６〜２．０に設定してもよい。更に、ＣｉＯｉ欠陥の準位の信号ピークとＶＶ又はＶ２Ｏ欠陥の準位の信号ピークとの間の谷のピーク強度Ｐ２に対するＶＶ又はＶ２Ｏ欠陥の準位の信号ピーク強度Ｐ３の比（Ｐ３／Ｐ２）を２．６〜３．０に設定してもよい。これにより、ＦＷＤの逆回復特性をハードリカバリーで低損失とすることができる。
（その他の実施形態）
上記のように、本発明は第１〜第３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１〜第３の実施形態では、縦型構造の半導体装置について例示的に説明したが、第１主電極領域と第２主電極領域とがドリフト領域を構成する半導体基板の同一表面上に配置された横型デバイス（プレーナ型デバイス）であっても構わない。
更に、本発明の半導体装置の制御電極構造は、第２の実施形態で一例として挙げた絶縁ゲート構造を有するＩＧＢＴに限定されるものではない。例えば、ＳＩサイリスタやＧＴＯ等の接合ゲート構造によってキャリアの走行を制御する制御電極構造を備えた半導体装置にも本発明のドリフト領域の構造は適用可能である。よって、電子線の照射によりキャリアのライフタイムの制御が可能な半導体装置であれば、種々の半導体装置に適用できる。更に、ダブルゲート型ＳＩサイリスタ等のように、第２主電極領域の近傍のドリフト領域の内部に第２のゲート構造を備える半導体装置であっても構わない。
さらにまた、上述したように、特にドリフト領域を構成する部分の単結晶Ｓｉからなる半導体基板は、例えばフローティングゾーン（ＦＺ）法、チョクラルスキー（ＣＺ）法、または磁場印加型チョクラルスキー（ＭＣＺ）法等により製造された単結晶Ｓｉでも良いし、支持母体となる単結晶Ｓｉ基板上に形成されたエピタキシャル成長層であってもよい。
また、キャリアのライフタイムの制御は、電子線照射に限らず、ヘリウム照射やプロトン照射で有ってもよい。特にヘリウム照射であってもよく、ヘリウム照射および熱処理の結果、上記ＶＶ欠陥、Ｖ２Ｏ欠陥、ＣｉＯｉ欠陥を含み、且つこれらが上記の所定の比率であってもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１０，３０…半導体基板
１１，２１，３２，３３…ドリフト領域
１２，３５ａ，３５ｂ，３５ｃ…アノード領域
１３，３１…カソード領域
１４，３７…アノード電極
１５，３８…カソード電極
２２，２２ａ，２２ｂ…ベース領域
２３ａ，２３ｂ…エミッタ領域
２４…ゲート絶縁膜
２５…ゲート電極
２６…層間絶縁膜
２７…エミッタ電極
２８…コレクタ領域
２９…コレクタ電極
３０…フィールドストップ層
３４ａ，３４ｂ…ｎ＋型領域
３６…カソードコンタクト領域

Claims (10)

  1. 電子線の照射によって発生した結晶欠陥を有する第１導電型のドリフト領域と、
    前記ドリフト領域の一部に配置され、前記ドリフト領域よりも高不純物密度の第１導電型の第１主電極領域と、
    前記ドリフト領域の他の一部に前記第１主電極領域と離間して配置された第２導電型の第２主電極領域と、
    を備え、
    前記結晶欠陥が、空孔と酸素からなる第１の複合欠陥と、炭素と酸素からなる第２の複合欠陥とを含み、深準位過渡分光法の測定において同定される前記第１の複合欠陥の準位の信号ピーク強度が、前記第２の複合欠陥の準位の信号ピーク強度の５倍以上となるように前記結晶欠陥の欠陥密度が設定され、
    前記深準位過渡分光法の測定において同定される前記第２の複合欠陥の準位の信号ピークと、２つの空孔又は２つの空孔と酸素からなる第３の複合欠陥の準位の信号ピークとの間の谷の極小値の信号強度に対する前記第２の複合欠陥の準位の信号ピーク強度の比が１．０〜１．５の範囲に設定され、且つ前記信号強度に対する前記第３の複合欠陥の準位の信号ピーク強度の比が２．０〜２．５の範囲に設定されていることを特徴とする半導体装置。
  2. 前記ドリフト領域を走行するキャリアの移動を制御する制御電極構造を更に備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記制御電極構造は、
    前記第１主電極領域と前記ドリフト領域の間に少なくとも設けられた第２導電型のベース領域と、
    該ベース領域中の電位を静電的に制御して、前記キャリアの移動を制御するゲート電極と、
    を備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１主電極領域は前記ドリフト領域の上面に配置され、
    前記第２主電極領域は前記ドリフト領域の裏面に配置されている
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記制御電極構造は、
    前記ベース領域を貫通して前記ドリフト領域の上部に達する凹部の内面に設けられたゲート絶縁膜を、前記ベース領域と前記ゲート電極に挟まれるように更に備え、
    前記ベース領域の電位を前記ゲート絶縁膜を介して前記ゲート電極で静電的に制御する
    ことを特徴とする請求項４に記載の半導体装置。
  6. 空孔と酸素からなる第１の複合欠陥と、炭素と酸素からなる第２の複合欠陥とを含む半導体装置の製造方法であって、
    第１導電型の半導体基板の一部に、前記半導体基板よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
    前記半導体基板の他の一部に、前記第１主電極領域と離間するように第２導電型の第２主電極領域を形成する工程と、
    前記半導体基板に電子線を照射することにより、前記半導体基板中に結晶欠陥を発生させる工程と、
    を含み、
    深準位過渡分光法の測定において同定される前記第１の複合欠陥の準位の信号ピーク強度が、前記第２の複合欠陥の準位の信号ピーク強度の５倍以上となるように前記電子線の加速エネルギーが設定され、
    前記深準位過渡分光法の測定において同定される前記第２の複合欠陥の準位の信号ピークと、２つの空孔又は２つの空孔と酸素からなる第３の複合欠陥の準位の信号ピークとの間の谷の極小値の信号強度に対する前記第２の複合欠陥の準位の信号ピーク強度の比が１．０〜１．５の範囲に設定され、且つ前記信号強度に対する前記第３の複合欠陥の準位の信号ピーク強度の比が２．０〜２．５の範囲に設定されていることを特徴とする半導体装置の製造方法。
  7. 前記第１主電極領域は、前記半導体基板の上面に形成され、
    前記第２主電極領域は、前記半導体基板の裏面に形成される
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１主電極領域と前記半導体基板の間に第２導電型のベース領域を形成する工程と、
    前記ベース領域を貫通して前記半導体基板の上部に達する凹部を形成する工程と、
    前記凹部の内面にゲート絶縁膜を形成する工程と、
    前記ベース領域中の電位を制御するゲート電極を、前記ゲート絶縁膜を介して前記凹部の内部に埋め込むように形成する工程と、
    を更に含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記電子線の加速エネルギーは３ＭｅＶ以下であることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記結晶欠陥を発生させる工程では、前記電子線の吸収線量を４０ｋＧｙ以上６０ｋＧｙ以下、且つ前記電子線の加速エネルギーを７００ｋｅＶ以上３ＭｅＶ以下とすることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
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