KR940006262A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR940006262A
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conductive
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monocrystalline silicon
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다카오 아키바
고주 노나카
마사아키 가미야
유타카 사이토
히토미 와타나베
Original Assignee
하라 레이노스케
세이코덴시고교 가부시키가이샤
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    • H01L27/0921Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Abstract

본 발명은 센서로부터의 프로일렉트릭 케리어를 방지하고 반도체 이미지센서 장치의 성형특성을 개선시킴과 동시에 바이폴라소자를 갖는 반도체장치의 스위칭특성을 위해 CMOS 구조를 채용한 반도체 집적회로장치의 랫치-업 저항을 개선시키기 위한 것이다. 2MeV, 1E15/㎤이상의 전자비임이 기판의 모노크리스탈 실리콘 반도체영역에 조사되며 이에 따라 200℃이상의 고열을 이용하여 열처리를 행한다. 그 결과, 원자가 대역 EV로부터의 활성에너지를 갖도록 150K에서 0.leV이고 그 농도가 대략 1.2-1.7E15/㎤ 딥레벨 트랩이 얻어진다. 실리콘 대역갭의 재결합중심으로 작용하는 상기 레벨을 갖는 반도체 기판이 얻어진다. 본 반도체 기판의 칩사이즈는 증가하지 않으며, epi웨이퍼를 사용하지 않으므로 코스트로 절감된다. 뿐만 아니라, 반도체 집적회로장치의 전기적 특성을 평가한 이전 또는 이후에 반도체 집적회로 장치를 제조하는 것이 가능하다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체장치의 제1실시예로써, 반도체 집적회로장치의 일부분을 도시한 개략적인 단면도,
제2도는 본 발명에 따른 반도체장치의 제1실시예로써, 반도체 집적회로 장치의 또 다른 부분을 도시한 평면도,
제3도는 본 발명에 따른 반도체 장치의 제1실시예로써, 반도체 집적회로장치의 제조방법인 전자비임 조사법을 도시한 개략도,
제4도는 반도체집적회로장치의 랫치-업 저항을 측정하는데 적용되는 회로를 도시한 개략적인 블록도.

Claims (9)

  1. 농도가 1.6×1013- 2.0×1013cm-3인 모노크리스탈 실리콘 반도체영역에서 활성에너지가 150K에서 0.28 - 0.32ev인 크리스탈 결함이 헝성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 활성에너지가 150K에서 0.1eV이하인 크리스탈 결함은 1.2-1015cm-3~ 1.7×1015cm-3의 농도로 생성되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 모노크리스탈 실리콘 반도체영역에는 N-형 절연게이트 전계효과 트랜지스터와 P-형 절연게이트 전계효과트랜지스터로 구성된 상보형 절연게이트 전계효과트랜지스터가 배열된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 모노크리스탈 실리콘반도체 영역에는 다수의 포토센서가 미리 예정된 간격으로 배열된 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 모노크리스탈 실리콘 반도체영역의 일부분에는 제1도전형 베이스 영역이 구성되고, 실리콘 반도체 영역에는 상기 베이스영역에 인접해서 제2도전형 에미터영역 및 컬렉터 영역이 구성된 것을 특징으로 하는 반도체장치.
  6. 기판에 구성된 제1도전형 모노크리스탈 실리콘 반도체영역의 일부분에 제2도전형 불순물영역을 형성하는 스텝과, 상기 제1도전형 모노크리스탈 실리콘반도체영역 및 상기 제2도전형 불순물영역에 각각의 전극을 구성시키는 스텝과, 상기 제1도전형 모노크리스탈 실리콘 반도체영역, 상기 제2도전형 불순물영역 및 상기 전극을 커버하는 부동태화막을 형성하는 스텝과, 상기 제1도전형 모노크리스탈 실리콘 반도체 영역, 상기 제2도전형 불순물 영역 및 상기 전극을 커버하는 부동태화막을 형성하는 스텝과, 2MeV이상의 에너지를 갖는 전자비임을 1×1014cm-2의 밀도로 상기 제1도전형 모노크리스탈 실리콘 반도체 영역에 조사하는 스텝으로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 전자비임을 조사하기 이전에 반도체 장치의 특성을 평가하는 스텝이 추가구성된 것을 특징으로 하는 반도체 제조 방법.
  8. 제6항에 있어서, 상기 전자비임을 조사하는 스텝 이후에 200∼300℃의 열을 이용하여 열처리하는 스텝이 추가 구성된 것을 특징으로 하는 반도체 제조방법.
  9. 제6항에 있어서, 상기 전자비임조사스텝은 진공도가 1×10-2Torr인 기체에 의해 행해지는 것을 특징으로 하는 반도체 조사방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930011754A 1992-06-25 1993-06-25 반도체장치 및 그 제조방법 KR940006262A (ko)

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JP92-167076 1992-06-25

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