JP5751106B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、キャリアのライフタイムを制御するライフタイムキラーが形成された半導体装置の製造方法に関するものである。

従来より、例えば、特許文献１には、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子にライフタイムキラーが形成された半導体装置が提案されている。

具体的には、この半導体装置は、Ｎ⁻型ドリフト層の表層部にＰ型ベース層が選択的に形成されており、Ｐ型ベース層の表面にＮ^＋型エミッタ領域が形成されている。そして、Ｐ型ベース層およびＮ⁻型ドリフト層のうちＰ型ベース層が形成されていない部分の表面にはゲート電極が形成されている。また、Ｎ^＋型エミッタ領域およびＰ型ベース層のうちＮ^＋型エミッタ領域に挟まれた表面には、エミッタ電極が形成されている。さらに、Ｎ⁻型ドリフト層の裏面にはＰ型コレクタ層が形成されており、Ｐ型コレクタ層上にコレクタ電極が形成されている。そして、Ｎ⁻型ドリフト層内には、キャリアのライフタイムを制御してスイッチング損失を低減させるライフタイムキラーが形成されている。

このような半導体装置は、ドリフト層を構成する半導体基板に、Ａｌ薄膜をアブソーバとしてＨｅ^３＋やＨ^２＋等のイオンを照射するイオン照射を行ってライフタイムキラーを形成することにより製造される。

特開平１０−５０７２４号公報

しかしながら、上記のように、ライフタイムキラーをイオン照射により形成する場合には、オン電圧ばらつきや特性ばらつきが発生してしまうという問題がある。

すなわち、半導体基板にイオン照射を行うと、照射されたイオンは、格子核を弾き飛ばして減速する核阻止と、半導体基板中の電子間のクーロン力によって減速する電子阻止の２つの要因によって減速する。そして、この減速する過程において半導体基板中の結晶格子が乱されることによってライフタイムキラー（欠陥）が形成される。また、Ａｌ薄膜をアブソーバとするが、アブソーバ自体の膜厚のばらつきも存在する。このため、ライフタイムキラーの分布幅は、核阻止、電子阻止、アブソーバの３つの要因によって決定されることになり、イオン種や照射条件にも依存するが、同じ照射条件で形成しても数〜数十μｍの分布ばらつきが発生する。このため、オン電圧ばらつきや特性ばらつきが発生することになる。

本発明は上記点に鑑みて、ライフタイムキラーが形成されてなる半導体装置において、オン電圧ばらつきや特性ばらつきを抑制することのできる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ドリフト層（１）を構成する半導体基板（１ａ）を用意する工程と、半導体基板（１ａ）の裏面からコレクタ層（１０）を構成する不純物をイオン注入するイオン注入工程と、半導体基板（１ａ）の裏面からレーザを照射して不純物を活性化させてコレクタ層（１０）を形成する活性化工程と、半導体基板（１ａ）の裏面からレーザを照射してライフタイムキラー（１３）を形成するライフタイムキラー形成工程と、を行うことを特徴としている。

このような製造方法によれば、レーザを照射してライフタイムキラー（１３）を形成しているため、ライフタイムキラー（１３）の分布幅は波長のみに依存する。すなわち、ライフタイムキラー（１３）の分布幅を決定する要因が１つとなる。このため、ライフタイムキラー（１３）をイオン照射により形成する場合と比較して、分布幅がばらつくことを抑制することができ、オン電圧ばらつきや特性ばらつきを抑制することができる。

また、フィールドストップ層（１２）の膜厚よりも短い波長を有するレーザを照射してライフタイムキラー（１３）を形成するため、フィールドストップ層（１２）にライフタイムキラー（１３）を形成することができる。そして、このように、ライフタイムキラー（１３）を形成することにより、ライフタイムキラー（１３）によってリーク電流が増加することを抑制することができる。

すなわち、ドリフト層（１）にライフタイムキラー（１３）を形成すると、ターンオフ時にドリフト層（１）とベース層（２）との間に形成される空乏層がライフタイムキラー（１３）に到達してリーク電流が発生する可能性がある。しかしながら、レーザの波長をフィールドストップ層（１２）の膜厚よりも短くしてライフタイムキラー（１３）をフィールドストップ層（１２）に形成することにより、空乏層がライフタイムキラー（１３）に達することを抑制することができる。このため、リーク電流が増加することを抑制することができる。

この場合、請求項２に記載の発明のように、ライフタイムキラー形成工程では、フィールドストップ層形成予定領域またはフィールドストップ層（１２）のうち、半導体基板（１ａ）の裏面側を焦点深度としてレーザを照射することが好ましい。

このようにレーザを照射することにより、ライフタイムキラー（１３）がドリフト層（１）に形成されることを抑制することができ、リーク電流が増加することを抑制することができる。

また、請求項３に記載の発明のように、イオン注入工程では、半導体基板（１ａ）の裏面からコレクタ層（１０）およびフィールドストップ層（１２）を構成する不純物をイオン注入すると共に、コレクタ層（１０）に隣接する第１導電型のカソード層（１６）を形成するための不純物をイオン注入し、活性化工程では、不純物を活性化させてコレクタ層（１０）、フィールドストップ層（１２）およびカソード層（１６）を形成することができる。このように、カソード層（１６）を有するダイオード素子を形成してなる半導体装置にライフタイムキラー（１３）を形成する場合にも本発明を適用することができる。

この場合、請求項４に記載の発明のように、ライフタイムキラー形成工程では、フィールドストップ層（１２）のうちコレクタ層（１０）上のみにレーザを照射してライフタイムキラー（１３）を形成することが好ましい。

これによれば、カソード層（１６）上にはライフタイムキラー（１３）が形成されないため、ダイオード素子の順方向電圧を増加させることなく、スイッチング損失を低減することができる。

また、請求項５に記載の発明のように、活性化工程およびライフタイムキラー形成工程のうち後に行われる工程では、先に行われた工程のレーザの余熱が半導体基板（１ａ）に存在する状態で行うことが好ましい。

これによれば、半導体基板（１ａ）に余熱が存在しない状態で後の工程を行う場合と比較して、同じエネルギーのレーザを照射しても半導体基板（１ａ）を高温まで加熱することができる。

そして、請求項６に記載の発明のように、活性化工程は、ライフタイムキラー形成工程を行った後に行うことができる。

これによれば、活性化工程においてレーザを照射した際にライフタイムキラー（１３）の欠陥密度やエネルギー準位を安定させることができるため、製品テストや組み付け工程時等に熱が印加されてもこの熱によってライフタイムキラー（１３）の状態が変化することを抑制することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態の製造方法により製造された半導体装置の断面構成を示す図である。 欠陥形成レーザおよび活性化レーザを照射する際の模式図である。 図２中のＡ−Ａ線の熱分布を示す図である。 本発明の第２実施形態における欠陥形成レーザを照射する際の模式図である。 図４中のＢ−Ｂ線の熱分布を示す図である。 本発明の第３実施形態の製造方法により製造された半導体装置の断面構成を示す図である。 本発明の第４実施形態の製造方法により製造された半導体装置の断面構成を示す図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態の製造方法により製造された半導体装置の断面構成を示す図であり、図１の半導体装置はＩＧＢＴ素子が形成されたものである。

図１に示されるように、半導体装置は、ドリフト層１として機能するＮ⁻型のシリコン等で構成される半導体基板１ａを備えている。そして、Ｎ⁻型ドリフト層１の表面側には、所定深さのＰ型ベース層２が形成されている。さらに、Ｐ型ベース層２を貫通してＮ⁻型ドリフト層１まで達するように複数個のトレンチ３が形成されており、このトレンチ３によってＰ型ベース層２が複数個に分離されている。

トレンチ３は、複数所定のピッチ（間隔）で形成されており、所定方向（図１では紙面奥行き方向）において各トレンチ３が平行に延設されたストライプ構造、もしくは平行に延設された後その先端部において引き回されることで環状構造とされている。

そして、隣接するトレンチ３同士の間に配置されているＰ型ベース層２の表層部には、トレンチ３の側面に接するようにＮ^＋型エミッタ領域４が形成されていると共に、トレンチ３の側面から離間した位置にＰ^＋型ボディ領域５が形成されている。具体的には、Ｎ^＋型エミッタ領域４は、トレンチ３の長手方向に沿ってトレンチ３の側面に接するように棒状に延設され、トレンチ３の先端よりも内側で終端する構造とされている。また、Ｐ^＋型ボディ領域５は、２つのＮ^＋型エミッタ領域４に挟まれてトレンチ３の長手方向（つまりＮ^＋型エミッタ領域４）に沿って棒状に延設されており、トレンチ３の先端よりも内側で終端する構造とされている。これらＮ^＋型エミッタ領域４とＰ^＋型ボディ領域５は、十分にＰ型ベース層２よりも高濃度とされており、Ｐ型ベース層２内で終端する構造とされている。

また、各トレンチ３内は、各トレンチ３の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６上に形成されたポリシリコン等により構成されるゲート電極７とにより埋め込まれており、これによってトレンチゲート構造が構成されている。なお、本実施形態では、Ｐ型ベース層２のうちトレンチ３の側壁と接する領域が本発明のＰ型ベース層２の表面に相当している。

そして、図１に示されるように、Ｐ型ベース層２の上にはＢＰＳＧ等で構成される層間絶縁膜８が形成されている。この層間絶縁膜８にはコンタクトホール８ａが形成されており、Ｎ^＋型エミッタ領域４の一部およびＰ^＋型ボディ領域５が層間絶縁膜８から露出している。そして、層間絶縁膜８の上にはエミッタ電極９が形成されており、このエミッタ電極９はコンタクトホール８ａを通じてＮ^＋型エミッタ領域４およびＰ^＋型ボディ領域５に電気的に接続されている。

また、Ｎ⁻型ドリフト層のうち裏面側には、Ｐ型コレクタ層１０が形成されている。本実施形態では、このＰ型コレクタ層１０の厚さは約０．３μｍとされている。そして、Ｐ型コレクタ層１０上にはコレクタ電極１１が形成されている。

さらに、Ｐ型コレクタ層１０とＮ⁻型ドリフト層１との間には、Ｎ⁻型ドリフト層１より不純物濃度が高くされているＮ型フィールドストップ層（以下では、単にＦＳ層という）１２が形成されている。本実施形態では、このＦＳ層１２の厚さは約１μｍとされている。

そして、ＦＳ層１２には、後述するように、レーザを照射することによって形成されるライフタイムキラー１３が形成されている。具体的には、このライフタイムキラー１３は、ＦＳ層１２のうちＰ型コレクタ層１０側に形成されている。

以上のようにして本実施形態における半導体装置が構成されている。なお、本実施形態では、Ｎ⁻型、Ｎ型、Ｎ^＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ^＋型が本発明の第２導電型に相当している。

次に、上記半導体装置の製造方法について説明する。

まず、Ｎ⁻型ドリフト層１を構成する半導体基板１ａを用意し、半導体基板１ａの表面にＰ型ベース層２をイオン注入および熱拡散等で形成する。その後、上記トレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、Ｐ型ベース層２を貫通してＮ⁻型ドリフト層１に達するようにトレンチ３を形成し、このトレンチ３の内壁表面にゲート絶縁膜６とゲート電極７となるポリシリコンとを形成することで構成する。

続いて、Ｎ^＋型エミッタ領域４の形成予定領域が開口しているマスクを半導体基板１ａの表面に配置した後、そのマスクを用いてリン等のＮ型不純物のイオン注入を行う。また、このマスクを除去したのち、新たにＰ^＋型ボディ領域５の形成予定領域が開口しているマスクを半導体基板１ａの表面に配置し、さらにそのマスクを用いてボロン等のＰ型不純物のイオン注入を行う。そして、再びマスクを除去したのち、熱処理にて注入された不純物を活性化させることにより、Ｎ^＋型エミッタ領域４およびＰ^＋型ボディ領域５を形成する。

その後、Ｐ型ベース層２の上に層間絶縁膜８を形成し、この層間絶縁膜８にＮ^＋型エミッタ領域４の一部およびＰ^＋型ボディ領域５が露出するようにコンタクトホール８ａを形成する。次に、コンタクトホール８ａを介して、Ｎ^＋型エミッタ領域４およびＰ^＋型ボディ領域５と電気的に接続されるエミッタ電極９を形成する。

その後、半導体基板１ａの裏面側からＦＳ層１２を構成するリン等のＮ型不純物をＦＳ層形成予定領域にイオン注入すると共に、半導体基板１ａの裏面側からＰ型コレクタ層１０を構成するボロン等のＰ型不純物をコレクタ層形成予定領域にイオン注入する。なお、Ｎ型不純物およびＰ型不純物のイオン注入はどちらから行ってもよい。

続いて、半導体基板１ａの裏面側からレーザを照射しながら走査し、ＦＳ層形成予定領域に欠陥を形成してライフタイムキラー１３を形成すると共に、不純物を活性化させてＦＳ層１２およびＰ型コレクタ層１０を形成する。本実施形態では、ライフタイムキラー１３を形成する欠陥形成レーザを照射した後に不純物を活性化させる活性化レーザを照射することにより、これらの工程を行っている。

図２は、欠陥形成レーザおよび活性化レーザを照射する際の模式図である。なお、図２では、理解をし易くするために活性化レーザが照射される前の領域にも不純物が活性化されてＰ型コレクタ層１０およびＦＳ層１２が形成された状態を示してあり、矢印は各レーザの走査方向を示している。また、欠陥形成レーザおよび活性化レーザは、異なるレーザ光源から出力されたレーザが図示しない集光レンズで集光されたレーザである。

図２に示されるように、半導体基板１ａの裏面を基準とし、半導体基板１ａの裏面から表面側と反対側の位置に焦点がある場合を正の焦点深度とし、半導体基板１ａの裏面から表面側の位置に焦点がある場合を負の焦点深度とすると、欠陥形成レーザは焦点深度が−０．３μとされている。つまり、本実施形態では、Ｐ型コレクタ層１０の膜厚が約０．３μｍとされるため、半導体基板１ａのうち、不純物が活性化されてＰ型コレクタ層１０となるコレクタ層形成予定領域と、不純物が活性化されてＦＳ層１２となるＦＳ層形成予定領域との界面近傍が焦点深度とされている。

また、欠陥形成レーザの波長は、ＦＳ層１２の膜厚以下である０．５〜１μｍとされており、エネルギーが１．３μｍＪ／ｃｍ^２とされている。

ここで、ライフタイムキラー１３をレーザにより形成する場合には、分布幅はレーザの波長に依存する。このため、焦点深度をコレクタ層形成予定領域とＦＳ層形成予定領域との界面近傍とし、波長を０．５〜１μｍとすることにより、ＦＳ層１２を形成した際に、上記のように、ＦＳ層１２内であって、かつＰ型コレクタ層１０側にライフタイムキラー１３を形成することができる。

なお、欠陥形成レーザの波長は、ＦＳ層１２の膜厚以下とされていればよいが、半導体基板１ａとしてシリコン基板を用いた場合には、４００ｎｍ以下の波長では急激に侵入長が低下してしまうため、４００ｎｍより大きくされていることが好ましい。したがって、本実施形態では、欠陥形成レーザの波長は０．５μｍ以上とされている。

また、活性化レーザは、焦点深度が＋１０μｍ、波長が０．５〜１μｍ、エネルギーが０．８ｍＪ／ｃｍ^２とされている。そして、本実施形態では、半導体基板１ａの裏面から欠陥形成レーザを照射した後に活性化レーザを照射しているが、活性化レーザは半導体基板１ａに欠陥形成レーザを照射した際の余熱が存在する状態で照射することが好ましい。図３は、図２中のＡ−Ａ線の熱分布を示す図であり、図３中では、点線にて欠陥形成レーザによる熱分布を示し、実線にて活性化レーザによる熱分布を示し、一点鎖線にて合成の熱分布を示している。

図３に示されるように、半導体基板１ａに余熱が存在する状態で活性化レーザを照射することにより、半導体基板１ａの裏面は欠陥形成レーザによる熱と活性化レーザによる熱との合成の熱分布となる。このため、半導体基板１ａに余熱が存在しない状態で活性化レーザを照射する場合と比較して、同じエネルギーのレーザを照射しても、半導体基板１ａを高温まで加熱することができ、また、半導体基板１ａの裏面から離れた領域まで高温化することができる。したがって、不純物の活性化を促進させることができ、確実にＰ型コレクタ層１０およびＦＳ層１２を形成することができる。

以上説明したように、本実施形態では、レーザを照射してライフタイムキラー１３を形成しているため、ライフタイムキラー１３の分布幅はレーザの波長のみに依存する。つまり、ライフタイムキラー１３の分布幅を決定する要因が１つとなる。このため、ライフタイムキラー１３をイオン照射により形成する場合と比較して、分布幅がばらつくことを抑制することができ、オン電圧ばらつきや特性ばらつきを抑制することができる。

さらに、ＦＳ層１２の膜厚よりも短い波長を有するレーザを照射してライフタイムキラー１３をＦＳ層１２内に形成している。このため、ライフタイムキラー１３によってリーク電流が増加することを抑制することができる。

すなわち、Ｎ⁻型ドリフト層１にライフタイムキラー１３を形成すると、ターンオフ時にＮ⁻型ドリフト層１とＰ型ベース層２との間に形成される空乏層がライフタイムキラー１３に到達してリーク電流が発生する可能性がある。しかしながら、レーザの波長をＦＳ層１２の膜厚よりも短くしてライフタイムキラー１３をＦＳ層１２内に形成することにより、空乏層がライフタイムキラー１３に達することを抑制することができる。このため、リーク電流が増加することを抑制することができる。

そして、本実施形態では、ライフタイムキラー形成工程では、半導体基板１ａにおけるＦＳ層形成予定領域のうち、半導体基板１ａの裏面側を焦点深度としてレーザを照射している。このため、ライフタイムキラー１３がＮ⁻型ドリフト層１に形成されることを抑制することができる。なお、このようにレーザを照射することにより、Ｐ型コレクタ層１０にもライフタイムキラー１３が形成される可能性があるが、ライフタイムキラー１３がＮ⁻型ドリフト層１に形成される場合と比較して、大きな問題は発生しない。

また、本実施形態では、欠陥形成レーザを照射した後に活性化レーザを照射している。このため、形成したライフタイムキラー１３が活性化レーザによって加熱されることになり、ライフタイムキラー１３の欠陥密度やエネルギー準位を安定させることができる。したがって、製品テストや組み付け工程等の後工程で熱が印加されても、この熱によってライフタイムキラー１３の状態が変化することを抑制することができる。なお、欠陥形成レーザの後に活性化レーザを照射する場合には、活性化レーザによってもライフタイムキラー１３のエネルギー準位等が変化するため、活性化レーザの照射条件によって欠陥形成レーザの照射条件を適宜変更することが好ましい。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、半導体基板１ａの裏面を冷却しながら欠陥形成レーザを照射するようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図４は、本実施形態における半導体装置の製造工程を示す模式図であり、欠陥形成レーザを照射する際の模式図を示している。なお、図４では、図２と同様に、理解をし易くするために活性化レーザが照射される前の領域にも不純物が活性化されてＰ型コレクタ層１０およびＦＳ層１２が形成された状態を示してあり、矢印は欠陥形成レーザの走査方向を示している。

図４に示されるように、本実施形態では、半導体基板１ａの裏面側に冷却風を吹きつけながら欠陥形成レーザを照射してライフタイムキラー１３を形成している。

このような製造方法では、オン電圧ばらつきや特性ばらつきをさらに低減することができる。図５は、図４中のＢ−Ｂ線の熱分布を示す図である。なお、図５では、点線にて冷却風なしの熱分布を示し、実線にて冷却風ありの熱分布を示している。図５に示されるように、半導体基板１ａの裏面側から冷却風を吹き付けながら欠陥形成レーザを照射することにより、半導体基板１ａの裏面（照射面）の温度を低くすることができる。このため、欠陥形成レーザの焦点深度から半導体基板１ａの裏面側にライフタイムキラー１３が形成されることを抑制することができる。すなわち、ライフタイムキラー１３の分布幅をさらに狭くすることができ、オン電圧ばらつきや特性ばらつきをさらに低減することできる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＩＧＢＴ素子と共にダイオード素子が形成されたいわゆるＲＣ−ＩＧＢＴ素子を備えた半導体装置に本発明を適用したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６は、本実施形態の製造方法により製造された半導体装置の断面構成を示す図である。

図６に示されるように、半導体装置は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１４とダイオード素子が形成されたダイオード領域１５とを備えた構成とされている。

具体的には、ＩＧＢＴ領域１４では、ＦＳ層１２を挟んでＮ⁻型ドリフト層１と反対側にＰ型コレクタ層１０が形成されている。これに対し、ダイオード領域１５では、ＦＳ層１２を挟んでＮ⁻型ドリフト層１と反対側にＮ型カソード層１６が形成されている。すなわち、半導体基板１ａの裏面側において、Ｐ型コレクタ層１０が形成されているかまたはＮ型カソード層１６が形成されているかにより、ＩＧＢＴ領域１４とダイオード領域１５とが区画されており、コレクタ電極１１はカソード電極としての機能も果すようになっている。

次に、このような半導体装置の製造方法について説明する。

まず、上記第１実施形態と同様に、Ｎ⁻型ドリフト層１を構成する半導体基板１ａを用意し、表面側にＰ型ベース層２、Ｎ^＋型エミッタ領域４、Ｐ^＋型ボディ領域５、トレンチゲート構造、層間絶縁膜８、エミッタ電極９を形成した後、半導体基板１ａの裏面側からＦＳ層１２を構成する不純物をイオン注入する。

その後、ＩＧＢＴ領域１４にＰ型コレクタ層１０を構成するボロン等のＰ型不純物をイオン注入すると共に、ダイオード領域１５にリン等のＮ型不純物をイオン注入する。続いて、上記第１実施形態と同様に、欠陥形成レーザを照射してライフタイムキラー１３を形成し、活性化レーザを照射してＦＳ層１２、Ｐ型コレクタ層１０、カソード層１６を形成することにより、図６に示す半導体装置が製造される。

以上説明したように、ＩＧＢＴ領域１４とダイオード領域１５とを備える半導体装置においても本発明を適用することができ、このような半導体装置においてもレーザによってライフタイムキラー１３を形成することにより、上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、ＦＳ層１２のうちダイオード領域１５にライフタイムキラー１３を形成しないようにレーザを照射するものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。図７は、本実施形態の製造方法により製造された半導体装置の断面構成を示す図である。

図７に示されるように、本実施形態の半導体装置では、ＦＳ層１２のうちダイオード領域１５にライフタイムキラー１３が形成されていない。すなわち、ＦＳ層１２のうちＩＧＢＴ領域１４のみにライフタイムキラー１３が形成されている。

このような半導体装置は、基本的には、上記第３実施形態と同様の工程が行われ、ライフタイムキラー１３を形成する際に欠陥形成レーザをＩＧＢＴ領域１４のみに照射することによって製造される。

以上説明したように、ＩＧＢＴ領域１４のみにレーザを照射することにより、ダイオード領域１５にライフタイムキラー１３を形成しない半導体装置を製造することができる。そして、このような半導体装置では、ダイオード領域１５にライフタイムキラー１３を形成しないため、ダイオード素子の順方向電圧を増加させることなく、スイッチング損失を低減することができる。

（他の実施形態）
上記各実施形態では、活性化レーザおよび欠陥形成レーザは、異なるレーザ光源から出力されたレーザとして説明したが、次のようにすることもできる。すなわち、活性化レーザおよび欠陥形成レーザは、同一のレーザ光源から出力されたレーザの焦点深度が互いに異なるものとされたものであってもよい。

また、上記各実施形態では、欠陥形成レーザを照射した後に活性化レーザを照射する例について説明したが、例えば、活性化レーザを照射した後に欠陥形成レーザを照射するようにしてもよい。これによれば、活性化レーザを照射した後に欠陥形成レーザを照射するため、ライフタイムキラー１３を形成する際のエネルギー準位等が欠陥形成レーザのエネルギーのみに依存することになり、制御性を向上させることができる。また、欠陥形成レーザおよび活性化レーザを同時に照射するようにしてもよい。具体的には、同軸上に欠陥形成レーザと活性化レーザとを重ね合わせて互いに焦点深度が異なるようにして照射するようにしてもよい。これによれば、製造時間を短縮することができ、スループットを向上させることができる。

さらに、上記各実施形態では、トレンチゲート構造を有するＩＧＢＴ素子が形成された半導体装置に本発明を適用したものを説明したが、プレーナゲート構造を有するＩＧＢＴ素子が形成された半導体装置に本発明を適用することもできる。すなわち、Ｎ⁻型ドリフト層１の表層部に互いに離間された複数のＰ型ベース層２が形成され、Ｐ型ベース層２の表層部にＮ⁻型ドリフト層１から所定距離離間するようにＮ^＋型エミッタ領域４が形成され、Ｐ型ベース層２の表面のうちＮ⁻型ドリフト層１とＮ^＋型エミッタ領域４との間の部分およびＮ⁻型ドリフト層１のうちＰ型ベース層２が形成されていない部分の表面に、ゲート絶縁膜６を介してゲート電極７が形成されてなる半導体装置に本発明を適用することができる。このようなプレーナ型ＩＧＢＴ素子が形成された半導体装置においても、レーザを照射することによってライフタイムキラー１３を形成することにより、本発明の効果を得ることができる。

１ Ｎ⁻型ドリフト層
２ Ｐ型ベース層
３ トレンチ
４ Ｎ^＋型エミッタ領域
５ Ｐ^＋型ボディ領域
６ ゲート絶縁膜
７ ゲート電極
９ エミッタ電極
１０ Ｐ型コレクタ層
１１ コレクタ電極
１２ ＦＳ層
１３ ライフタイムキラー

Claims (6)

1. 第１導電型のドリフト層（１）と、
   前記ドリフト層（１）の表層部に形成された第２導電型のベース層（２）と、
   前記ベース層（２）の表層部に形成された第１導電型のエミッタ領域（４）と、
   前記ベース層（２）の表面に形成されたゲート絶縁膜（６）と、
   前記ゲート絶縁膜（６）上に形成されたゲート電極（７）と、
   前記ベース層（２）および前記エミッタ領域（４）と電気的に接続されるエミッタ電極（９）と、
   前記ドリフト層（１）の裏面側に形成された第２導電型のコレクタ層（１０）と、
   前記コレクタ層（１０）と電気的に接続されるコレクタ電極（１１）と、を備え、
   前記エミッタ電極（９）と前記コレクタ電極（１１）との間に電流を流す半導体装置の製造方法であって、
   前記ドリフト層（１）を構成する半導体基板（１ａ）を用意する工程と、
   前記半導体基板（１ａ）の裏面から前記コレクタ層（１０）を構成する不純物をイオン注入するイオン注入工程と、
   前記半導体基板（１ａ）の裏面からレーザを照射し、不純物を活性化させて前記コレクタ層（１０）を形成する活性化工程と、
   前記半導体基板（１ａ）の裏面からレーザを照射してライフタイムキラー（１３）を形成するライフタイムキラー形成工程と、を行い、
   前記イオン注入工程では、前記コレクタ層（１０）を構成する不純物と共に、前記コレクタ層（１０）と前記ドリフト層（１）との間に第１導電型のフィールドストップ層（１２）を形成するための不純物をイオン注入し、
   前記活性化工程では、前記コレクタ層（１０）と共に前記フィールドストップ層（１２）を形成し、
   前記ライフタイムキラー形成工程では、前記活性化工程前または前記活性化工程後に前記フィールドストップ層（１２）の膜厚よりも短い波長のレーザを照射し、前記活性化工程前の場合には、前記半導体基板（１ａ）における前記フィールドストップ層（１２）が形成されるフィールドストップ層形成予定領域内に前記ライフタイムキラー（１３）を形成し、前記活性化工程後の場合には、前記半導体基板（１ａ）における前記フィールドストップ層（１２）内に前記ライフタイムキラー（１３）を形成することを特徴とする半導体装置の製造方法。
2. 前記ライフタイムキラー形成工程では、前記フィールドストップ層形成予定領域または前記フィールドストップ層（１２）のうち、前記半導体基板（１ａ）の裏面側を焦点深度としてレーザを照射することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記イオン注入工程では、前記半導体基板（１ａ）の裏面から前記コレクタ層（１０）および前記フィールドストップ層（１２）を構成する不純物をイオン注入すると共に、前記コレクタ層（１０）に隣接する第１導電型のカソード層（１６）を形成するための不純物をイオン注入し、
   前記活性化工程では、前記不純物を活性化させて前記コレクタ層（１０）、前記フィールドストップ層（１２）および前記カソード層（１６）を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記ライフタイムキラー形成工程では、前記フィールドストップ層（１２）のうち前記コレクタ層（１０）上のみに前記レーザを照射して前記ライフタイムキラー（１３）を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記活性化工程および前記ライフタイムキラー形成工程のうち後に行われる工程では、先に行われた工程の前記レーザの余熱が前記半導体基板（１ａ）に存在する状態で行うことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記活性化工程は、前記ライフタイムキラー形成工程を行った後に行うことを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。

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