JP2023089361A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】トレンチの内部に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥ１を形成する。半導体基板上に形成されているゲート絶縁膜ＧＩを除去する。半導体基板上に、絶縁膜ＩＦ１を形成する。半導体基板に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢに、ｎ型のエミッタ領域ＮＥを形成する。半導体基板に対して水素アニール処理を施す。ベース領域ＰＢとエミッタ領域ＮＥとの境界１０は、トレンチの側面とゲート絶縁膜ＧＩとの間に形成されている絶縁膜ＩＦ１よりも深い位置に位置する。【選択図】図１８

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部にゲート電極を備えた半導体装置と、その製造方法とに関する。
オン抵抗の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲート型のＩＧＢＴが広く使用されている。
例えば、特許文献１には、ＧＧＥＥ構造のＩＧＢＴが開示されている。このようなＩＧＢＴでは、ｎ型の半導体基板にトレンチが形成され、トレンチの内部には、ゲート絶縁膜を介してゲート電極が埋め込まれている。また、半導体基板にはｐ型のベース領域が形成され、ベース領域の上部にはｎ型のエミッタ領域が形成されている。ベース領域およびエミッタ領域は、半導体基板上にゲート絶縁膜とは別の絶縁膜を形成した状態で、イオン注入を行うことで形成されている。
特開２０１３－１４０８８５号公報
従来から、トレンチの内部および半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜を堆積し、多結晶シリコン膜に対してドライエッチング処理を行うことで、半導体基板上の多結晶シリコン膜が除去される共に、トレンチの内部に多結晶シリコン膜が埋め込まれることが行われている。半導体基板にイオン注入を行う際には、半導体基板へのダメージを低減するために、半導体基板上のゲート絶縁膜をスルー膜として利用する。
しかしながら、ゲート絶縁膜の厚さは比較的厚いので、ゲート絶縁膜の形成時、および、多結晶シリコン膜のドライエッチング処理時に、ゲート絶縁膜の厚さにバラつきが生じ易い。それ故、半導体基板上のゲート絶縁膜を除去し、再酸化処理を施すことで、新たに別の酸化シリコン膜を形成する。この酸化シリコン膜をスルー膜としてイオン注入を行うことで、ベース領域およびエミッタ領域を形成することが行われている。なお、再酸化処理は、酸素ガスを用いた熱酸化処理であり、所謂ドライ酸化処理である。
ここで、本願発明者らの検討によって、再酸化処理を行うと、界面準位が増加する上に、ゲート絶縁膜中に水素イオンが形成し、ＰＢＴＩ（Positive Bias Temperature Instability）が劣化するということが判った。ＰＢＴＩが劣化すると、時間の経過と共に、閾値電圧の変動が生じるという不具合が発生する。すなわち、半導体装置の信頼性が低下する。
本願の主な目的は、ＰＢＴＩの劣化を抑制することで、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態における半導体装置の製造方法は、（ａ）第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板に、トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記トレンチの内部および前記半導体基板上に、ゲート絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に、第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記トレンチの外部に形成されている前記第１導電性膜を除去することで、前記トレンチの内部に、前記第１導電性膜からなるゲート電極を形成する工程、（ｆ）前記（ｅ）工程後、前記半導体基板上に形成されている前記ゲート絶縁膜を除去する工程、（ｇ）前記（ｆ）工程後、前記半導体基板上に、第１絶縁膜を形成する工程、（ｈ）前記（ｇ）工程後、その底部が前記トレンチの底部よりも浅くなるように、前記半導体基板に、前記第１導電型と反対の導電型である第２導電型の第１不純物領域を形成する工程、（ｉ）前記（ｈ）工程後、前記第１不純物領域に、前記第１導電型の第２不純物領域を形成する工程、（ｊ）前記（ｉ）工程後、前記半導体基板に対して水素アニール処理を施す工程、を備える。ここで、前記（ｇ）工程では、前記第１絶縁膜は、前記トレンチの側面と前記ゲート絶縁膜との間にも形成され、前記第１不純物領域と前記第２不純物領域との境界は、前記トレンチの側面と前記ゲート絶縁膜との間に形成されている前記第１絶縁膜よりも深い位置に位置する。
一実施の形態における半導体装置は、第１導電型の半導体基板と、前記半導体基板に形成されたトレンチと、前記トレンチの内部に形成されたゲート絶縁膜と、前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に形成されたゲート電極と、その底部が前記トレンチの底部よりも浅くなるように、前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１不純物領域と、前記第１不純物領域に形成された前記第１導電型の第２不純物領域と、を備える。ここで、前記第１不純物領域と前記第２不純物領域との境界よりも上方における前記ゲート電極と前記第２不純物領域との間の第１距離は、前記境界よりも下方における前記ゲート電極と前記第１不純物領域との間の第２距離よりも広く、前記第１距離は、前記ゲート電極の上面に近くなるに連れて広くなり、前記ゲート電極の上面の位置における前記第１距離と、前記第２距離との差は、３０ｎｍ以上、１００ｎｍ以下である。
一実施の形態によれば、半導体装置の信頼性を向上できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 検討例におけるＰＢＴＩ劣化を分析した結果を示すグラフである。 検討例におけるＰＢＴＩ劣化のモデルを示す模式図である。 図６および図７の製造工程の詳細を示す拡大断面図である。 図１２に続く製造工程を示す拡大断面図である。 図１３に続く製造工程を示す拡大断面図である。 図１４に続く製造工程を示す拡大断面図である。 各構成の深さ関係を示す拡大断面図である。 各構成の深さ関係を示す拡大断面図である。 実施の形態１におけるＰＢＴＩ改善のモデルを示す模式図である。 検討例および実施の形態１の閾値電圧の変動を示すグラフである。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において、例えば「１～１０μｍ」のような数値範囲を表記した場合、それは、「１μｍ以上、１０μｍ以下」であることを意味する。他の数値および他の単位についても同様である。
（実施の形態１）
＜半導体装置の構造＞
以下に図１および図２を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、トレンチＴＲの内部に埋め込まれたゲート電極ＧＥ１、ＧＥ２の上部付近の構造と、その製造方法とにある。そのような特徴は、図１２～図２０を用いて後で詳細に説明する。その前に、半導体装置１００の全体的な構造および製造方法について説明する。
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。エミッタ電極ＥＥの外周には、ゲート配線ＧＷが形成されている。エミッタ電極ＥＥのうち破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート配線ＧＷのうち破線で囲まれた領域は、ゲートパッドＧＰである。
エミッタ電極ＥＥおよびゲート配線ＧＷの各々の一部は、図示しない保護膜によって覆われている。この保護膜から露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになっている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などと電気的に接続される。
図２は、図１に示されるセル領域１Ａに対応した断面図である。セル領域１Ａには、例えばＩＧＢＴのような半導体素子が形成される。図２に示されるＩＧＢＴは、ＧＧＥＥ構造のＩＧＢＴであり、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型のＩＧＢＴである。
ＩＥ効果とは、ＩＧＢＴがオン状態の際にエミッタ電極ＥＥ側から正孔が排出され難くすることで、ドリフト領域ＮＶに蓄積される電荷の濃度を高める技術である。このため、半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。アクティブセルＡＣのゲート電極ＧＥ１は、ゲート配線ＧＷに電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２は、エミッタ電極ＥＥに電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
半導体装置１００は、低濃度のｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを備える。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの裏面側において、半導体基板ＳＵＢには、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの表面ＴＳ側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
半導体基板ＳＵＢの裏面側において、半導体基板ＳＵＢには、ｐ型のコレクタ領域（半導体領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
半導体基板ＳＵＢの裏面上には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、これらの領域にコレクタ電位を供給する。コレクタ電極ＣＥは、ＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜などの金属膜からなる。
半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢには、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよびベース領域ＰＢを貫通し、且つ、半導体基板ＳＵＢに達している。トレンチＴＲの深さは、例えば２～３μｍである。
トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、トレンチＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上に形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥ１、ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
アクティブセルＡＣにおいて、一対のゲート電極ＧＥ１の間の半導体基板ＳＵＢには、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢには、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢには、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。ベース領域ＰＢの底部は、トレンチＴＲの底部よりも浅く、エミッタ領域ＮＥの底部は、ベース領域ＰＢの底部よりも浅い。
インアクティブセルＩＡＣにおいて、一対のゲート電極ＧＥ２の間の半導体基板ＳＵＢには、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦには、ｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、高耐圧特性を高めるために、トレンチＴＲの底部よりも深い位置にまで形成されていることが好ましく、トレンチＴＲの底部を覆うように形成されていることが、より好ましい。
半導体基板ＳＵＢ上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２とを含む。絶縁膜ＩＦ１は、酸化シリコン膜である。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ（Boro Phospho Silicate Glass）膜である。
アクティブセルＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。プラグＰＧは、コンタクトホールＣＨの内部を埋め込み、且つ、エミッタ領域ＮＥおよびベース領域ＰＢに電気的に接続されている。インアクティブセルＩＡＣにおけるコンタクトホールＣＨおよびプラグＰＧの構成も、エミッタ領域ＮＥが無い点を除き、アクティブセルＡＣとほぼ同様である。なお、図示はしないが、コンタクトホールＣＨおよびプラグＰＧは、ゲート電極ＧＥ１、ＧＥ２の一部上にも形成されている。
コンタクトホールＣＨは、第１コンタクトホールＣＨ１と、第１コンタクトホールＣＨ１と連通する第２コンタクトホールＣＨ２とからなる。第１コンタクトホールＣＨ１は、半導体基板ＳＵＢに形成され、エミッタ領域ＮＥを貫通し、ベース領域ＰＢに達している。第２コンタクトホールＣＨ２は、絶縁膜ＩＦ１および絶縁膜ＩＦ２に形成されている。
第２コンタクトホールＣＨ２の開口幅は、第１コンタクトホールＣＨ１の開口幅よりも大きい。このため、プラグＰＧを形成する際に、アスペクト比が改善されるので、コンタクトホールＣＨの内部にプラグＰＧを良好に埋め込み易くなる。また、第２コンタクトホールＣＨ２の開口幅が大きいことで、エミッタ領域ＮＥの上面も露出している。従って、プラグＰＧは、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面にも接触する。これにより、プラグＰＧとエミッタ領域ＮＥとの接触抵抗を低減することができる。
プラグＰＧは、バリアメタル膜と導電性膜との積層膜からなる。上記バリアメタル膜は、例えば、チタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜からなる。上記導電性膜は、例えばタングステン膜からなる。
第１コンタクトホールＣＨ１の底部の周囲には、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、プラグＰＧとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
なお、ドリフト領域ＮＶの不純物濃度は、１×１０１３～２×１０１４ｃｍ－３である。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、５×１０１６～５×１０１７ｃｍ－３である。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、１×１０１６～１×１０１７ｃｍ－３である。エミッタ領域ＮＥの不純物濃度は、ホールバリア領域ＮＨＢの不純物濃度よりも高く、１×１０１８～１×１０２１ｃｍ－３である。コレクタ領域ＰＣの不純物濃度は、１×１０１７～１×１０２１ｃｍ－３である。フローティング領域ＰＦの不純物濃度は、１×１０１５～１×１０１６ｃｍ－３である。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも高く、１×１０１６～１×１０１８ｃｍ－３である。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高く、１×１０１８～１×１０２１ｃｍ－３である。
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、プラグＰＧを介して、エミッタ領域ＮＥ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらの領域にエミッタ電位を供給する。なお、ここでは図示はしないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、プラグＰＧを介して、ゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線の主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
＜半導体装置の製造方法＞
以下に図３～図１１を用いて、実施の形態１における半導体装置１００の製造方法について説明する。
図３に示されるように、まず、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。次に、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＵＢに、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。
図４に示されるように、半導体基板ＳＵＢにトレンチＴＲを形成する。まず、半導体基板ＳＵＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ法およびドライエッチング処理によって上記絶縁膜をパターニングすることで、ハードマスクを形成する。次に、上記ハードマスクをマスクとして半導体基板ＳＵＢに対して異方性エッチング処理を行うことで、半導体基板ＳＵＢにトレンチＴＲを形成する。その後、ウェットエッチング処理などによって、上記ハードマスクを除去する。
図５に示されるように、まず、半導体基板ＳＵＢに対して、例えば１０００～１２００℃の熱処理を施すことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理によって、ホールバリア領域ＮＨＢは、トレンチＴＲの底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴＲの底部を覆うように、トレンチＴＲの底部よりも深い位置まで拡散する。
次に、トレンチＴＲの内部および半導体基板ＳＵＢ上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの形成は、９５０℃の雰囲気中で、水蒸気を用いた熱酸化処理（ウェット酸化処理）によって行われる。ゲート絶縁膜ＧＩの厚さは、例えば１０００Åである。次に、トレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上に、ｎ型の不純物が導入された多結晶シリコン膜のような導電性膜ＰＬを形成する。
図６に示されるように、まず、ドライエッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＰＬを除去する。トレンチＴＲの内部に形成されていた導電性膜ＰＬが、ゲート電極ＧＥ１、ＧＥ２として残される。次に、異方性エッチング処理および等方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
図７に示されるように、半導体基板ＳＵＢ上に、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の形成は、９５０℃の雰囲気中で、酸素ガスを用いた熱酸化処理（ドライ酸化処理）によって行われる。絶縁膜ＩＦ１の厚さは、例えば２００～５００Åである。
次に、絶縁膜ＩＦ１をスルー膜として、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ法およびイオン注入法によって、アクティブセルＡＣのベース領域ＰＢに、ｎ型のエミッタ領域ＮＥを形成する。その後、例えば９５０℃、３０秒の熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
図８に示されるように、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ膜である。絶縁膜ＩＦ１および絶縁膜ＩＦ２は、それぞれ層間絶縁膜ＩＬの一部を構成する。絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１の厚さよりも厚く、例えば１０００ｎｍである。次に、絶縁膜ＩＦ２に対して、例えば９５０℃、３０分の熱処理（リフロー処理）を行う。このリフロー処理によって、絶縁膜ＩＦ２が軟化し、絶縁膜ＩＦ２の上面が平坦化される。
図９に示されるように、フォトリソグラフィ法およびドライエッチング処理によって、絶縁膜ＩＦ２、絶縁膜ＩＦ１、エミッタ領域ＮＥおよびベース領域ＰＢに、第１コンタクトホールＣＨ１を形成する。第１コンタクトホールＣＨ１の底部は、ベース領域ＰＢに位置している。
次に、フォトリソグラフィ法およびイオン注入法によって、第１コンタクトホールＣＨ１の底部において、ｐ型の高濃度拡散領域ＰＲを形成する。その後、各不純物領域を活性化させるための熱処理を行なう。高濃度拡散領域ＰＲのイオン注入は、２回に分けて行われる。１回目のイオン注入は、ボロンを用いて行われ、エネルギーを６０ｋｅＶとし、ドーズ量を３×１０１５ｃｍ２とした条件で行われる。２回目のイオン注入は、二フッ化ボロンを用いて行われ、エネルギーを８０ｋｅＶとし、ドーズ量を５×１０１５ｃｍ２とした条件で行われる。その後、例えば９５０℃、３０秒の熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
図１０に示されるように、絶縁膜ＩＦ２および絶縁膜ＩＦ１に対して等方性エッチング処理を行うことで、絶縁膜ＩＦ２および絶縁膜ＩＦ１を後退させる。この等方性エッチング処理には、例えばフッ酸を含む水溶液が使用される。これにより、絶縁膜ＩＦ２および絶縁膜ＩＦ１に、第２コンタクトホールＣＨ２を形成する。第２コンタクトホールＣＨ２の開口幅は、第１コンタクトホールＣＨ１の開口幅よりも大きくなる。なお、等方性エッチング処理による絶縁膜ＩＦ２および絶縁膜ＩＦ１の後退量は、１３０ｎｍ程度である。
図１１に示されるように、コンタクトホールＣＨの内部にプラグＰＧを形成する。まず、例えばスパッタリング法によってコンタクトホールＣＨの内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、バリアメタル膜を形成する。次に、コンタクトホールＣＨの内部を埋め込むように、例えばＣＶＤ法によって、バリアメタル膜上に、例えばタングステン膜を形成する。次に、ドライエッチング処理によって、コンタクトホールＣＨの外部に形成されているタングステン膜およびバリアメタル膜を除去する。これにより、コンタクトホールＣＨの内部に埋め込まれ、エミッタ領域ＮＥおよびベース領域ＰＢに電気的に接続されるプラグＰＧを形成する。
次に、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、ここでは図示していないが、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷも形成される。
上記スパッタリング法による金属膜の成膜後に、メタルアロイを形成させるために、水素アニール処理を行う。水素アニール処理は、例えば４００～６００℃、３０分の水素雰囲気中で行われる。
その後、半導体基板ＳＵＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電極ＣＥを形成することで、図２の構造が得られる。
まず、半導体基板ＳＵＢの裏面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。フィールドストップ領域ＮＳのイオン注入は、燐を用いて行われ、エネルギーを７００～１６００ｋｅＶとし、ドーズ量を２×１０１２ｃｍ２とした条件で行われる。コレクタ領域ＰＣのイオン注入は、ボロンを用いて行われ、エネルギーを６０ｋｅＶとし、ドーズ量を２×１０１３ｃｍ２とした条件で行われる。また、これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。
次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣ上に、例えばスパッタリング法によって、ＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜などの金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。
以上により、実施の形態１における半導体装置１００が製造される。
＜本願発明者らによる検討＞
上述のように、ゲート絶縁膜ＧＩの厚さは比較的厚いので、ゲート絶縁膜ＧＩの形成時、および、導電性膜ＰＬのドライエッチング処理時に、ゲート絶縁膜ＧＩの厚さにバラつきが生じ易い。それ故、均一で薄い厚さの絶縁膜ＩＦ１を形成し直し、絶縁膜ＩＦ１をイオン注入のスルー膜として適用している。
また、ゲート絶縁膜ＧＩの形成にはウェット酸化処理を用い、絶縁膜ＩＦ１の形成にはドライ酸化処理を用いている。ウェット酸化処理では、水蒸気の溶解度が大きく、Ｈ２Ｏ分子の拡散速度が大きいので、ドライ酸化処理よりも酸化レートが早くなる。ドライ酸化処理では酸化レートが遅いが、均一な厚さの膜を形成するという点において、絶縁膜ＩＦ１の形成には、ドライ酸化処理を用いることが適している。
本願発明者らの検討によれば、ドライ酸化処理を行うと、界面準位が増加し、水素イオンが形成され、ＰＢＴＩが劣化するということが判った。元々、界面準位は、界面にあるＳｉＨ接合が切断される状態である。ウェット酸化処理はＨ２Ｏ雰囲気で行われるので、界面準位はＨ２Ｏの中の水素と再接合し、ＳｉＨ接合が再生され易くなる。そのため、ウェット酸化処理は、界面準位を低減させ易いと推測される。一方で、ドライ酸化処理は酸素ガス雰囲気で行われるので、ＳｉＨ接合が再生され難い。そのため、ドライ酸化処理は、界面準位を低減させ難いと推測される。
また、水素アニール処理は、メタルアロイを形成させるために使用されているが、再酸化処理（ドライ酸化処理）との組み合わせによって、水素イオンを形成させると推測される。
図１２は、検討例におけるＰＢＴＩ劣化を分析した結果を示すグラフである。図１３は、検討例におけるＰＢＴＩ劣化のモデルを示す模式図である。
図１２に示される従来技術（〇）は、ゲート絶縁膜ＧＩの除去とドライ酸化処理とを行わず、ゲート絶縁膜ＧＩをイオン注入のスルー膜として用いたものである。なお、検討例のエミッタ領域ＮＥは、実施の形態１のエミッタ領域ＮＥよりも浅く形成されている。検討例のエミッタ領域ＮＥを形成するためのイオン注入は、砒素を用いて行われ、エネルギーを１００ｋｅＶとし、ドーズ量を１×１０１５～５×１０１５ｃｍ２とした条件で行われている。
図１２に示されるように、検討例では、ＰＢＴＩ劣化（●）によって、時間の経過と共に、閾値電圧が変動している。本願発明者らは、成分分離法を用いて、ＰＢＴＩ劣化（●）には、界面準位成分（▲）と、ゲート絶縁膜中の水素イオンによるトラップ成分（■）とが含まれることを明らかにした。
ＰＢＴＩストレスによって拡散してきた水素イオンが界面準位を終端し、閾値電圧が減少する。一方で、正電荷である水素イオンがゲート絶縁膜ＧＩとベース領域ＰＢとの界面に近づくと、水素イオンが膜中トラップとして機能し、閾値電圧が減少すると推測される。すなわち、界面準位がある箇所および水素イオンが分布している箇所をチャネル領域として使用すると、閾値電圧の変動が発生することになる。
＜実施の形態１の主な特徴＞
以下に図１４～図２１を用いて、実施の形態１の主な特徴について説明する。図１４～図１９は、図６および図７で説明した製造工程の詳細を示す拡大断面図である。
図１４は、ゲート絶縁膜ＧＩおよび導電性膜ＰＬを形成した後、トレンチＴＲの外部に形成されていた導電性膜ＰＬを除去し、ゲート電極ＧＥ１を形成した状態を示している。なお、ここではゲート電極ＧＥ１の周辺について説明するが、ゲート電極ＧＥ２の周辺でも、エミッタ領域ＮＥの形成を除いて同様の工程が行われる。
図１５に示されるように、異方性エッチング処理を施すことで、ゲート絶縁膜ＧＩの厚さを薄くする。半導体基板ＳＵＢ上ではエッチングの進行が速く、ゲート絶縁膜ＧＩが薄くなり易いが、トレンチＴＲの内部のゲート絶縁膜ＧＩは、あまりエッチングされない。ここで、異方性エッチング処理によって半導体基板ＳＵＢ上のゲート絶縁膜ＧＩを全て除去しようとすると、オーバーエッチング時に、半導体基板ＳＵＢ中にエッチングによるダメージが発生する。そこで、ゲート絶縁膜ＧＩの大部分を異方性エッチング処理によって除去するが、残存したゲート絶縁膜ＧＩを等方性エッチング処理によって除去する。
図１６に示されるように、等方性エッチング処理を施すことで、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。この際、ゲート電極ＧＥ１の上面側からもエッチングが進行するので、トレンチＴＲの内部でゲート電極ＧＥ１の側面に接しているゲート絶縁膜ＧＩの一部も除去される。これにより、ゲート電極ＧＥ１の側面の一部が露出する。すなわち、ゲート電極ＧＥ１の上部が露出する。
図１７に示されるように、半導体基板ＳＵＢ上に、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の形成は、９５０℃の雰囲気中で、酸素ガスを用いた熱酸化処理（ドライ酸化処理）によって行われる。また、半導体基板ＳＵＢ上に形成される絶縁膜ＩＦ１の厚さは、図１４で半導体基板ＳＵＢ上に形成されていたゲート絶縁膜ＧＩの厚さよりも薄く、ゲート絶縁膜ＧＩの厚さの半分以下であり、例えば２００～５００Åである。
上記ドライ酸化処理によって、絶縁膜ＩＦ１は、バーズビークのように、トレンチＴＲの側面とゲート絶縁膜ＧＩとの間にも形成される。また、露出しているゲート電極ＧＥ１の側面の一部にも、絶縁膜ＩＦ１が形成される。すなわち、ゲート電極ＧＥ１の上部が酸化され、ゲート電極ＧＥ１の上面とゲート電極ＧＥ１の側面とで構成される角部が酸化される。なお、ゲート絶縁膜ＧＩと絶縁膜ＩＦ１とは一体化するが、ここでは説明を判り易くするために、これらを分けて図示している。
次に、図１８に示されるように、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＵＢにベース領域ＰＢを形成し、ベース領域ＰＢにエミッタ領域ＮＥを形成する。これらのイオン注入は、絶縁膜ＩＦ１をスルー膜として行われる。ベース領域ＰＢのイオン注入は、ボロンを用いて行われ、エネルギーを１１０ｋｅＶとし、ドーズ量を１×１０１３～２×１０１３ｃｍ２とした条件で行われる。その後、例えば１０００℃、１００～２００分の熱処理を行い、ベース領域ＰＢに含まれる不純物を拡散させる。
エミッタ領域ＮＥのイオン注入は、２回に分けて行われる。１回目のイオン注入は、砒素を用いて行われ、エネルギーを１００ｋｅＶとし、ドーズ量を１×１０１５～５×１０１５ｃｍ２とした条件で行われる。２回目のイオン注入は、燐を用いて行われ、エネルギーを７０ｋｅＶとし、ドーズ量を１×１０１４～１×１０１５ｃｍ２とした条件で行われる。
検討例では、エミッタ領域ＮＥのイオン注入は、１回で行われ、砒素を用いて行われていた。実施の形態１では、砒素およびリンの両方をイオン注入することで、エミッタ領域ＮＥを形成している。このため、実施の形態１のエミッタ領域ＮＥは、検討例のエミッタ領域ＮＥよりも深く形成される。例えば、ベース領域ＰＢとエミッタ領域ＮＥとの境界１０は、半導体基板ＳＵＢの上面から３００ｎｍ以上、５００ｎｍ以下の位置に位置している。
符号Ｄ１は、トレンチＴＲの側面とゲート絶縁膜ＧＩとの間に形成されている絶縁膜ＩＦ１の深さ位置を示している。符号Ｄ２は、ゲート電極ＧＥ１の側面の一部に形成されている絶縁膜ＩＦ１の深さ位置を示している。境界１０は、これらの絶縁膜ＩＦ１の深さＤ１、Ｄ２よりも深い位置に位置している。また、図１９に示されるように、境界１０は、図１６で露出したゲート電極ＧＥ１の側面の一部（深さＤ３）よりも深い位置に位置している。なお、深さＤ３は、深さＤ２とほぼ同じである。
絶縁膜ＩＦ１よりも境界１０が深い位置に位置することを、例えば以下のように言い換えることもできる。図１８および図１９に示されるように、ドライ酸化処理によって、境界１０よりも上方におけるゲート電極ＧＥ１とエミッタ領域ＮＥとの間の距離Ｌ１は、境界１０よりも下方におけるゲート電極ＧＥ１とベース領域ＰＢとの間の距離Ｌ２よりも広くなっている。また、距離Ｌ１は、ゲート電極ＧＥ１の上面に近くなるに連れて広くなる。言い換えれば、境界１０よりも上方において、ゲート電極ＧＥ１の幅は、ゲート電極ＧＥ１の上面に近くなるに連れて狭くなる。ゲート電極ＧＥ１の上面の位置における距離Ｌ１と、距離Ｌ２との差は、３０ｎｍ以上、１００ｎｍ以下である。
このように境界１０の位置を深くしていることで、図２０に示されるように、ＰＢＴＩ劣化によって閾値電圧の変動が発生し易い箇所をチャネル領域に使用せず、ＰＢＴＩ劣化の発生が少ない箇所をチャネル領域に使用できる。このため、半導体装置１００の信頼性を向上できる。
図２１は、検討例および実施の形態１の閾値電圧の変動を示すグラフである。検討例（〇）では、時間の経過と共に閾値電圧の変動が起こっていたが、実施の形態１（●）では、このような変動が抑制されていることが判る。なお、図２１に示される閾値電圧の変動は、図１２で説明したような、界面準位成分と、ゲート絶縁膜中の水素イオンによるトラップ成分とを含んだものである。
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、セル領域１Ａに形成されるデバイスとしてＩＧＢＴを例示したが、上記実施の形態で開示した技術は、ＩＧＢＴに限られず、縦型のトレンチゲートを有するパワーＭＯＳＦＥＴにも適用できる。
１０ 境界
１００ 半導体装置
１Ａ セル領域
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＨ コンタクトホール
ＣＨ１ 第１コンタクトホール
ＣＨ２ 第２コンタクトホール
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＬ 導電性膜
ＰＲ 高濃度拡散領域
ＳＵＢ 半導体基板
ＴＲ トレンチ

Claims (12)

  1. （ａ）第１導電型の半導体基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板に、トレンチを形成する工程、
    （ｃ）前記（ｂ）工程後、前記トレンチの内部および前記半導体基板上に、ゲート絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に、第１導電性膜を形成する工程、
    （ｅ）前記（ｄ）工程後、前記トレンチの外部に形成されている前記第１導電性膜を除去することで、前記トレンチの内部に、前記第１導電性膜からなるゲート電極を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板上に形成されている前記ゲート絶縁膜を除去する工程、
    （ｇ）前記（ｆ）工程後、前記半導体基板上に、第１絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、その底部が前記トレンチの底部よりも浅くなるように、前記半導体基板に、前記第１導電型と反対の導電型である第２導電型の第１不純物領域を形成する工程、
    （ｉ）前記（ｈ）工程後、前記第１不純物領域に、前記第１導電型の第２不純物領域を形成する工程、
    （ｊ）前記（ｉ）工程後、前記半導体基板に対して水素アニール処理を施す工程、
    を備え、
    前記（ｇ）工程では、前記第１絶縁膜は、前記トレンチの側面と前記ゲート絶縁膜との間にも形成され、
    前記第１不純物領域と前記第２不純物領域との境界は、前記トレンチの側面と前記ゲート絶縁膜との間に形成されている前記第１絶縁膜よりも深い位置に位置する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記トレンチの内部で前記ゲート電極の側面に接している前記ゲート絶縁膜の一部も除去されることで、前記ゲート電極の側面の一部が露出し、
    前記（ｇ）工程では、露出している前記ゲート電極の側面の一部にも、前記第１絶縁膜が形成され、
    前記境界は、前記（ｆ）工程で露出した前記ゲート電極の側面の一部よりも深い位置に位置する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記ゲート絶縁膜は、酸素ガスおよび水蒸気を用いた熱酸化処理によって形成され、
    前記（ｇ）工程では、前記第１絶縁膜は、酸素ガスを用いた熱酸化処理によって形成される、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記半導体基板上に形成された第１絶縁膜の厚さは、前記半導体基板上に形成されていた前記ゲート絶縁膜の厚さよりも薄い、半導体装置の製造方法。
  5. 請求項２に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記ゲート絶縁膜に対して異方性エッチング処理が施された後、前記ゲート絶縁膜に対して等方性エッチング処理が施される、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｉ）工程では、砒素およびリンの両方をイオン注入することで、前記第２不純物領域が形成される、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記境界は、前記半導体基板の上面から３００ｎｍ以上、５００ｎｍ以下の位置に位置する、半導体装置の製造方法。
  8. 第１導電型の半導体基板と、
    前記半導体基板に形成されたトレンチと、
    前記トレンチの内部に形成されたゲート絶縁膜と、
    前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に形成されたゲート電極と、
    その底部が前記トレンチの底部よりも浅くなるように、前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１不純物領域と、
    前記第１不純物領域に形成された前記第１導電型の第２不純物領域と、
    を備え、
    前記第１不純物領域と前記第２不純物領域との境界よりも上方における前記ゲート電極と前記第２不純物領域との間の第１距離は、前記境界よりも下方における前記ゲート電極と前記第１不純物領域との間の第２距離よりも広く、
    前記第１距離は、前記ゲート電極の上面に近くなるに連れて広くなり、
    前記ゲート電極の上面の位置における前記第１距離と、前記第２距離との差は、３０ｎｍ以上、１００ｎｍ以下である、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２不純物領域は、砒素およびリンの両方を含んで構成されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記境界は、前記半導体基板の上面から３００ｎｍ以上、５００ｎｍ以下の位置に位置する、半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記半導体基板上、前記トレンチの側面と前記ゲート絶縁膜との間に形成された第１絶縁膜を更に備え、
    前記境界は、前記トレンチの側面と前記ゲート絶縁膜との間に形成されている前記第１絶縁膜よりも深い位置に位置する、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１絶縁膜は、前記ゲート電極の側面の一部にも形成され、
    前記境界は、前記ゲート電極の側面の一部に形成されている前記第１絶縁膜よりも深い位置に位置する、半導体装置。
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