JP2010157592A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】製造プロセスを増大することなく、微細デバイスにも適用可能で、動作電圧の安定した半導体装置を提供する。
【解決手段】半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域に形成された電子線照射領域とを具備した半導体装置であって、前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、前記金属配線層が形成されており、前記金属配線層は、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成される。
【選択図】図1
【解決手段】半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域に形成された電子線照射領域とを具備した半導体装置であって、前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、前記金属配線層が形成されており、前記金属配線層は、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成される。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に係り、特にライフタイム制御のために電子線照射を行う工程を含むMOSFETなどの半導体装置の高速化構造に関するものである。
MOSFETにおいて、ライフタイムコントロールの為に電子線または照射線を半導体基板に照射するMOSFETの構造としては、電子線や照射線を照射したくない領域に、外付けの金属マスクを用いたり(例えば、特許文献1)、チップの表面を覆う電極にアルミニウム(Al)金属を用いて、このAl電極下への電子線の照射を遮断する構造が提案されている(例えば、特許文献2)。
課題の説明に先立ちまず、ライフタイムコントロールのための電子線照射について説明する。
高耐圧のMOSFETや電導度変調型MOSFET(絶縁ゲートバイポーラトランジスタ、以下IGBTと略す)は、インバータ、電源装置等の各種回路の電力用スイッチング素子として広く用いられている。特にIGBTは電圧駆動型のバイポーラ素子として近年注目を浴びている。たとえばIGBTにおいては、スイッチング(ターンオフ)時に数百〜数千Vの阻止能力が要求される。これを実現するために、幾つかの耐圧構造が用いられてきた。特にパワーMOSFETやIGBT等のように絶縁ゲート構造を有する半導体素子では、バイポーラトランジスタと比較して接合が浅くなるので、それに伴って新しい耐圧構造も用いられている。
高耐圧のMOSFETや電導度変調型MOSFET(絶縁ゲートバイポーラトランジスタ、以下IGBTと略す)は、インバータ、電源装置等の各種回路の電力用スイッチング素子として広く用いられている。特にIGBTは電圧駆動型のバイポーラ素子として近年注目を浴びている。たとえばIGBTにおいては、スイッチング(ターンオフ)時に数百〜数千Vの阻止能力が要求される。これを実現するために、幾つかの耐圧構造が用いられてきた。特にパワーMOSFETやIGBT等のように絶縁ゲート構造を有する半導体素子では、バイポーラトランジスタと比較して接合が浅くなるので、それに伴って新しい耐圧構造も用いられている。
これらの耐圧構造は、単独あるいはこれらの組み合わせにより、最適な構造で用いられる。これらの高耐圧スイッチング素子は、通常スイッチング損失を極力少なくすることが望ましい。特に高周波用ではその損失を少なくすることが必須であり、そのために必要なキャリアのライフタイムを得る目的で、半導体素子の主な接合構造等を形成したのちに、電子線照射や重金属の拡散などによるライフタイム制御を行う。これは良く知られているように、電子線照射により誘起される欠陥やシリコン中に拡散された重金属が、シリコンのバンドギャップ中に深い不純物凖位を形成するので、それらをキャリアの再結合中心として利用して、ライフタイムを所要の値に制御しようとするものである。
しかしながら、このライフタイムを制御する手段の中で電子線照射法では、MeV(メガエレクトロンボルト)オーダーのレベルの電子線照射を行うことによって、酸化膜が帯電するために生ずる酸化膜下のチャネル形成のしきい値の変化の他に、シリコンと熱酸化膜との界面現象に起因すると思われるシリコン表面のキャリア濃度変化が生ずることが確認されている。熱酸化による酸化膜を介して半導体基板に電子線照射を行うと、酸化膜の下の部分で15〜20μm程度の深さでキャリア濃度の増加が見られ、キャリア濃度変化層が形成される。
言い換えると、前記の耐圧構造に用いられている数百nm以上の厚い熱酸化膜の下で顕著に見られるため、電圧印加時のその部分での空乏層の広がり方に問題が生ずる。このように、表面でのキャリア濃度の高い領域と、それより深く、濃度の低いn-ドリフト層本来の領域との境界において、空乏層端に見られるように異常な湾曲を生じることになる。その結果、理想的な接合の降伏が起こる前に、この湾曲部での電界集中により素子が破壊するという問題がある。ここでは、フィールドプレート構造の例で示したが、ガードリング構造のものでも同様であり、またIGBT,MOSFET或いはバイポーラトランジスタのみならず、他の耐圧構造を有するダイオード等にも当てはまることである。
そこで、電子線照射によるライフタイム制御が行われる半導体基板の、素子耐圧を決定するような場所の中で特に厚い熱酸化膜を有する領域下において、局部的な電界集中を起こすことなく、耐圧性能を向上させるべく、活性領域にのみ選択的に電子線を照射し、耐圧構造部への照射を避けるようにした半導体装置が提案されている。
すなわち、特許文献1では、電子線や照射線を照射したくない領域に、外付けの金属マスクを用いて、ライフタイムコントロールの為に電子線または照射線を半導体基板に選択的に照射している(例えば、特許文献1)。
また、素子の微細化にともない、金属マスクを用いた選択照射は精度を得ることができず、困難であった。そこで、チップの上層を覆うドレイン電極を構成する金属膜をAlとし、チャネル領域下に電子線が照射されるのを防止する構造が提案されている(例えば、特許文献2)。
また、素子の微細化にともない、金属マスクを用いた選択照射は精度を得ることができず、困難であった。そこで、チップの上層を覆うドレイン電極を構成する金属膜をAlとし、チャネル領域下に電子線が照射されるのを防止する構造が提案されている(例えば、特許文献2)。
以上説明したように、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射するが、その際、物理的ダメージが大きく、図6に一例を示すように、結晶欠陥(図中XXXXで示す)が出来易い。その結果、耐圧低下やリーク電流の増大など、素子特性の劣化が生じ易いという問題がある。ここでは細部の説明を省略するが、図1と同一部位には同一符号を付した。
また、上記特許文献1では、半導体基板毎に、鉛あるいは鉛を主成分とする金属基板からなる金属マスクの位置合わせを行う必要があり、工数が増大する上に、そのマスク合わせ精度が、十分でない。また、金属マスクを用いることによる半導体基板の汚染も深刻な問題となっている。このように、位置精度が劣るなど、コスト面と特性ばらつきに問題があった。特に、この問題は、大口径の半導体基板になるほど顕著であった。
また、特許文献2では、半導体基板上に、Alなどの金属膜を形成し、これをマスクとして用いることで、位置精度は向上することができる。しかしながら、Alは、電子線阻止能力が弱いため標記目的を達成しようとすると、0.6〜1.0cm(特許文献2[0031]7行目)程度と厚くする必要があり、実デバイスとしては採用しにくい。また、1〜10μm程度の厚さでも抑制効果が認められると記載されているが、実際には十分な抑制効果を得ることは困難であった。
本発明は前記実情に鑑みてなされたもので、製造プロセスを増大することなく、微細デバイスにも適用可能で、動作電圧の安定した半導体装置を提供することを目的とする。
本発明は前記実情に鑑みてなされたもので、製造プロセスを増大することなく、微細デバイスにも適用可能で、動作電圧の安定した半導体装置を提供することを目的とする。
本発明では、半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域に形成された電子線照射領域とを具備した半導体装置であって、前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、前記金属配線層が形成されており、前記金属配線層は、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成されたことを特徴とする。
すなわち、本発明では、0.1MeV〜10MeVの電子線に対する阻止能がAlより十分に大きい金属、例えばWやPtの単層もしくはその積層もしくはポリシリコン(多結晶シリコン)との積層構造体などを金属配線層として用い、ゲート電極やゲート酸化膜およびチャネル領域上を覆うことにより、ゲート電極やゲート酸化膜およびチャネル領域を電子線から保護する。
すなわち、本発明では、0.1MeV〜10MeVの電子線に対する阻止能がAlより十分に大きい金属、例えばWやPtの単層もしくはその積層もしくはポリシリコン(多結晶シリコン)との積層構造体などを金属配線層として用い、ゲート電極やゲート酸化膜およびチャネル領域上を覆うことにより、ゲート電極やゲート酸化膜およびチャネル領域を電子線から保護する。
また本発明は、上記半導体装置において、前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、前記金属配線層が前記ゲート電極を含む。
また本発明は、上記半導体装置において、前記金属配線層が0.1〜5μmからなる厚みの膜であるものを含む。
また本発明は、上記半導体装置において、前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、前記金属配線層は、前記層間絶縁膜上に形成されたものを含む。
また本発明は、上記半導体装置において、前記金属配線層は、前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備したものを含む。
また本発明は、上記半導体装置において、前記金属配線層を覆う保護膜を具備し、前記保護膜上に、前記保護膜に形成されたコンタクト窓で前記半導体基板表面にコンタクトするソース電極と、前記半導体基板の裏面側に形成されたドレイン電極とを具備したものを含む。
また本発明は、上記半導体装置において、前記ゲート電極が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属層であるものを含む。
また本発明は、上記半導体装置において、前記ゲート電極が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属のシリサイド層を含むポリサイド構造を有するものを含む。
また本発明は、上記半導体装置において、前記金属配線層が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属層であるものを含む。
また本発明は、上記半導体装置において、トレンチの内壁に沿ってゲート酸化膜を介してゲート電極を形成したトレンチMOSFETを含み、前記金属配線層が、前記トレンチ上で前記ゲート電極および前記ゲート電極を完全に覆うように形成されたものを含む。
また本発明は、上記半導体装置において、電子線照射領域を有する半導体基板と、前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の周りを覆う層間絶縁膜と、前記層間絶縁膜上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備し、照射エネルギー0.1〜10MeVの電子線を、遮蔽できる様に形成された金属配線層とを具備したものを含む。
また本発明は、上記半導体装置において、前記金属配線層は、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属層であるものを含む。
なお本発明は、上記半導体装置において、前記金属配線層が、Al層であるものを含む。
また本発明は、半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成された金属配線層を形成する工程と、活性領域に0.1〜10MeVの電子線を、照射し電子線照射領域を形成する工程とを含む。
以上説明してきたように、本発明によれば、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射する際、物理的ダメージを低減し、結晶欠陥の発生を抑制することで、耐圧低下やリーク電流の増大を防止し、優れた素子特性を維持することができる。
以下本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図1は、本発明の実施の形態1の半導体装置の断面図である。この半導体装置は、縦型パワーMOSFETであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、タングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成されたことを特徴とする。すなわちP型ベース領域6内にN+型ソース領域9と、高濃度P+型ベース領域8を形成し、表面にソース電極を形成してなる縦型MOSFETにおいて、ゲート電極5上に層間絶縁膜10を介してタングステン膜からなる金属配線層20が形成されている。ここで高濃度P+型ベース領域8およびN+型ソース領域9が、ソース電極11と当接する。
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図1は、本発明の実施の形態1の半導体装置の断面図である。この半導体装置は、縦型パワーMOSFETであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、タングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成されたことを特徴とする。すなわちP型ベース領域6内にN+型ソース領域9と、高濃度P+型ベース領域8を形成し、表面にソース電極を形成してなる縦型MOSFETにおいて、ゲート電極5上に層間絶縁膜10を介してタングステン膜からなる金属配線層20が形成されている。ここで高濃度P+型ベース領域8およびN+型ソース領域9が、ソース電極11と当接する。
すなわち、この半導体装置においては、前記N+型シリコン基板1上に形成されたN−型エピタキシャル層2の上面からN+型ドレイン領域3が形成されるとともに、このN+型ドレイン領域3内部の1部に表面と接するようにP型ベース領域6が形成され、P型ベース領域6内部の1部に表面と接するようにN+型ソース領域9が形成されている。一方、N+型ドレイン領域3上にはゲート酸化膜4およびゲート電極5が形成されており、N+型ソース領域9およびP+型ベース領域8を表面に露出するような開口部を有している。そしてこの上層に、ゲート酸化膜4およびゲート電極用の多結晶シリコン膜5を覆うように層間絶縁膜10が形成される。そして、P型ベース領域6およびN+型ソース領域9およびP+型ベース領域8を表面に露出するような開口部を有するように形成され、層間絶縁膜10上およびP型ベース領域6およびN+型ソース領域9およびP+型ベース領域8と表面において接触するようにソース電極を有する構造を持つ。12はドレイン電極である。
製造に際しても、層間絶縁膜10を介してゲート電極5上をタングステン膜からなる金属配線層で覆う点を除いては、通例の図2(a)乃至(d)に示すとおり縦型MOSFETの製造工程と同様である。まず、N+型シリコン基板1上にN−型エピタキシャル層2を形成し、N−型エピタキシャル層2の表面にゲート酸化膜4を形成する。次にN型不純物をイオン注入しN+型ドレイン領域3を形成する。そしてゲート酸化膜4上にゲート電極5用の多結晶シリコン膜5を堆積し、ゲート電極5用の多結晶シリコン膜とゲート酸化膜4を選択的に順次エッチングを行い、パターニングし、開口部を形成することにより図2(a)に示す構造を得る。
次に、多結晶シリコンからなるゲート電極5および酸化シリコン膜からなるゲート酸化膜4をマスクとしてN−型エピタキシャル層2およびN+型ドレイン領域3の表面近傍にP型不純物イオンを高エネルギーイオン注入し、N+型ドレイン領域3の1部の導電型を反転させたP型ベース領域6とP+型ベース領域8を形成することにより図2(b)に示す構造を得る。
続けて、開口部に再度フォトリソグラフィ技術により、フォトレジスト膜7を選択的に形成し、ゲート電極5を構成する多結晶シリコンおよびゲート酸化膜(酸化シリコン膜)4およびフォトレジスト膜7をマスクとしてN型不純物イオンをイオン注入しN+型ソース領域9を形成することにより図2(c)に示す構造を得る。
さらに、フォトレジスト膜7を除去した後、層間絶縁膜10として酸化シリコン膜を堆積し、コンタクトホールを開口する。その後、この層間絶縁膜10上にゲート電極5を覆うようにタングステン膜を形成し、これをパターニングして金属配線層20を形成する(図2(d))。そしてこの状態で電子線照射を行う。照射条件については0.1〜10MeVの通例の電子線エネルギーを用いればよい。この上層に、コンタクトホールのN+型ソース領域9およびP型ベース領域6と接続するソース電極11を堆積し、続けて、N+型シリコン基板1の裏面にドレイン電極(図示せず)を形成することで図1に示したような構造を有する縦型MOSFETを得ることができる。
上記縦型MOSFETによれば、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射する際、金属配線層20のタングステンの存在により、ゲート酸化膜4およびチャネル領域の物理的ダメージを低減し、結晶欠陥の発生を抑制することで、耐圧低下やリーク電流の増大を防止し、優れた素子特性を維持することができる。
なお、ここで金属配線層20をタングステンで構成し前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備したが、上記実施の形態の構造に限定されることなく、この金属配線層20は適宜パターニングすればよい。また、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を層間絶縁膜の端縁にのみ形成してもよい。また、伸長部をなしにするなど、この金属配線層のパターン形状は適宜変更可能である。
また前記実施の形態1ではゲート電極を多結晶シリコン膜で形成したが、ゲート電極はタングステン膜、アルミニウム膜、プラチナ膜あるいはこれらを主成分とする金属化合物などの電子線遮蔽機能を持つ膜で形成することでさらなる電子線遮蔽効果を奏功しうるものとなる。また、このほか、金、ハフニウム、イリジウム、モリブデン、パラジウム、タンタル、ビスマス、銀あるいはこれらを含む金属層であってもよい。
更にまたこの金属配線層20としては、タングステン、プラチナやアルミニウムあるいはこれらを主成分とする金属化合物などを用いてもよい。また、金属配線層20についても、このほか、金、ハフニウム、イリジウム、モリブデン、パラジウム、タンタル、ビスマス、銀あるいはこれらを含む金属層であってもよい。このゲート電極あるいは金属配線層の膜厚は0.1〜5μmが望ましい。0.1μmに満たないと、電子線遮蔽効果がなく、5μmを越えるとパターン精度が低下してしまう。
また、金属配線層20はソース電極下ではソース電極と電気的に接続されており、層間絶縁膜10とソース電極との密着性の向上を図ると共に電気的接続性を良好にし、コンタクト抵抗を低減するという作用も有している。
なお、変形例として図3に示すように、金属配線層20とソース電極との間にポリイミドあるいは酸化シリコン膜あるいは窒化シリコン膜などの保護膜30を具備介在させ、この保護膜上に、保護膜に形成されたコンタクト窓で半導体基板表面にコンタクトするソース電極を形成し、この金属配線層とソース電極とを絶縁分離するようにしてもよい。
なお、変形例として図3に示すように、金属配線層20とソース電極との間にポリイミドあるいは酸化シリコン膜あるいは窒化シリコン膜などの保護膜30を具備介在させ、この保護膜上に、保護膜に形成されたコンタクト窓で半導体基板表面にコンタクトするソース電極を形成し、この金属配線層とソース電極とを絶縁分離するようにしてもよい。
(実施の形態2)
図4は、本発明の実施の形態2の半導体装置の断面図である。この半導体装置は、縦型パワーMOSFETであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、タングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成した点では、前記実施の形態1と同様であるが、本実施の形態では、さらにゲート電極を構成する多結晶シリコン層5P上にタングステン膜5Wからなるゲート被覆層を形成し、ゲート電極としたことを特徴とする。他は前記実施の形態1と同様である。
この構成によれば、上記実施の形態1の構造に加えて、より確実に電子線照射を防止することができ、安定で信頼性の高い特性を得ることができる。
図4は、本発明の実施の形態2の半導体装置の断面図である。この半導体装置は、縦型パワーMOSFETであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、タングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成した点では、前記実施の形態1と同様であるが、本実施の形態では、さらにゲート電極を構成する多結晶シリコン層5P上にタングステン膜5Wからなるゲート被覆層を形成し、ゲート電極としたことを特徴とする。他は前記実施の形態1と同様である。
この構成によれば、上記実施の形態1の構造に加えて、より確実に電子線照射を防止することができ、安定で信頼性の高い特性を得ることができる。
(実施の形態3)
図5は、本発明の実施の形態3の半導体装置の断面図である。この半導体装置は、トレンチ型のパワーMOSFETであり、トレンチTの内壁に酸化シリコン膜を形成しゲート酸化膜4とすると共に内部に多結晶シリコン膜を充填しゲート電極5としたもので、このゲート電極5の頂面に層間絶縁膜10を介してタングステン膜からなる金属配線層20を形成し、トレンチおよびその周辺部を覆うことで、電子線遮蔽を実現するものである。ここでもチャネル領域および前記チャネル領域に当接するゲート酸化膜4を覆うように、トレンチから若干側方に張り出す庇部をもつタングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜4上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成されている。なおゲート電極5については多結晶シリコン膜で構成したが、タングステンやプラチナなどの電子線遮蔽物で構成することで、より高効率の電子線遮蔽機能を実現する。
他部は通例のトレンチMOSFETと同様であるが、ここではドレインを構成するN+型シリコン基板1上に形成されたN−型エピタキシャル層2と接するようにP型ベース領域6が形成され、この表面P型ベース領域6内部の1部に表面と接するようにN+型ソース領域9が形成されており、このP型ベース領域6内部の1部にN+型ソース領域9と重畳することなく表面と接する領域にP+型ベース領域8が形成されている。一方、N+型ドレイン領域となる基板1上にはドレイン電極が形成されている。そしてこのゲートを構成するトレンチの上層に、ゲート酸化膜4およびゲート電極用の多結晶シリコン膜5を覆うように層間絶縁膜10が形成されており、更にこの上層にタングステン膜からなる金属配線層20が形成される。そして、P型ベース領域6およびN+型ソース領域9およびP+型ベース領域8を表面に露出するような開口部を有するように形成され、層間絶縁膜10上およびP型ベース領域6およびN+型ソース領域9およびP+型ベース領域8と表面において接触するようにソース電極11を有する構造を持つ。12はドレイン電極である。
この構成によっても、上記実施の形態1および2と同様、より確実に電子線照射を防止することができ、安定で信頼性の高い特性を得ることができる。
図5は、本発明の実施の形態3の半導体装置の断面図である。この半導体装置は、トレンチ型のパワーMOSFETであり、トレンチTの内壁に酸化シリコン膜を形成しゲート酸化膜4とすると共に内部に多結晶シリコン膜を充填しゲート電極5としたもので、このゲート電極5の頂面に層間絶縁膜10を介してタングステン膜からなる金属配線層20を形成し、トレンチおよびその周辺部を覆うことで、電子線遮蔽を実現するものである。ここでもチャネル領域および前記チャネル領域に当接するゲート酸化膜4を覆うように、トレンチから若干側方に張り出す庇部をもつタングステン膜からなる金属配線層20が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜4上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成されている。なおゲート電極5については多結晶シリコン膜で構成したが、タングステンやプラチナなどの電子線遮蔽物で構成することで、より高効率の電子線遮蔽機能を実現する。
他部は通例のトレンチMOSFETと同様であるが、ここではドレインを構成するN+型シリコン基板1上に形成されたN−型エピタキシャル層2と接するようにP型ベース領域6が形成され、この表面P型ベース領域6内部の1部に表面と接するようにN+型ソース領域9が形成されており、このP型ベース領域6内部の1部にN+型ソース領域9と重畳することなく表面と接する領域にP+型ベース領域8が形成されている。一方、N+型ドレイン領域となる基板1上にはドレイン電極が形成されている。そしてこのゲートを構成するトレンチの上層に、ゲート酸化膜4およびゲート電極用の多結晶シリコン膜5を覆うように層間絶縁膜10が形成されており、更にこの上層にタングステン膜からなる金属配線層20が形成される。そして、P型ベース領域6およびN+型ソース領域9およびP+型ベース領域8を表面に露出するような開口部を有するように形成され、層間絶縁膜10上およびP型ベース領域6およびN+型ソース領域9およびP+型ベース領域8と表面において接触するようにソース電極11を有する構造を持つ。12はドレイン電極である。
この構成によっても、上記実施の形態1および2と同様、より確実に電子線照射を防止することができ、安定で信頼性の高い特性を得ることができる。
以上説明してきたように、本発明はより簡単な構成で、電子線遮蔽効果を有することから縦型MOSFETおよびIGBTなどへの適用が有効である。
1 N+型シリコン基板
2 N−型エピタキシャル層
3 N+型ドレイン領域
4 ゲート酸化膜
5 ゲート電極(用の多結晶シリコン膜)
6 P型ベース領域
7 フォトレジスト膜
8 P+型ベース領域
9 N+型ソース領域
10 層間絶縁膜
11 ソース電極
12 ドレイン電極
2 N−型エピタキシャル層
3 N+型ドレイン領域
4 ゲート酸化膜
5 ゲート電極(用の多結晶シリコン膜)
6 P型ベース領域
7 フォトレジスト膜
8 P+型ベース領域
9 N+型ソース領域
10 層間絶縁膜
11 ソース電極
12 ドレイン電極
Claims (13)
- 半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、
前記活性領域に形成された電子線照射領域とを具備した半導体装置であって、
前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、
前記金属配線層が形成されており、
前記金属配線層は、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を遮蔽し得るように構成された半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、
少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、
前記金属配線層が前記ゲート電極を含む半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記金属配線層が0.1〜5μmからなる厚みの膜である半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、
少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、
前記金属配線層は、前記層間絶縁膜上に形成された半導体装置。 - 請求項4に記載の半導体装置であって、
前記金属配線層は、前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備した半導体装置。 - 請求項5に記載の半導体装置であって、
前記金属配線層を覆う保護膜を具備し、前記保護膜上に、前記保護膜に形成されたコンタクト窓で前記半導体基板表面にコンタクトするソース電極と、
前記半導体基板の裏面側に形成されたドレイン電極とを具備した半導体装置。 - 請求項2乃至6のいずれかに記載の半導体装置であって、
前記ゲート電極が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属膜を含む半導体装置。 - 請求項2乃至6のいずれかに記載の半導体装置であって、
前記ゲート電極が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属のシリサイド層を含むポリサイド構造を有する半導体装置。 - 請求項4乃至8のいずれかに記載の半導体装置であって、
前記金属配線層が、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属層を含む半導体装置。 - 請求項1に記載の半導体装置であって、
トレンチの内壁に沿ってゲート酸化膜を介してゲート電極を形成したトレンチMOSFETを含み、
前記金属配線層が、前記トレンチ上で前記ゲート電極および前記ゲート電極を完全に覆うように形成された半導体装置。 - 電子線照射領域を有する半導体基板と、
前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極の周りを覆う層間絶縁膜と、
前記層間絶縁膜上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備し、
照射エネルギー0.1〜10MeVの電子線を遮蔽できる様に形成された金属配線層とを具備した半導体装置。 - 請求項11に記載の半導体装置であって、
前記金属配線層は、タングステン(W)、プラチナ(Pt)、金(Au)、ハフニウム(Hf)、イリジウム(Ir)、モリブデン(Mo)、パラジウム(Pd)、タンタル(Ta)、ビスマス(Bi)、銀(Ag)あるいはこれらを含む金属層を含む半導体装置。 - 半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、
前記活性領域内のチャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、形成され、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー0.1〜10MeVの電子線を、遮蔽し得るように構成された金属配線層を形成する工程と、
前記活性領域に0.1〜10MeVの電子線を、照射し電子線照射領域を形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
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---|---|---|---|
JP2008334631A JP2010157592A (ja) | 2008-12-26 | 2008-12-26 | 半導体装置およびその製造方法 |
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JP2008334631A JP2010157592A (ja) | 2008-12-26 | 2008-12-26 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2015098377A1 (ja) * | 2013-12-27 | 2015-07-02 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
2008
- 2008-12-26 JP JP2008334631A patent/JP2010157592A/ja not_active Withdrawn
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WO2015098377A1 (ja) * | 2013-12-27 | 2015-07-02 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
JP2015144232A (ja) * | 2013-12-27 | 2015-08-06 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
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