JP5811861B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、ライフタイム制御を目的に半導体基板内に結晶欠陥を生成する工程を備える半導体装置の製造方法に関する。
半導体基板に形成される半導体素子のスイッチング損失やリカバリ特性を改善するため、半導体基板中に存在するキャリアのライフタイム制御が行われる。このライフタイム制御は、例えば、半導体基板に電子線やヘリウム線等の粒子線（あるいは放射線）を照射して結晶欠陥を生成し、キャリアのトラップ量等を制御することにより実現することができる。
同一の半導体基板に、異なる種類の半導体素子が形成される半導体装置においても、粒子線照射によるライフタイム制御が可能である。そして、従来は、半導体基板の全面に粒子線を照射することによって結晶欠陥を生成させていた。しかしながら、全面照射を行うと、半導体基板のうち、ライフタイム制御を必要としない半導体素子に対応する部分にも結晶欠陥が生じてしまう。
これを回避するために、特許文献１，２には、ダメージ層（結晶欠陥が生じた層）が選択的に形成された半導体基板を備えた半導体装置およびその製造方法が開示されている。具体的に、特許文献１では、フリーホイールダイオード（ＦＷＤ）を内蔵した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、ＦＷＤ領域に対応する部分が開口したマスクを用いて、ＦＷＤ領域にのみダメージ層を形成している。これにより、ＩＧＢＴの電流能力の低下やオン電圧の上昇を抑制しつつ、ＦＷＤのリカバリ特性を改善することができる。また、特許文献２では、ＩＧＢＴ領域とＦＷＤ領域とで、ダメージ層の形成深さを変えることにより、特許文献１と同様の効果を発揮させている。
特許文献１の方法では、荷電粒子の照射位置が開口した遮蔽マスクを用いている。この遮蔽マスクとして、遮蔽効果の高いメタルマスクやシリコンマスクが用いられる。しかしながら、これらのマスクは、機械加工により成形されるため、半導体プロセスルールに較べて照射位置の精度が悪く、パターンの最小寸法も大きい。また、島状のパターンを成形することができない等のパターン自由度の制限がある。
また、特許文献２の方法では、半導体基板における荷電粒子の照射面に、境界層を介してマスク層を形成している。すなわち、荷電粒子の照射時において、照射面に、半導体基板と異なる材料が貼り付けられた構造となっている。このため、熱等の外力によって半導体基板が湾曲して、照射精度が低下する虞がある。
本発明は、上記問題点に鑑みてなされたものであり、ライフタイム制御のための結晶欠陥を半導体基板に選択的に形成する半導体装置の製造方法において、粒子線あるいは放射線を遮蔽するマスクを用いることなく、異なる深さの結晶欠陥層を、位置精度よく形成することを目的とする。
上記目的を達成するために、請求項１に記載の発明は、
半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程と、
表面形成工程の後に、一面と反対の裏面側から粒子線あるいは放射線を照射して結晶欠陥層を形成する照射工程と、を備える半導体装置の製造方法であって、
照射工程の前に、裏面側の一部をエッチングして凹部を形成する裏面加工工程と、
照射工程の後に、裏面側から半導体基板のバックグラインドを行い、結晶欠陥層の少なくとも一部を残しつつ、裏面を研削して平坦化する平坦化工程と、
平坦化工程の後に、平坦化された裏面に不純物をドープして拡散層を形成する拡散層形成工程と、を備え、
表面形成工程にあっては、半導体素子として、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを形成し、
裏面加工工程にあっては、フリーホイールダイオードの形成位置に対応する裏面側に、深さが前記粒子線あるいは放射線の半導体基板に対する飛程未満とされた凹部を形成し、
照射工程にあっては、粒子線あるいは放射線を遮蔽するマスクを用いることなく、裏面側から半導体基板の全面に粒子線あるいは放射線を照射し、
平坦化工程にあっては、絶縁ゲートバイポーラトランジスタに対応する位置に形成された結晶欠陥層と、フリーホイールダイオードに対応する位置に形成された結晶欠陥層と、を残して裏面を研削することを特徴としている。
半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程と、
表面形成工程の後に、一面と反対の裏面側から粒子線あるいは放射線を照射して結晶欠陥層を形成する照射工程と、を備える半導体装置の製造方法であって、
照射工程の前に、裏面側の一部をエッチングして凹部を形成する裏面加工工程と、
照射工程の後に、裏面側から半導体基板のバックグラインドを行い、結晶欠陥層の少なくとも一部を残しつつ、裏面を研削して平坦化する平坦化工程と、
平坦化工程の後に、平坦化された裏面に不純物をドープして拡散層を形成する拡散層形成工程と、を備え、
表面形成工程にあっては、半導体素子として、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを形成し、
裏面加工工程にあっては、フリーホイールダイオードの形成位置に対応する裏面側に、深さが前記粒子線あるいは放射線の半導体基板に対する飛程未満とされた凹部を形成し、
照射工程にあっては、粒子線あるいは放射線を遮蔽するマスクを用いることなく、裏面側から半導体基板の全面に粒子線あるいは放射線を照射し、
平坦化工程にあっては、絶縁ゲートバイポーラトランジスタに対応する位置に形成された結晶欠陥層と、フリーホイールダイオードに対応する位置に形成された結晶欠陥層と、を残して裏面を研削することを特徴としている。
この方法に従えば、裏面から粒子線あるいは放射線を照射することにより生成される結晶欠陥を、凹部が設けられた箇所では、凹部が設けられていない部分よりも、裏面から深い位置に形成することができる。このため、結晶欠陥層を、半導体基板の裏面に形成された凹部の形状および深さに対応した形状および深度で形成することができる。すなわち、半導体基板の一面に沿った方向において、結晶欠陥層の形状を任意に設定することができ、且つ、異なる深さの結晶欠陥層を、一度の照射で形成することができる。また、結晶欠陥層の形状は、裏面に形成する凹部の形状に依存する。従来（特許文献１）では、照射工程時の粒子線および放射線の遮蔽マスクを機械加工により形成している。本発明の方法によれば、凹部をフォトリソグラフィおよびエッチングにより形成するため、凹部の加工精度に半導体製造のプロセスルールを適用することができる。すなわち、結晶欠陥層の形状の加工精度を、機械加工に較べて向上させることができる。以上記載したように、この方法に従えば、より精度よい形状で、深さの異なる結晶欠陥層を形成することができる。したがって、キャリアのライフタイム制御を、選択的、且つ、より高精度に行うことができる。
具体的には、半導体素子として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とフリーホイールダイオード（ＦＷＤ）とを形成し、ＦＷＤの形成位置に対応する裏面側に凹部を形成する。凹部は、その深さが粒子線あるいは放射線の半導体基板に対する飛程未満とされており、平坦化工程において、絶縁ゲートバイポーラトランジスタに対応する位置に形成された結晶欠陥層とフリーホイールダイオードに対応する位置に形成された結晶欠陥層とを残して裏面を研削する。
これによれば、半導体基板のうち、ＩＧＢＴに対応する部分と、ＦＷＤに対応する部分とで、形成する結晶欠陥層の深さを変えることができる。本発明の製造方法により製造される半導体装置における半導体基板の裏面側表面から結晶欠陥層までの距離（深さ）は、ＩＧＢＴに対応する結晶欠陥層よりも、ＦＷＤに対応する結晶欠陥層が深くなる。換言すれば、半導体基板の一面側表面から結晶欠陥層までの距離は、ＩＧＢＴに対応する結晶欠陥層よりも、ＦＷＤに対応する結晶欠陥層が浅くなる。これにより、ＦＷＤのリカバリ時に、ダイオードに流れる逆電流を低減することができるとともに、ＩＧＢＴ動作時において注入されたキャリアが結晶欠陥層にトラップされやすくなるので、スイッチング特性を改善することができる。また、結晶欠陥層の深さ、または欠陥の密度に応じて、ＩＧＢＴのオン電圧の調整を調整することができる。
請求項２に記載のように、凹部は、底部の面積が最大の第１凹部と、該第１凹部よりも底部の面積が小さい複数の第２凹部とからなり、
第１凹部から離れるほど、半導体基板の裏面に対する底部の面積割合が小さくなるように第２凹部を形成するとよい。
第１凹部から離れるほど、半導体基板の裏面に対する底部の面積割合が小さくなるように第２凹部を形成するとよい。
これによれば、結晶欠陥層の深さが遷移する遷移領域において、深さの異なる各結晶欠陥層の、結晶欠陥密度を徐々に増加あるいは減少させることができる。具体的には、裏面側表面から結晶欠陥層までの距離が長い（深い）結晶欠陥層の結晶欠陥の密度を、距離が短い（浅い）結晶欠陥層に向かうに伴って減少させていくことができる。同時に、裏面側表面から結晶欠陥層までの距離が短い（浅い）結晶欠陥層の結晶欠陥の密度を、距離が長い（深い）結晶欠陥層に向かうに伴って増加させていくことができる。これにより、結晶欠陥層の深さの相違によるライフタイムの変化を緩やかにすることができる。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置の概略構成について説明する。
最初に、図１を参照して、本実施形態に係る半導体装置の概略構成について説明する。
図１に示すように、本実施形態に係る半導体装置１０において、半導体基板２０が、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）領域１１およびフリーホイールダイオード（ＦＷＤ）領域１２を有している。そして、半導体素子として、ＩＧＢＴ領域１１にはトレンチゲート構造の縦型ＩＧＢＴが形成され、ＦＷＤ領域１２には縦型ＦＷＤが形成されている。
本実施形態において、半導体基板２０は単結晶バルクシリコン基板であり、不純物としてリン等を含んでＮ導電型（ｎ）とされたドリフト層２１を有している。そして、半導体基板２０の一面２０ａ側表層に、ホウ素等がドープされてＰ導電型（ｐ）とされたベース層２２が形成されている。なお、このベース層２２はドリフト層２１に隣接するように形成されている。また、半導体基板２０の一面２０ａと反対の裏面２０ｂ側表層のうち、ＩＧＢＴ領域１１に対応する部分には、ベース層２２よりも高濃度のホウ素等がドープされてＰ導電型（ｐ＋）とされたコレクタ層２３が形成されている。なお、このコレクタ層２３はドリフト層２１に隣接するように形成されている。また、ＦＷＤ領域１２に対応する部分には、ドリフト層２１よりも高濃度のリン等がドープされてＮ導電型（ｎ＋）とされたカソード層２４が形成され、このカソード層２４はドリフト層２１に隣接するように形成されている。すなわち、半導体基板２０の一面２０ａに垂直な深さ方向において、ＩＧＢＴ領域１１では、一面２０ａ側からベース層２２、ドリフト層２１、コレクタ層２３の順に半導体層が形成されている。また、ＦＷＤ領域１２では、ベース層２２、ドリフト層２１、カソード層２４の順に半導体層が形成されている。そして、半導体基板２０の裏面２０ｂ側の表面に隣接するように、ＩＧＢＴおよびＦＷＤの共通の電極であるコレクタ電極（カソード電極）２５が、裏面２０ｂの全面に亘って形成されている。
以下に、ＩＧＢＴ領域１１およびＦＷＤ領域１２それぞれの構成について説明する。
ＩＧＢＴ領域１１において、図１に示すように、半導体基板２０の一面２０ａ側表層に、ベース層２２を貫通し、所定方向（本実施形態では紙面垂直方向）に延びるトレンチ３０が選択的に形成されている。そして、トレンチ３０の壁面に形成されたゲート絶縁膜３１を介してトレンチ３０内に導電材料（例えば、ポリシリコン）が充填され、トレンチ構造のゲート電極３２が形成されている。各ゲート電極３２は、トレンチ３０の長手方向に沿って延び、且つ、長手方向と垂直な方向に所定ピッチで繰り返し形成されている。このように、ストライプ状に設けられたゲート電極３２により、ベース層２２は、ゲート電極３２の延設方向と垂直な方向に沿って並設され、互いに電気的に分離された複数の領域に区画されている。また、ベース層２２の一面２０ａ側表層には、ドリフト層２１よりも不純物濃度の高い領域として、ゲート絶縁膜３１の側面部位に隣接するＮ導電型（ｎ＋）のエミッタ領域２６が選択的に形成されている。そして、半導体基板２０の一面２０ａ上に、エミッタ領域２６の一部、ゲート絶縁膜３１、およびゲート電極３２を覆うように絶縁膜３３が形成されている。
一方、ＦＷＤ領域１２において、図１に示すように、半導体基板２０に一面２０ａ側表層には、ＩＧＢＴ領域１１に形成されたものと同一形状のトレンチ３０、ゲート絶縁膜３１、ゲート電極３２、および、絶縁膜３３が所定ピッチで繰り返し形成されている。なお。ＦＷＤ領域１２におけるトレンチ３０のピッチは、ＩＧＢＴ領域１１のピッチと同一でもよいし、異なっていてもよい。このように、ストライプ状に設けられたゲート電極３２により、ベース層２２は、ゲート電極３２の延設方向と垂直な方向に沿って並設され、互いに電気的に分離された複数の領域に区画されている。ただし、ＦＷＤ領域１２には、ＩＧＢＴ領域１１のようなエミッタ領域２６は形成されておらず、ベース層２２と、ドリフト層２１およびカソード層２４と、でＰＮ接合を形成している。そして、ＦＷＤ領域１２におけるドリフト層２１には、本発明の特徴部分である結晶欠陥層４０が形成されている。
なお、半導体基板２０の一面２０ａ上のうち、ＩＧＢＴ領域１１におけるベース層２２およびエミッタ領域２６が露出した表面と、ＦＷＤ領域１２におけるベース層２２が露出した表面には、ＩＧＢＴおよびＦＷＤに共通の電極であるエミッタ電極２７（アノード電極）が形成されている。
次に、図１〜図７を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。
先ず、表面形成工程を実施する。図２に示すように、不純物としてリンを含んでＮ導電型とされた半導体基板２０の一面２０ａ側表層に、ホウ素を不純物としてドープしてＰ導電型としたベース層２２を形成する。そして、一面２０ａ側からベース層２２を貫通し、所定方向に延びる様態でトレンチ３０を形成する。そして、トレンチ３０の内壁に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜３１を形成した後、トレンチ３０内部に、例えばドープトポリシリコンを充填してゲート電極３２を形成する。
そして、ＩＧＢＴとして機能するＩＧＢＴ領域１１におけるベース層２２の表層に、リンを不純物としてドープしてエミッタ領域２６を複数形成する。このとき、エミッタ領域２６を、トレンチ３０の延設方向に垂直な方向のトレンチ３０の側面部位に隣接し、トレンチ３０の延設方向に沿って延びるように形成する。なお、トレンチ３０とエミッタ領域２６の形成順は上記に限られるものではない。すなわち、エミッタ領域２６を、一面２０ａに露出しつつ、ベース層２２に囲まれるように形成した後に、エミッタ領域２６およびベース層２２を貫通するようにトレンチ３０を形成し、その後、ゲート絶縁膜３１、ゲート電極３２を形成するようにしてもよい。
一方、ＦＷＤとして機能するＦＷＤ領域１２においては、エミッタ領域２６は形成しない。
そして、半導体基板２０の一面２０ａ上に、エミッタ領域２６、ゲート絶縁膜３１、およびゲート電極３２を覆うように絶縁膜３３を形成する。絶縁膜３３の構成材料としては、例えば、酸化シリコンを用いることができる。
次いで、裏面加工工程を実施する。本実施形態において、裏面加工工程は、半導体基板２０の裏面２０ｂにフォトレジスト５０を形成するレジスト形成工程と、レジスト形成工程で形成したフォトレジスト５０をマスクとして半導体基板２０を裏面２０ｂ側からドライエッチングして裏面２０ｂに凹部６０を形成するエッチング工程と、フォトレジスト５０を除去するレジスト除去工程と、から成る。
まず、レジスト形成工程を行う。図３に示すように、半導体基板２０の裏面２０ｂのうち、ＩＧＢＴ領域１１に対応する部分の表面のみにフォトレジスト５０を形成する。フォトレジスト５０を形成するためのレジストの塗布、露光、および現像の工程は、通常の半導体製造プロセスに従うため、詳細の記載を省略する。
つぎに、エッチング工程を行う。図４に示すように、レジスト形成工程で形成したフォトレジスト５０をマスクとして、半導体基板２０の裏面２０ｂをドライエッチングして凹部６０を形成する。本実施形態においては、このエッチング工程によるエッチング量（裏面２０ｂからのエッチング深さ）が、後述する照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにドライエッチングを行う。
つぎに、レジスト除去工程を行う。図５に示すように、溶剤を用いてフォトレジスト５０を除去する。レジスト除去工程についても、通常の半導体製造プロセスに従うため、詳細の記載を省略する。
上記した裏面加工工程により、半導体基板２０の裏面２０ｂには凹部６０が形成され、段差が生じている。具体的には、半導体基板２０は、ＦＷＤ領域１２に対応する部分がＩＧＢＴ領域１１に対応する部分よりも薄い構造となっている。
次いで、照射工程を実施する。図６に示すように、結晶欠陥層４０を形成するために、半導体基板２０の裏面２０ｂ側から粒子線あるいは放射線を照射する。本実施形態では、例えば、ヘリウム３イオン（３Ｈｅ＋）を照射する。この照射工程では、粒子線あるいは放射線を選択的に遮蔽する遮蔽マスクを用いることなく、半導体基板２０の裏面２０ｂ全面に亘って照射する。裏面加工工程により、裏面２０ｂには凹部６０が形成され、段差が生じているため、この照射工程により形成される結晶欠陥層４０は、ＩＧＢＴ領域１１に対応する部分よりもＦＷＤ領域１２に対応する部分が一面２０ａに近い位置に形成される。なお、本実施形態では、エッチング工程において、エッチング量（裏面２０ｂからのエッチング深さ）が、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにドライエッチングを行う。すなわち、ＩＧＢＴ領域１１に対応する結晶欠陥層４０の一面２０ａからの距離は、凹部６０の底部６０ｂの一面２０ａからの距離よりも長くなっている。
次いで、平坦化工程を実施する。図７に示すように、半導体基板２０の裏面２０ｂが全面に亘って平坦になるようにバックグラインドを行う。このバックグラインドでは、少なくともＩＧＢＴ領域１１の裏面２０ｂの部分が、ＦＷＤ領域１２の凹部６０の底部６０ｂと面一となるように研削する。好ましくは、底部６０ｂと結晶欠陥層４０との間の所定位置まで研削する。本実施形態においては、この平坦化工程により、ＩＧＢＴ領域１１に対応する結晶欠陥層４０も研削されて失われる。なお、半導体基板２０の平坦度、および、厚さの均一性をより向上させるために、バックグラインドには、ＣＭＰを用いることができる。また、バックグラインドの後、研削によるダメージをＷＥＴエッチングやＣＤＥ等のドライエッチングで除去する工程を加えてもよい。
最後に、図１に示すように、平坦化工程後の裏面２０ｂに不純物をドープしてコレクタ層２３およびカソード層２４を形成した後、裏面２０ｂの全面に亘って、ＩＧＢＴおよびＦＷＤの共通の電極であるコレクタ電極（カソード電極）２５を形成する。具体的には、半導体基板２０のＩＧＢＴ領域１１に対応する裏面２０ｂの表層にホウ素をドープしてＰ導電型（ｐ＋）のコレクタ層２３を形成する。また、ＦＷＤ領域１２に対応する裏面２０ｂの表層にリンをドープして、ドリフト層２１よりも高濃度のＮ導電型（ｎ＋）としたカソード層２４を形成する。そして、裏面２０ｂの全面に亘って、アルミニウムをスパッタ法により堆積させてコレクタ電極２５を形成する。
なお、平坦化工程と裏面２０ｂ側の拡散層の形成工程の順番は上記例に限定されない。例えば、照射工程後、ＦＷＤ領域１２に対応する裏面２０ｂ（凹部６０の底部６０ｂ）の表層にリンをドープしてカソード層２４を形成し、その後、平坦化工程によりカソード層２４を残して裏面２０ｂを平坦化する。そして、ＩＧＢＴ領域１１に対応する裏面２０ｂにホウ素をドープしてコレクタ層２３を形成してもよい。
次に、本実施形態に係る半導体装置１０およびその製造方法の作用効果について説明する。
本実施形態に係る半導体装置１０の製造方法によれば、照射工程前に、半導体基板２０の裏面２０ｂに凹部６０を形成する。また、所定のエネルギーで加速された粒子線あるいは放射線は、ターゲットとなる部材ごとに固有の飛程（浸入深さ）を有する。このため、照射工程で形成される結晶欠陥層４０の位置を、凹部６０が形成された部分と、凹部６０が形成されていない部分とで、裏面２０ｂからの凹部６０のエッチング深さだけ段差をつけて形成することができる。この方法によれば、特許文献１，２に提示されているような、粒子線あるいは放射線の遮蔽マスクを用いることなく、半導体基板２０の深さ方向において、段差をつけて結晶欠陥層４０を形成することができる。また、凹部６０は、半導体の製造プロセスルールに従って形成されるため、機械加工により製造される遮蔽マスクよりも高精度に結晶欠陥層４０を形成することができる。
このような方法で製造される半導体装置１０は、図１に示すように、半導体基板２０のうち、ＦＷＤ領域１２に対応するドリフト層２１に結晶欠陥層４０を有している。一方、ＩＧＢＴ領域１１に対応するドリフト層２１には、結晶欠陥層４０を有していない。このため、ＦＷＤのリカバリ動作時に、ダイオードに流れる逆電流を低減することができるとともに、結晶欠陥層４０に起因するドリフト層２１の高抵抗化による、ＩＧＢＴのオン電圧の上昇を抑制することができる。加えて、上記した方法で形成された結晶欠陥層４０は、従来の遮蔽マスクを用いる方法に較べて、精度よくＦＷＤ領域１２に対応する部分に形成されている。換言すれば、ＩＧＢＴ領域１１において、ＩＧＢＴの電流特性に影響を与える結晶欠陥層４０の形成を抑制することができる。したがって、従来の遮蔽マスクを用いて結晶欠陥層４０を形成する方法で製造される半導体装置に較べて、ＩＧＢＴのオン電圧の上昇を、より効果的に抑制することができる。
（第２実施形態）
第１実施形態では、裏面加工工程のうち、エッチング工程において、凹部６０のエッチング深さを、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにエッチングを行う例を示した。これに対して、本実施形態では、凹部６０のエッチング深さを、粒子線あるいは放射線のシリコンに対する飛程未満となるようにエッチングを行う。裏面加工工程のうち、エッチング工程に以外の工程は、第１実施形態と同様であるため、詳細の記載を省略する。
第１実施形態では、裏面加工工程のうち、エッチング工程において、凹部６０のエッチング深さを、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにエッチングを行う例を示した。これに対して、本実施形態では、凹部６０のエッチング深さを、粒子線あるいは放射線のシリコンに対する飛程未満となるようにエッチングを行う。裏面加工工程のうち、エッチング工程に以外の工程は、第１実施形態と同様であるため、詳細の記載を省略する。
この方法によれば、図８に示すように、ＩＧＢＴ領域１１に形成される結晶欠陥層４０の一面２０ａからの距離を、凹部６０の底部６０ｂの一面２０ａからの距離よりも短くすることができる。このため、平坦化工程において、凹部６０が消失するまでバックグラインドを行なっても、ＩＧＢＴ領域１１に対応する結晶欠陥層４０をドリフト層２１内に残すことができる。したがって、第１実施形態と同様に、平坦化工程後、裏面２０ｂ側のコレクタ層２３、カソード層２４、および、コレクタ電極２５を形成することにより、図９に示すような、ＦＷＤ領域１２とは深さの異なる結晶欠陥層４０を、ＩＧＢＴ領域１１に有する半導体装置１０を製造することができる。
この半導体装置１０は、第１実施形態における半導体装置１０に対して、ＩＧＢＴ領域１１に対応するドリフト層２１にも結晶欠陥層４０を有している。また、この結晶欠陥層４０は、裏面加工工程による凹部６０の形成を経ずに照射工程を行う場合に較べて、コレクタ層２３側に形成される。このため、コレクタ電極２５から注入されたホールが、結晶欠陥層４０でトラップされやすくなり、スイッチング特性を改善することができる。なお、オン電圧が上昇することが懸念されるが、ＩＧＢＴの使用環境上、オン電圧に設計マージンが確保されている場合には有効である。
（第３実施形態）
上記した各実施形態では、結晶欠陥層４０を、ＩＧＢＴ領域１１に対応するドリフト層２１と、ＦＷＤ領域１２に対応するドリフト層２１と、で二段階の深さに形成する例を示した。しかしながら、結晶欠陥層４０を、二段よりも多くの段数で構成することもできる。
上記した各実施形態では、結晶欠陥層４０を、ＩＧＢＴ領域１１に対応するドリフト層２１と、ＦＷＤ領域１２に対応するドリフト層２１と、で二段階の深さに形成する例を示した。しかしながら、結晶欠陥層４０を、二段よりも多くの段数で構成することもできる。
すなわち、本実施形態では、裏面加工工程において、エッチング深さの異なる二種類の凹部６０を形成し、照射工程において、裏面２０ｂ側から、遮蔽マスクを用いることなく、粒子線あるいは放射線の照射を実施する。具体的な工程について、図１０〜図１５を参照して説明する。なお、裏面加工工程以外の工程は、第１実施形態と同様であるため、詳細の説明を省略する。
表面形成工程を実施した後、裏面加工工程のうちのレジスト形成工程を実施する。図１０に示すように、半導体基板２０の裏面２０ｂのうち、ＦＷＤ領域１２に対応する部分の全面と、ＩＧＢＴ領域１１に対応する部分の一部と、にフォトレジスト５０を形成する。
そして、図１１に示すようにエッチング工程とレジスト除去工程を実施する。すなわち、レジスト形成工程により形成されたフォトレジスト５０をマスクとして、ドライエッチングを行う。これにより、裏面２０ｂにおいて、ＩＧＢＴ領域１１に対応する表面のうち、フォトレジスト５０が形成されていない部分に凹部６０が形成される。
そして、再びレジスト形成工程を実施する。図１２に示すように、裏面２０ｂのうち、凹部６０を含むＩＧＢＴ領域１１に対応する裏面２０ｂにフォトレジスト５０を形成する。
そして、再びエッチング工程を実施する。図１３に示すように、フォトレジスト５０をマスクとして、ＦＷＤ領域１２に対応する裏面２０ｂをドライエッチングする。本実施形態では、ＩＧＢＴ領域１１に対応する裏面２０ｂに形成した凹部６０よりもエッチング深さが深い凹部６０を、ＦＷＤ領域１２に対応する裏面２０ｂに形成する。
そして、照射工程を実施する。図１４に示すように、結晶欠陥層４０を形成するために、半導体基板２０の裏面２０ｂ側から粒子線あるいは放射線を照射する。本実施形態では、例えば、ヘリウム３イオン（３Ｈｅ＋）を照射する。この照射工程では、粒子線あるいは放射線を選択的に遮蔽する遮蔽マスクを用いることなく、半導体基板２０の裏面２０ｂ全面に亘って照射する。本実施形態では、裏面２０ｂに、エッチング深さの異なる二種類の凹部６０が形成されている。具体的には、裏面２０ｂのうち、ＩＧＢＴ領域１１に対応する表面の一部に凹部６０が形成され、ＦＷＤ領域１２に対応する表面の全面が、ＩＧＢＴ領域１１に形成された凹部６０よりも深い凹部６０となっている。このため、照射工程において、裏面２０ｂから照射された３Ｈｅ＋により形成される結晶欠陥層４０は、三段階の深さで形成される。すなわち、図１４に示すように、結晶欠陥層４０は、半導体基板２０の一面２０ａからの深さについて、ＦＷＤ領域１２に対応する部分、ＩＧＢＴ領域１１のうち凹部６０が形成された部分、ＩＧＢＴ領域のうち、凹部６０が形成されていない部分、の順で深くなる。
そして、平坦化工程を実施する。図１５に示すように、すべての凹部６０が消失するように裏面２０ｂ側からバックグラインドを行う。本実施形態では、ＩＧＢＴ領域１１の凹部６０が形成されていない部分に対応する結晶欠陥層４０が、この平坦化工程により失われるようにバックグラインドを行う。なお、本実施形態においても、第１実施形態と同様に、バックグラインドには、ＣＭＰを用いることができ、ＷＥＴエッチングやＣＤＥ等のドライエッチングで研削のダメージを除去する工程を加えてもよい。そして、上記した各実施形態と同様に、平坦化された裏面２０ｂの表層にコレクタ層２３、カソード層２４を形成し、裏面２０ｂに接するようにコレクタ電極２５を形成する。すなわち、本実施形態に係る半導体装置１０は、図１５に示すように、ＩＧＢＴ領域１１およびＦＷＤ領域１２に対応するドリフト層２１に結晶欠陥層４０を有する。また、ＩＧＢＴ領域１１に対応する結晶欠陥層４０は、ＦＷＤ領域１２に形成された結晶欠陥層４０よりも一面２０ａから深い位置に形成されている。そして、本実施形態においては、ＩＧＢＴ領域１１の結晶欠陥層４０の結晶欠陥数が、第２実施形態に記載の半導体装置に較べて少なくなっている。換言すれば、本実施形態におけるＩＧＢＴ領域１１の結晶欠陥の密度が、第２実施形態に較べて低くされている。
これにより、本実施形態に係る半導体装置１０は、第２実施形態に係る半導体装置に較べてオン電圧を低くすることができる。このように、本実施形態に記載の製造方法によれば、結晶欠陥層４０における結晶欠陥の密度を自由に設定することができ、ＩＧＢＴ動作時のオン電圧やスイッチング特性の調整を行うことができる。
（第４実施形態）
第１実施形態では、ＩＧＢＴ領域１１とＦＷＤ領域１２との境界をもって、結晶欠陥層４０の有無が分けられる例を示した。また、第２実施形態では、ＩＧＢＴ領域１１とＦＷＤ領域１２との境界をもって、結晶欠陥層４０の形成される一面２０ａからの深さが変わる例について示した。これに対して、本実施形態では、結晶欠陥層４０における結晶欠陥の密度が、ＦＷＤ領域１２に対応する部分からＩＧＢＴ領域１１に対応する部分に向かって変化する例を示す。
第１実施形態では、ＩＧＢＴ領域１１とＦＷＤ領域１２との境界をもって、結晶欠陥層４０の有無が分けられる例を示した。また、第２実施形態では、ＩＧＢＴ領域１１とＦＷＤ領域１２との境界をもって、結晶欠陥層４０の形成される一面２０ａからの深さが変わる例について示した。これに対して、本実施形態では、結晶欠陥層４０における結晶欠陥の密度が、ＦＷＤ領域１２に対応する部分からＩＧＢＴ領域１１に対応する部分に向かって変化する例を示す。
図１６に示すように、本実施形態に係る半導体装置１０は、第１実施形態に係る半導体装置（図１）に対して、結晶欠陥層４０の結晶欠陥の密度が、ＦＷＤ領域１２に対応する部分からＩＧＢＴ領域１１に対応する部分に向かって低くされている。本実施形態では、結晶欠陥の密度が変化する部分（遷移領域）が、ＦＷＤ領域１２とＩＧＢＴ領域１１との境界を跨って形成されている。なお、この遷移領域は、本実施形態のようにＦＷＤ領域１２とＩＧＢＴ領域１１との境界を跨って形成されてもよいし、境界に接するように形成されてもよい。ここに言う境界に接するとは、結晶欠陥層４０のうち、結晶欠陥の密度の変化が開始する位置、あるいは終了する位置が、ＦＷＤ領域１２とＩＧＢＴ領域１１との境界に位置していることを意味する。
本実施形態に係る半導体装置１０の製造方法を、図１７〜図２０を参照して説明する。なお、裏面加工工程以外の工程については、第１実施形態と同様であるため、詳細の説明を省略する。
まず、表面形成工程の後、裏面加工工程のうちのレジスト形成工程を実施する。図１７に示すように、半導体基板２０の裏面２０ｂにフォトレジスト５０を形成する。本実施形態において、このフォトレジスト５０は、裏面２０ｂの露出する面積割合が、ＦＷＤ領域１２からＩＧＢＴ領域１１に向かって減少するように形成される。フォトレジスト５０の裏面２０ｂに平行な面における構造は、例えば、図１８に示すように、結晶欠陥の密度が変化する遷移領域に相当する表面において、フォトレジスト５０に覆われた部分と、裏面２０ｂが外部に露出した部分とがほぼ市松模様状となっている。そして、本実施形態においては、遷移領域におけるフォトレジスト５０の開口が、ＦＷＤ領域１２からＩＧＢＴ領域１１に向かうにつれて小さくなっている。具体的には、遷移領域におけるフォトレジスト５０の開口が、トレンチ３０の延設方向に所定ピッチをもって周期的に形成されている。各開口の中心間のピッチは、トレンチ３０の延設方向およびベース層２２の並設方向（延設方向に垂直な方向）において同一であり、各開口の面積が、ＦＷＤ領域１２からＩＧＢＴ領域１１に向かうにつれて小さくなっている。
なお、図１７に示す半導体装置１０の断面図は、図１８におけるＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
次に、裏面加工工程のうちのエッチング工程を実施する。図１９に示すように、レジスト形成工程により形成したフォトレジスト５０をマスクとして、半導体基板２０の裏面２０ｂをドライエッチングし、凹部６０を形成する。本実施形態において、凹部６０は、ＦＷＤ領域１２におけるフォトレジスト５０の開口に対応した第１凹部６１と、遷移領域におけるフォトレジスト５０の開口に対応した第２凹部６２とから成る。そして、第２凹部６２の底部６２ｂの裏面２０ｂに対する面積割合は、第２凹部６２が第１凹部６１から離れるほど小さくなっている。なお、本実施形態におけるエッチング深さは、第１実施形態と同様に、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにドライエッチングを行う。そして、エッチング工程後、図１９に示すように、レジスト除去工程を行い、裏面２０ｂに形成されたフォトレジスト５０を除去する。
次に、照射工程を実施する。図２０に示すように、結晶欠陥層４０を形成するために、半導体基板２０の裏面２０ｂ側から粒子線あるいは放射線を照射する。本実施形態では、例えば、ヘリウム３イオン（３Ｈｅ＋）を照射する。この照射工程では、粒子線あるいは放射線を遮蔽する遮蔽マスクを用いることなく、半導体基板２０の裏面２０ｂ全面に亘って照射する。なお、本実施形態では、エッチング工程において、エッチング深さを、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上としている。このため、照射工程により形成される結晶欠陥層４０のうち、凹部６０が形成されていない部分に対応する結晶欠陥は、半導体基板２０の一面２０ａからの深さが、凹部６０の底部６１ｂ，６２ｂよりも深い位置に形成される。
照射工程の後、第１実施形態と同様に、平坦化工程と、コレクタ層２３、カソード層２４、および、コレクタ電極２５を形成する工程と、を実施する。平坦化工程においては、凹部６０が消失するように裏面２０ｂ側からバックグラインドすることにより、結晶欠陥層４０のうち、凹部６０が形成されていない部分に対応する結晶欠陥も除去する。これにより、本実施形態に係る半導体装置１０（図１６）を製造することができる。
上記の方法で製造された半導体装置１０は、結晶欠陥層４０における結晶欠陥の密度が、ＦＷＤ領域１２に対応する部分からＩＧＢＴ領域１１に対応する部分に向かって減少している。このため、ＩＧＢＴ領域１１とＦＷＤ領域１２との間の遷移領域において、キャリアライフタイムの急激な変化を抑制することができ、電界集中などによる半導体素子の耐圧低下を抑制することができる。
（第５実施形態）
上記した各実施形態では、半導体基板２０に形成される半導体素子として、ＩＧＢＴとＦＷＤとを有する、所謂ＲＣ−ＩＧＢＴを例に示した。しかしながら、本発明は、ＲＣ−ＩＧＢＴに限定して適用されるものではない。例えば、３種類以上の半導体素子が、同一の半導体基板２０に形成された半導体装置にも適用できるし、単一の半導体素子が形成された半導体装置にも適用することができる。
上記した各実施形態では、半導体基板２０に形成される半導体素子として、ＩＧＢＴとＦＷＤとを有する、所謂ＲＣ−ＩＧＢＴを例に示した。しかしながら、本発明は、ＲＣ−ＩＧＢＴに限定して適用されるものではない。例えば、３種類以上の半導体素子が、同一の半導体基板２０に形成された半導体装置にも適用できるし、単一の半導体素子が形成された半導体装置にも適用することができる。
本実施形態では、第４実施形態に対して、半導体基板２０にＩＧＢＴのみが形成された例を示す。
本実施形態に係る半導体装置１０は、図２１に示すように、半導体基板２０の一面２０ａ側表層にベース層２２が形成され、上記した各実施形態におけるＩＧＢＴ領域と同様に、トレンチ３０、ゲート絶縁膜３１、ゲート電極３２、絶縁膜３３が形成されている。また、裏面２０ｂ側表層には、コレクタ層２３が形成され、裏面２０ｂに接するようにコレクタ電極２５が形成されている。そして、半導体基板２０のうち、ベース層２２とコレクタ層２３に挟まれたドリフト層２１の内部には、結晶欠陥層４０が形成されている。この結晶欠陥層４０は、第４実施形態と同様に、遷移領域を持って、一面２０ａに沿う所定方向に結晶欠陥の密度を変化させつつ形成されている。
この半導体装置１０は、第４実施形態に記載の製造方法に対して、以下の工程を変更することにより製造される。すなわち、表面形成工程において、ＦＷＤ領域１２を形成せず、ＦＷＤ領域１２に相当する部分にもＩＧＢＴ領域１１と同一の構造を形成する。また、平坦化工程の後、カソード層２４を形成せず、カソード層２４に相当する部分にもコレクタ層２３を形成する。
このように製造された半導体装置１０は、ＩＧＢＴとしての機能を有する単一の半導体素子でありつつ、半導体基板２０の一面２０ａに沿う面内で結晶欠陥の密度分布を形成することができる。すなわち、ライフタイムの分布を形成することができる。例えば、図示しないゲート配線の配線長に起因する電圧降下により、各ゲート電極３２に印加される電位が、一面２０ａに沿う面内で分布をもつようなＩＧＢＴにおいて、その分布に応じて、結晶欠陥の密度分布を形成することにより、一面２０ａに沿う面内で、ＩＧＢＴのライフタイムをほぼ同一に調整することができる。これにより、ＩＧＢＴのオン電圧や、スイッチング特性の面内分布を抑制することができる。
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記した各実施形態では、平坦化工程により、半導体基板２０の裏面２０ｂ側からバックグラインドを行い、裏面加工工程により形成した凹部６０を含む裏面２０ｂを平坦化する例を示した。しかしながら、上記例に限定されるものではなく、凹部６０が形成されない部分に形成された結晶欠陥層４０を除去する必要がない半導体装置については、必ずしも平坦化工程を実施する必要はない。すなわち、裏面２０ｂに凹部６０を有する半導体装置としてもよい。
また、上記した各実施形態では、半導体基板２０のうち、ドリフト層２１と、コレクタ層２３およびカソード層２４と、の間にフィールドストップ層を有さない構成を例に示した。しかしながら、フィールドストップ層を有していても本発明が適用可能であることは言うまでもない。なお、フィールドストップ層を有する半導体装置の製造にあたっては、平坦化工程後、裏面２０ｂ側表層にリン等の不純物をドープしてＮ導電型とし、その後、裏面２０ｂの表層のうち、より裏面２０ｂ側にコレクタ層２３およびカソード層２４を形成する。そして、裏面２０ｂに接するようにコレクタ電極２５を形成する。
また、照射工程において、半導体基板２０の裏面２０ｂと、図示しない粒子線源あるいは放射線源との間に、アルミニウム等のエネルギー吸収材を挿入することにより、粒子線あるいは放射線の半導体基板２０に対する飛程を調整してもよい。
また、上記した各実施形態においては、照射工程に用いられる粒子線として、ヘリウム３イオン（３Ｈｅ＋）を用いる例を示した。しかしながら、上記例に限定されるものではなく、ヘリウム４イオン（４Ｈｅ＋）、プロトン（ｐ＋）、電子（ｅ−）、中性子（ｎ）を用いることもできる。また、放射線として、Ｘ線やガンマ線を用いることもできる。
また、上記した各実施形態における半導体基板２０（ドリフト層２１）、ベース層２２、コレクタ層２３、カソード層２４、および、エミッタ領域２６の導電型を反転させた半導体素子についても、本発明を適用することができる。
また、第４実施形態あるいは第５実施形態において、エッチング工程により形成される凹部６０の底部６０ｂの面積（ひいては、結晶欠陥層４０の結晶欠陥の密度）を変化させる遷移領域を形成するためのフォトレジスト５０の形状を、ほぼ市松模様とする例を示したが、上記例に限定されるものではない。すなわち、フォトレジスト５０の形状は、第２凹部６２の底部６２ｂの裏面２０ｂに対する面積割合が、第２凹部６２が第１凹部６１から離れるほど小さくなるように構成されればよい。
また、第４実施形態あるいは第５実施形態において、裏面２０ｂに凹部６０が形成されていない領域に、照射工程により形成された結晶欠陥層４０を、平坦化工程で除去する例を示したが、上記例に限定されるものではない。第２実施形態と同様に、凹部６０を形成するためのエッチング深さを、粒子線あるいは放射線の飛程未満とすることにより、平坦化工程後においても、凹部６０が形成されない領域に形成された結晶欠陥層４０を残すことができる。すなわち、凹部６０が形成された領域の結晶欠陥層４０と、凹部６０が形成されない領域の結晶欠陥層４０とが、それぞれ深さの異なる結晶欠陥層４０となっている。そして、互いの結晶欠陥層４０の間には遷移領域が形成されている。換言すれば、一面２０ａ側表面から結晶欠陥層４０までの距離が長い（深い）結晶欠陥層４０の結晶欠陥の密度が、距離が短い（浅い）結晶欠陥層４０に向かうに伴って減少している。同時に、一面２０ａ側表面から結晶欠陥層４０までの距離が短い（浅い）結晶欠陥層４０の結晶欠陥の密度が、距離が長い（深い）結晶欠陥層４０に向かうに伴って増加している。
このような構成にすることにより、第２実施形態と同様に、結晶欠陥層４０の深度によりキャリアライフタイムの制御を行うことができるとともに、遷移領域において、ライフタイムの急激な変化を抑制することができ、電界集中などによる半導体素子の耐圧低下を抑制することができる。
なお、特許請求の範囲に記載の、異なる機能を有する複数の素子とは、例えば、第１〜第４実施形態に記載のような、ＩＧＢＴとＦＷＤといった、素子としての役割が異なるもの同士の場合などの他に、例えば、第５実施形態に記載のような、ＩＧＢＴという同一種類の素子でありながら、ゲート電極に印加される電位が部位ごとに異なるもの同士の場合なども含まれる。
１１・・・ＩＧＢＴ領域，１２・・・ＦＷＤ領域
２０・・・半導体基板，２１・・・ドリフト層，２２・・・ベース層，２６・・・エミッタ領域，２７・・・エミッタ電極
３１・・・ゲート絶縁膜，３２・・・ゲート電極，３３・・・絶縁膜
４０・・・結晶欠陥層
６０・・・凹部
２０・・・半導体基板，２１・・・ドリフト層，２２・・・ベース層，２６・・・エミッタ領域，２７・・・エミッタ電極
３１・・・ゲート絶縁膜，３２・・・ゲート電極，３３・・・絶縁膜
４０・・・結晶欠陥層
６０・・・凹部
Claims (2)
- 半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程と、
前記表面形成工程の後に、前記一面と反対の裏面側から粒子線あるいは放射線を照射して結晶欠陥層を形成する照射工程と、を備える半導体装置の製造方法であって、
前記照射工程の前に、前記裏面側の一部をエッチングして凹部を形成する裏面加工工程と、
前記照射工程の後に、前記裏面側から前記半導体基板のバックグラインドを行い、前記結晶欠陥層の少なくとも一部を残しつつ、前記裏面を研削して平坦化する平坦化工程と、
前記平坦化工程の後に、平坦化された前記裏面に不純物をドープして拡散層を形成する拡散層形成工程と、を備え、
前記表面形成工程にあっては、前記半導体素子として、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを形成し、
前記裏面加工工程にあっては、前記フリーホイールダイオードの形成位置に対応する前記裏面側に、深さが前記粒子線あるいは放射線の前記半導体基板に対する飛程未満とされた前記凹部を形成し、
前記照射工程にあっては、粒子線あるいは放射線を遮蔽するマスクを用いることなく、前記裏面側から前記半導体基板の全面に粒子線あるいは放射線を照射し、
前記平坦化工程にあっては、前記絶縁ゲートバイポーラトランジスタに対応する位置に形成された前記結晶欠陥層と、前記フリーホイールダイオードに対応する位置に形成された前記結晶欠陥層と、を残して前記裏面を研削することを特徴とする半導体装置の製造方法。 - 前記凹部は、底部の面積が最大の第１凹部と、該第１凹部よりも底部の面積が小さい複数の第２凹部とからなり、
前記第１凹部から離れるほど、前記半導体基板の裏面に対する底部の面積割合が小さくなるように前記第２凹部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
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