JP2010272741A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板に第1と第2のトレンチを形成する。該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びるゲート酸化膜3と該ゲート酸化膜3上のプレーナーゲートとトレンチゲートからなるゲート構造を形成する。このゲート構造をマスクにしてn+エミッタ層6とp+コンタクト層7を自己整合で形成する。
【選択図】 図8
Description
また、マスク合わせのずれを吸収するために設計マージンを大きくとると、トレンチピッチが大きくなり、前述のIE効果が弱まれる。また、独立な二枚のマスク分だけ、工程数が多くなり、工数増加によるコストアップ、あるいはハンドリングミスの発生割合の増加につながる。
本発明は以上の事情を鑑みてなされるもので、フォトマスク数を減らした簡素なプロセスにすることができたり、あるいは各種耐量が高く、あるいはオン電圧の低いIGBTの製造方法を提供する。
自己整合で形成した第1導電型エミッタ層と第2導電型コンタクト層にトレンチコンタクトを形成するとよい。
さらに、p+コンタクト層形成のために注入されたボロンイオンの活性化の手段が、熱拡散であり、前記p+コンタクト層が、前記第1と第2のトレンチの一方の外側の側壁から離間するように拡散させる工程であるとよい。
また、自己整合とすることで、マスク間の合わせ誤差を低減できる。その結果、各種耐量が向上し、あるいはオン電圧の低減が可能となる。
n-ドリフト層1となるn型のフロートゾーン(FZ)シリコンウェハーの第一の主面(以下、単に表面と呼ぶ)に、LOCOS酸化により分離用酸化膜2を選択的に形成する。シリコンウェハーは、他にもCZ,MCZ,あるいはエピタキシャル成長したウェハーでもかまわない。(図1)。
次に前記表面にトレンチエッチングマスク用の酸化膜を堆積し、フォトリソグラフィを実施してフォトレジスト30をパターンニングする(図2)。
つづいてフォトレジストを除去して酸化膜異方性エッチングを行い、トレンチエッチング用酸化膜マスクを形成する(図3)。
その後ゲート酸化膜3を、熱酸化あるいは堆積、あるいはこれらの組み合わせにて形成する。その厚さは、デバイス設計にもよるが、例えば100nmとする。ドープされたポリシリコン4を、トレンチ内部が完全に充填されるように堆積し、フォトリソグラフィを実施してフォトレジスト30をパターンニングする(図5)。
異方性エッチングでポリシリコンをエッチングして、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。次にフォトリソグラフィを実施してから、硼素イオン注入を行う。イオン注入の条件はデバイス設計に依存するが、例えば100keV、2.5×1013/cm2とする。続いてフォトレジストを除去し、ウェハーを洗浄する(図6)。
以上のイオン注入と拡散で、深さ0.2〜0.3μm、表面濃度1〜2×1020/cm3のn+エミッタ層6、深さ約0.5μmでピーク濃度3〜4×1019/cm3のp+コンタクト層7、および最長ジャンクション深さ2.05μmのpベース層5が形成される。そして、フォトレジストを除去する(図8)。
続いてフォトレジストを除去してウェハーを洗浄し、層間絶縁膜8をマスクとして、異方性エッチングでn+エミッタ層を貫通して、p+コンタクト層の中に到達するようにトレンチコンタクトを形成する。その深さは、例えば0.5μmとする。そこでウェハーを洗浄する(図11)。
ウェハーの表面にバックグラインドテープ35を貼り、裏面(第二の主面)をCMP(Chemical Mechanical Polishing)工程で研削し、ウェハーを薄くする。研削後のウェハーの厚さは、例えば120μmとする。続いて裏面にnフィールドストップ層9を形成するために、n型を示すイオン(例えばリンやセレン、プロトンなど)を注入する。さらにpコレクタ層10を形成するために硼素イオンを注入する。表面の前記バックグラインドテープをはがして、熱ドライブまたはレーザーアニールで、nフィールドストップ層9とpコレクタ層10を活性化させる。以上の手順により、裏面電極からの深さ0.2μmにおけるピーク濃度が3×1017/cm3で、pn接合深さXjが0.8〜0.9μmのpコレクタ層10と、厚さ6μmで、深さXj付近におけるピーク濃度が2.2×1015/cm3のnフィールドストップ層9が形成される。(図12)。
以上のような工程にすることで、プレーナーゲート部分の一部にトレンチゲート部分を形成し、プレーナーゲート部分の端部に自己整合させて、n+エミッタ層6とp+コンタクト層7を同一のマスクで形成することができる。その結果、この2層の形成に必要なマスクは1枚のみとなり、マスク数を削減することができる。また、関連する工程であるレジストの塗布、露光、現像、検査、レジストの除去等の詳細な工程郡が少なくなるので、トータルの工程数も減らすことができ、チップ単価といった製造コストを下げることが可能となる。さらに、自己整合とすることで、マスク間の合わせ誤差がなくなることから、プレーナーゲートもしくはトレンチゲート側壁における、ゲート閾値を決定するポイントのずれが解消される。その結果、閾値が安定し、ラッチアップ現象も生じ難くなる。また、飽和電流密度のばらつきも低減でき、短絡耐量が安定かつ向上させることができる。また、メサ部分の幅もさらに縮小できるので、トレンチピッチ(セルピッチ)を小さくし、オン電圧の低減、またはチップサイズシュリンクも可能となる。
なお、ポリシリコンまたはポリシリコンとゲート酸化膜3との複合で形成したゲートスタックの厚さを厚くすることが重要である。ゲートスタックの厚さを厚くすることで、p+コンタクト層7を形成するための硼素イオン注入の加速エネルギーを高くする場合に、第1主面側から注入された硼素イオンが前記ゲートスタックを貫通させないようにできる。さらに、前記p+コンタクト層7のイオン注入にて注入された硼素イオンの横方向の広がりが、ゲート閾値を決定しているpベース層5の横方向の広がりに影響を与えないようにする必要がある。一例として、p+コンタクト層を形成する硼素のイオン注入の加速エネルギーを150keVとする場合は、前記ゲートスタックの厚さを0.8μmか、またはそれ以上の厚さとする。
.0+3×104.7≒766nmである。したがってポリシリコンゲートスタックまたはポリシリコンと酸化膜の複合ゲートスタックの厚さは、800nm以上であることが望ましい。
前述のような高電圧VCEにおけるコレクタ電流の飽和電流密度は、IGBTの短絡耐量を決めるので、その低減は短絡耐量を向上させるために必要な事項である。しかし飽和電流密度の低減は、素子のオン電圧の増加にもつながるため、両者はトレードオフの関係にある。このトレードオフ特性について、本発明のPTG−IGBTは改善できることがわかった。以下にその詳細を記述する。
IGBTの短絡耐量は、半導体装置自体の耐量(つまりラッチアップ耐量)の他、電気的損失による発熱にも左右される。回路が短絡するとき、IGBTデバイス内部では、コレクタ・エミッタ間電圧と飽和電流(密度)の積で表される損失が発生し、その熱散逸の特性時間はマイクロ秒のオーダーである。しかしながら半導体装置を収納するケースから外部への放熱の特性時間は一般にミリ秒のオーダーであるため、短絡時に発生した熱は瞬時にデバイス内部に閉じ込められる。そのため、半導体装置内部で熱降伏(破壊)が発生する。したがって、半導体装置の短絡耐量は、前述のように最大許容電流密度(つまり飽和電流密度の大小)により決定される。一方で、仮にケースからの放熱の特性時間がマイクロ秒のオーダーにすることができる場合には、IGBTの短絡耐量は飽和電流密度ではなく、放熱の仕方に依存する。したがって、個々の状況に応じて、半導体装置の短絡耐量とオン電圧の関係、さらにはチップサイズとの関係を把握する必要がある。以下、場合分けをして考察する。
(2)短絡耐量が飽和電流密度に律速されていない場合
(2.1)保証動作温度がケースの放熱能力に律速している場合
(2.2)保証動作温度がケースの放熱能力に律速されていない場合
(1)短絡耐量が飽和電流密度に律速されている場合
従来例のIGBTとPTG−IGBTが同等の短絡耐量を確保するためには、PTG−IGBTと従来のIGBTとが同じ短絡(飽和)電流密度を持つ必要がある。しかしながら前記の図20のように、PTG−IGBTの飽和電流密度は従来例よりも高くなっている。そこで、図21に示すように、トレンチ部分を挟んでエミッタコンタクトが形成されている部分とは反対側のメサ部分において、ゲート酸化膜3よりも厚さの厚い分離用酸化膜2の領域を形成して、その長さ△Lを長くすれば、デバイス活性領域におけるチャネ
ル幅(総チャネル長ともいう。チャネル長さではない)、あるいはチャネル密度を小さくできるので、オン電圧をある程度維持した上で、飽和電流密度を下げることができる。表1に、前記の方法で飽和電流を調整(スケーリング)して一定にそろえたときの、デバイス構造と電気的特性のスケーリング結果を示す(二次元シミュレーション値)。
さらに、比較する三つのIGBTのオン電圧を1.75Vと固定して、再度スケーリングを行うと、各デバイスのトレンチピッチ、単位ゲート幅あたりの電流密度(二次元シミュレーション値)、デバイス面積は、表2のようになる。
スケーリングした後のPTG−IGBTと従来例について、定格電流を150Aとしたときの、ターンオフ損失(Eoff)とオン電圧(Von)のトレードオフ関係(二次元シミュレーション値)を、図22−2に示す。従来例のIGBTとPTG−IGBTの長チャネルデバイスは、ほぼ同じトレードオフ関係を有している。一方で、Von=1.75Vの場合をみると、短チャネルのPTG−IGBTは、Eoffが従来例よりも12%大きくなっている。
(2)短絡耐量が飽和電流密度に律速されていない場合
(2.1)保証動作温度がケースの放熱能力に律速している場合
ケースからの放熱の特性時間が半導体素子の熱散逸の特性時間よりも十分長い場合は、保証動作温度がケースの放熱能力に律速される。このような場合、素子のスケーリングを行うときには、素子の放熱面密度を一定にする必要がある。それには、PTG−IGBTの活性面積を従来のIGBTと同じであるとし、所定の動作電流密度(例えば150A/cm2)でのオン電圧を求め、PTG−IGBTの面積をオン電圧に比例してスケーリングすれば良い。定格電流を150Aとする従来例のIGBTの125℃におけるオン電圧を1.75Vと設定したときの、PTG−IGBTの構造パラメータおよび電気的特性のスケーリング結果を、表3で示す。
(2.2)保証動作温度がケースの放熱能力に律速されない場合
ケースからの放熱の特性時間を半導体素子の熱散逸の特性時間と同程度まで小さくできる場合は、保証動作温度がケースの放熱能力に律速されないので、PTG−IGBTのスケーリングは、動作電流密度に反比例して面積を調整すればよい。定格電流を150Aとする従来例のIGBTの125℃におけるオン電圧を1.75Vと設定し、そのとき動作電流密度を1とする場合の、PTG−IGBTの構造パラメータおよび電気的特性のスケーリング結果を、表4で示す。
n-ドリフト層1となるn-型のFZシリコンウエハーの第一の主面に、LOCOS酸化により分離用酸化膜2を選択的に形成し、フォトリソグラフィを実施しフォトレジストをパターンニングする。その後、pベース層5を形成するための硼素イオンを注入する。イオン注入の条件はデバイスの設計にも依存するが、たとえば、100keV、2.5×1013/cm2とする。その後、フォトレジストを除去し、ウエハを洗浄する(図27)。
その後、図2〜図5に示す工程を実施する(図29)。
異方性エッチングでポリシリコンをエッチングし、ポリシリコンゲート部分を形成する。その後フォトレジストを除去し、ウェハーを洗浄する。フォトリソグラフィを実施してから、ポリシリコンゲートの側壁に自己整合するように砒素イオン注入を実施する。その条件はデバイス設計にも依存するが、たとえば、120keV、4〜5×1015/cm2とする。続いて、硼素のイオン注入を実施する。その条件はデバイスの設計にも依存するが、たとえば、150keV、2〜3×1015/cm2とする。
その後は、図8〜13の工程を経て、最終的に図30のデバイス構造が完成する。
2 分離用LOCOS酸化膜
3 ゲート酸化膜
4 ドープされたポリシリコン
5 pベース層
6 n+エミッタ層
7 p+コンタクト層
8 層間絶縁膜
9 nフィールドストップ層
10 pコレクタ層
11 エミッタ電極
12 ゲート電極
13 パシベーション膜
14 コレクタ電極
15 コンタクトバリアメタル
16 p浮遊層
17 n型層
Claims (3)
- 半導体基板に少なくとも第1と第2のトレンチを形成し、該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びる絶縁膜と該絶縁膜上のプレーナーゲートとトレンチゲートからなるゲート構造を形成し、前記ゲート構造をマスクにして第1導電型エミッタ層と第2導電型コンタクト層を自己整合で形成することを特徴とする半導体装置の製造方法。
- 前記第1導電型エミッタ層と第2導電型コンタクト層にトレンチコンタクトを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2導電型コンタクト層の活性化の手段が熱拡散であり、前記第2導電型コンタクト層が前記第1と第2のトレンチの一方の外側の側壁から離間するように拡散させる工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
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