KR20220083265A - 전력 반도체 소자 및 전력 반도체 소자의 제조방법 - Google Patents
전력 반도체 소자 및 전력 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명의 일 관점에 의한 전력 반도체 소자는, 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되는 적어도 하나의 제 1 트렌치와, 수직 전하 이동 경로를 제공하도록 상기 적어도 하나의 제 1 트렌치 하부로부터 상기 적어도 하나의 제 1 트렌치의 일측으로 연결되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 제 1 트렌치의 일측의 상기 드리프트 영역 상의 상기 반도체층에 형성되고 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 상에 형성되고, 제 1 도전형을 갖는 에미터 영역과, 상기 적어도 하나의 제 1 트렌치의 내부 표면 상의 제 1 게이트 절연층과, 상기 적어도 하나의 제 1 트렌치 내에 상기 웰 영역 방향으로 치우치게 적어도 하나의 제 2 트렌치를 한정하면서, 나머지 부분을 채우도록 상기 제 1 게이트 절연층 상에 형성된 에미터층과, 상기 적어도 하나의 제 2 트렌치 내부 표면 상의 제 2 게이트 절연층과, 상기 적어도 하나의 제 2 트렌치를 매립하도록 상기 제 2 게이트 절연층 상에 형성된, 게이트 전극층을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자 및 그 제조방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이러한 반도체 소자는 채널에서 주입되는 전자와 컬렉터에서 주입되는 정공이 흐르면서 동작한다. 하지만, 트렌치 게이트 타입의 전력 반도체 소자에 있어서, 정공이 트렌치 게이트에 과다하게 축적되면, 네거티브 게이트 차징(negative gate charging, NGC) 현상이 발생하면서 게이트 방향으로 변위 전류(displacement current)가 발생하게 된다. 이러한 트렌치 게이트 타입의 전력 반도체 소자는 게이트-컬렉터 간 커패시턴스(Cgc)가 커서 이러한 네거티브 게이트 차징(NGC) 영향을 많이 받게 되어 스위칭 안정성에 이슈가 발생되고 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 네거티브 게이트 차징 영향을 감소시켜 동작 안정성을 높일 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 네거티브 게이트 차징 영향을 감소시켜 동작 안정성을 높일 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 전력 반도체 칩에 의하면, 네거티브 게이트 차징(NGC) 현상을 억제하여 스위칭 안정성을 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 개략적인평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 도 2의 전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 도 2의 전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 보여주는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부 트렌치에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩(50)을 보여주는 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩(50) 보여주는 회로도이고, 도 3은 도 2의 전력 반도체 칩의 일부를 보여주는 회로도이다.
도 1을 참조하면, 전력 반도체 칩(50)은 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 형성될 수 있다. 이러한 전력 반도체 칩(50)은 웨이퍼 다이(die) 또는 패키징 구조를 포함할 수 있다.
메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들(power semiconductor transistors, 도 3의 PT)이 형성될 수 있다. 센서 영역(SA)에는 전력 반도체 트랜지스터들(PT)의 전류를 모니터링하기 위해 복수의 전류 센서 트랜지스터들(도 3의 ST)이 형성될 수 있다.
예를 들어, 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)은 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 또는 전력 모스펫(power MOSFET) 구조를 포함할 수 있다. IGBT는 게이트 전극, 에미터 전극(emitter electrode) 및 컬렉터 전극(collector electrode)을 포함할 수 있다. 도 2 내지 도 3에서는 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)이 IGBT인 경우를 예로 설명한다.
도 1 내지 도 3을 같이 참조하면, 전력 반도체 칩(50)은 외부와 연결을 위한 복수의 단자들을 포함할 수 있다.
예를 들어, 전력 반도체 칩(50)은 전력 반도체 트랜지스터들(PT)의 에미터 전극에 연결되는 에미터 단자(69), 전류를 모니터링하기 위한 전류 센서 트랜지스터들(ST)의 에미터 전극과 연결되는 전류 센서 단자(64), 전력 반도체 트랜지스터들(PT)의 게이트 전극 및 전류 센서 트랜지스터들(ST)의 게이트 전극과 연결되는 게이트 단자(62) 및/또는 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)의 컬렉터 전극과 연결되는 컬렉터 단자(61)를 포함할 수 있다.
나아가, 전력 반도체 칩(50)은 전력 반도체 트랜지스터들(PT)의 켈빈 에미터 전극에 연결되는 켈빈 에미터 단자(66) 및 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68)을 더 포함할 수도 있다.
도 2에서 컬렉터 단자(61)는 도 1의 반도체층(105)의 후면 상에 형성되고, 도 2에서 에미터 단자(69)는 도 1의 메인 셀 영역(MC) 상에 형성될 수 있다.
예를 들어, 온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다.
본 구조는 전력 반도체 칩(50) 내에 온도 센서(TC)가 내장된 구조를 예시적으로 설명하고 있으나, 이 실시예의 변형된 예에서 온도 센서(TC)가 생략될 수도 있다.
전력 반도체 트랜지스터(PT)는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속되고, 전류 센서 트랜지스터(ST)는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터(PT)와 일부 병렬적으로 접속된다. 전류 센서 트랜지스터(ST)의 게이트 전극과 전력 반도체 트랜지스터(PT)의 게이트 전극은 소정의 저항을 개재하여 게이트 단자(62)에 공유로 연결된다.
전류 센서 트랜지스터(ST)는 전력 반도체 트랜지스터(PT)와 실질적으로 같은 구조로 형성되며, 다만 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터(ST)의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터(PT)의 출력 전류를 간접적으로 모니터링할 수 있다.
예를 들어, 전력 반도체 트랜지스터(PT) 및/또는 전류 센서 트랜지스터(ST)는 도 4의 전력 반도체 소자(100)의 구조를 포함할 수 있다. 일부 실시예에서, 전력 반도체 트랜지스터(PT)와 전력 반도체 소자(100)가 동일한 의미로 사용될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 단면도이다.
도 4를 참조하면, 반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 기판의 일부 및/또는 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 반도체 물질로는 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다.
예를 들어, 반도체층(105)은 드리프트 영역(107) 및 웰 영역(110)을 포함할 수 있다. 나아가, 반도체층(105)은 플로팅 영역(125) 및 에미터 영역(112)을 더 포함할 수 있다. 여기에서 에미터 영역(112)은 소오스 영역으로 불릴 수도 있고, 이하에서 에미터 영역(112)은 소오스 영역을 의미할 수도 있다.
드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형의 불순물을 반도체층(105)에 도핑하여 형성될 수 있다. 다른 예로, 드리프트 영역(107)은 에피택셜층으로 성장될 수 있고, 성장 과정 중에 제 1 도전형의 불순물이 도핑될 수 있다.
웰 영역(110)은 드리프트 영역(107) 상의 반도체층(105)에 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 형성될 수 있다. 일부 실시예에서, 웰 영역(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 한편, 웰 영역(110)은 바이폴라 정션 트랜지스터 구조에서 베이스 영역으로 불릴 수도 있다.
에미터 영역(112)은 웰 영역(110)들 상의 반도체층(105)에 각각 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 에미터 영역들(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 에미터 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.
컬렉터 영역(102)은 드리프트 영역(107) 아래에 제공되고, 컬렉터 전극층(150)은 컬렉터 영역(128)에 연결되도록 컬렉터 영역(102) 아래에 제공될 수 있다. 예를 들어, 컬렉터 영역(102)은 제 2 도전형을 가질 수 있다.
일부 실시예에서, 컬렉터 영역(102) 및/도는 컬렉터 전극층(150)은 반도체 기판의 적어도 일부를 구성할 수 있고, 드리프트 영역(107)은 이러한 반도체 기판, 즉 컬렉터 영역(102) 및/또는 컬렉터 전극층(150) 상에 에피??셜층으로 형성될 수 있다.
한편, 전력 반도체 소자(100)가 모스펫 구조를 갖는 경우, 컬렉터 영역(102)은 생략될 수 있다. 이 경우, 컬렉터 전극(150)은 드레인 전극으로 불릴 수 있고, 이러한 드레인 전극이 드리프트 영역(107)과 접하도록 형성될 수 있다.
적어도 하나의 제 1 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스되어 형성될 수 있다. 도 4에는 한 쌍의 제 1 트렌치들(116)이 도시되었고, 제 1 트렌치들(116)의 수는 전력 반도체 소자(100)의 성능에 따라 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다.
나아가, 제 1 트렌치들(116)은 전계가 집중되는 것을 억제하기 위하여 그 모서리, 예컨대 하단 모서리가 라운딩 처리될 수 있다.
제 1 게이트 절연층(118)은 제 1 트렌치들(116)의 적어도 내부 표면 상에 형성될 수 있다. 제 1 게이트 절연층(118)의 두께는 균일하거나 또는 제 1 트렌치들(116)의 바닥면 부분의 전계를 낮추기 위하여 제 1 트렌치들(116)의 바닥면 상에 형성된 부분이 측벽 상에 형성된 부분보다 두꺼울 수도 있다.
에미터층(120)은 적어도 하나의 제 1 트렌치(116) 내에 웰 영역(110) 방향으로 치우치게 적어도 하나의 제 2 트렌치(122)를 한정하면서, 나머지 부분을 채우도록 상기 제 1 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 에미터층(120)은 제 1 트렌치들(116)의 바닥부를 채우고 플로팅 영역(125)과 접한 제 1 트렌치들(116)의 측벽을 따라서 신장될 수 있다. 에미터층(120)은 제 2 트렌치들(122)에 의해서 웰 영역(110)과는 이격되고, 제 1 게이트 절연층(118)을 사이에 두고 플로팅 영역(125)에 인접할 수 있다.
제 2 게이트 절연층(124)은 제 2 트렌치들(122) 내부 표면 상에 형성될 수 있다. 예를 들어, 제 2 게이트 절연층(124)은 에미터층(120) 상에 형성될 수 있다.
예를 들어, 제 1 게이트 절연층(118) 및 제 2 게이트 절연층(124)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 전극층(126)은 제 2 트렌치들(122)을 매립하도록 제 2 게이트 절연층(124) 상에 형성될 수 있다. 게이트 전극층(126)은 웰 영역(110)에 인접하고, 플로팅 영역(125)과는 에미터층(120)에 의해서 이격될 수 있다. 제 2 게이트 절연층(124)의 적어도 일부분은 에미터층(120)과 게이트 전극층(126) 사이에 개재될 수 있다.
게이트 전극층(126)은 반도체층(105) 내로 리세스되게 형성될 수 있고, 이러한 의미에서 리세스 타입 또는 트렌치 타입을 갖는 것으로 이해될 수 있다. 예를 들어, 게이트 전극층(126)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
일부 실시예들에서, 에미터층(120) 및 게이트 전극층(126)은 동일한 물질, 예컨대 도핑된 폴리실리콘으로 형성될 수 있다.
일부 실시예들에서, 드리프트 영역(107)은 제 1 트렌치들(116)의 하부로부터 제 1 트렌치들(116)의 일측으로 연결되도록 반도체층(105)에 형성될 수 있다. 웰 영역(110)은 제 1 트렌치들(116)의 일측의 드리프트 영역(107) 상의 반도체층(105)에 형성될 수 있다.
플로팅 영역(125)은 적어도 하나의 제 1 트렌치(116) 타측의 반도체층(105)에 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 플로팅 영역(125)은 반도체층(105) 또는 드리프트 영역(107)에 제 2 도전형의 불순물을 주입하여 형성될 수 있다.
일부 실시예들에서, 하나의 제 1 트렌치(116)가 반도체층(105)에 배치된 경우, 웰 영역(110)은 제 1 트렌치(116)의 일측의 반도체층(105)에 형성되고, 플로팅 영역(125)은 제 1 트렌치(116)의 타측의 반도체층(105)에 형성될 수 있다.
일부 실시예들에서, 적어도 한 쌍의 제 1 트렌치들(116)이 대향되게 배치된 경우, 웰 영역(110) 및 에미터 영역(112)은 제 1 트렌치들(116) 사이의 반도체층(105)에 형성되고, 플로팅 영역(125)은 제 1 트렌치들(116)의 바깥쪽의 반도체층(105)에 형성될 수 있다. 따라서, 제 1 트렌치들(116)에 있어서 그 일측과 타측은 상대적인 개념으로 이해될 수 있다.
나아가, 플로팅 영역(125)은 게이트 전극층(120)의 바닥면에서 전계가 집중되는 것을 완화하기 위하여, 제 1 트렌치들(116)의 바닥면을 둘러싸도록 형성될 수 있다.
층간 절연층(130)은 게이트 전극층(126) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
에미터 전극층(140)은 에미터 영역(112)에 연결되도록 에미터 영역(112) 상에 배치될 수 있다. 예를 들어, 에미터 전극층(140)은 에미터 영역(112)으로부터 층간 절연층(130) 상으로 신장되도록 배치될 수 있다.
예를 들어, 에미터 전극층(140)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
나아가, 에미터 전극층(140)은 웰 영역(110)에 더 연결될 수 있다. 예를 들어, 웰 영역(110)은 일부분에 고농도 도핑 영역을 포함하고, 이러한 고농도 도핑 영역에 에미터 전극층(140)이 연결될 수 있다.
일부 실시예들에서, 에미터 전극층(140)은 에미터 영역(112) 및 에미터층(120)에 연결될 수 있다. 이 경우, 에미터층(120)은 실질적으로 에미터 영역(112)이 연장된 개념으로 이해될 수도 있다.
일부 실시예들에서, 층간 절연층(130)은 에미터 전극층(140)과 게이트 전극층(126)의 사이 및 에미터 전극층(140)과 플로팅 영역(125) 사이에 개재될 수 있다.
전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
전술한 전력 반도체 소자(100)에 따르면, 게이트 전극층(126)의 일측은 웰 영역(110)과 접하고, 게이트 전극층(126)의 타측은 게이트-컬렉터 커패시턴스를 크게 하는 플로팅 영역(125)과 용량 결합되지 않고 게이트-에미터 커패시턴스를 크게 하는 에미터층(120)과 용량 결합될 수 있다.
따라서, 게이트 전극층(126)의 양측이 모두 게이트-에미터 용량 결합을 형성하게 되어, 종래보다 게이트-커패시턴스는 줄어들고, 게이트-에미터 커패시턴스는 커지게 된다. 따라서, 전력 반도체 소자(100)에 따르면, 고전압에서 내압을 유지하면서도 네거티브 게이트 차징 현상을 억제하고, 스위칭 안정성을 높일 수 있다.
도 1 내지 도 3에서 전력 반도체 칩(50)은 도 4의 전력 반도체 소자(100)를 전력 반도체 트랜지스터(PT) 및/또는 전류 센서 트랜지스터(ST)로 이용할 수 있고, 따라서 전술한 전력 반도체 소자(100)의 특징은 전력 반도체 칩(50)에도 그대로 적용될 수 있다.
예를 들어, 전력 반도체 소자(100)가 전력 반도체 트랜지스터(PT) 및 전류 센서 트랜지스터(ST)로 구현되는 경우, 전력 반도체 소자(100)의 게이트 전극층(126), 에미터 전극층(140) 및 컬렉터 전극층(150)은 전력 반도체 트랜지스터(PT) 및 전류 센서 트랜지스터(ST)의 게이트 전극, 에미터 전극 및 컬렉터 전극에 각각 대응되는 구조로 이해될 수 있다.
따라서, 전술한 전력 반도체 소자(100) 및 전력 반도체 칩(50)에 따르면, 고전압에서 내압을 유지하면서도 네거티브 게이트 차징 현상을 억제하고, 스위칭 안정성을 높일 수 있다.
전술한 설명들은 전력 반도체 소자가 IGBT인 경우를 상정하여 설명하였지만, 전력 모스펫에도 그대로 적용될 수 있다. 다만, 전력 모스펫에서는 컬렉터 영역(102)이 없고 컬렉터 전극층(150) 대신에 드레인 전극이 배치될 수 있다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조방법을 보여주는 단면도들이다.
도 5를 참조하면, 제 1 도전형을 갖는 드리프트 영역(107), 제 2 도전형을 갖는 웰 영역(110) 및 제 1 도전형을 갖는 에미터 영역(112)을 포함하는 반도체층(105)이 제공될 수 있다. 나아가, 반도체층(105)에는 컬렉터 영역(102) 및 컬렉터 전극(150)이 더 형성될 수 있다.
드리프트 영역(107), 웰 영역(110), 에미터 영역(112)의 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다. 선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
이어서, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 제 1 트렌치(116)를 형성할 수 있다.
예를 들어, 적어도 하나의 트렌치(116)는 복수의 트렌치들(116)을 포함할 수 있고, 트렌치들(116)은 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.
도 6을 참조하면, 제 1 트렌치들(116)의 내부 표면 상에 제 1 게이트 절연층(118)을 형성할 수 있다.
이어서, 제 1 게이트 절연층(118) 상에 제 1 트렌치들(116)을 매립하도록 에미터층(120)을 형성할 수 있다.
도 7을 참조하면, 제 1 트렌치들(116) 내 에미터층(120) 내에 적어도 하나의 제 2 트렌치, 예컨대 복수의 제 2 트렌치들(122)을 웰 방향(110)으로 치우치게 형성할 수 있다. 이에 따라, 에미터층(120)이 제 2 트렌치들(122)을 제외한 제 1 트렌치들(116)의 나머지 부분을 채우도록 제 1 게이트 절연층(118) 상에 남게 될 수 있다.
일부 실시예에서, 에미터층(120)을 형성하는 단계는 제 1 트렌치들(116)을 매립하는 에미터층(120)을 형성한 후, 제 2 트렌치들(122)을 형성하도록 에미터층(120)의 일부를 식각하여 형성하는 단계를 포함할 수 있다.
도 8을 참조하면, 제 2 트렌치들(122) 내부 표면 상에 제 2 게이트 절연층(124)을 형성하고, 제 2 트렌치들(122)을 매립하도록 제 2 게이트 절연층(124) 상에, 게이트 전극층(126)을 형성할 수 있다.
도 9를 참조하면, 게이트 전극층 상에 층간 절연층(130)을 형성하고, 에미터층(120) 및 에미터 영역(112)에 연결되도록 층간 절연층(130) 상에 에미터 전극층(140)을 형성하여, 전력 반도체 소자(100)를 형성할 수 있다.
일부 실시예들에서, 에미터층(120)은 제 1 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 또한, 게이트 전극층(126)은 제 2 게이트 절연층(124) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다.
패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
50: 전력 반도체 칩
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118, 124: 게이트 절연층
120: 에미터층
126: 게이트 전극층
125: 플로팅 영역
130: 층간 절연층
140: 에미터 전극층
150: 컬렉터 전극층
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118, 124: 게이트 절연층
120: 에미터층
126: 게이트 전극층
125: 플로팅 영역
130: 층간 절연층
140: 에미터 전극층
150: 컬렉터 전극층
Claims (10)
- 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되는 적어도 하나의 제 1 트렌치;
수직 전하 이동 경로를 제공하도록 상기 적어도 하나의 제 1 트렌치 하부로부터 상기 적어도 하나의 제 1 트렌치의 일측으로 연결되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
상기 적어도 하나의 제 1 트렌치의 일측의 상기 드리프트 영역 상의 상기 반도체층에 형성되고 제 2 도전형을 갖는 웰 영역;
상기 웰 영역 상에 형성되고, 제 1 도전형을 갖는 에미터 영역;
상기 적어도 하나의 제 1 트렌치의 내부 표면 상의 제 1 게이트 절연층;
상기 적어도 하나의 제 1 트렌치 내에 상기 웰 영역 방향으로 치우치게 적어도 하나의 제 2 트렌치를 한정하면서, 나머지 부분을 채우도록 상기 제 1 게이트 절연층 상에 형성된 에미터층;
상기 적어도 하나의 제 2 트렌치 내부 표면 상의 제 2 게이트 절연층; 및
상기 적어도 하나의 제 2 트렌치를 매립하도록 상기 제 2 게이트 절연층 상에 형성된, 게이트 전극층을 포함하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 에미터 영역 및 상기 에미터층에 연결된 에미터 전극층을 더 포함하는,
전력 반도체 소자. - 제 2 항에 있어서,
상기 적어도 하나의 제 1 트렌치의 타측의 상기 반도체층에 형성되고, 제 2 도전형을 갖는 플로팅 영역을 더 포함하는, - 제 3 항에 있어서,
상기 에미터 전극층과 상기 게이트 전극층 사이 및 상기 에미터 전극층과 상기 플로팅 영역 사이의 층간 절연층을 더 포함하는,
전력 반도체 소자. - 제 3 항에 있어서,
상기 에미터층은 상기 적어도 하나의 제 1 트렌치의 바닥부를 채우고 상기 플로팅 영역과 접한 상기 적어도 하나의 제 1 트렌치의 측벽을 따라서 신장된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 제 2 게이트 절연층은 상기 게이트 전극층 및 상기 에미터층 사이에 개재된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 컬렉터 영역을 더 포함하는,
전력 반도체 소자. - 제 1 도전형을 갖는 드리프트 영역, 제 2 도전형을 갖는 웰 영역 및 제 1 도전형을 갖는 에미터 영역을 포함하는 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 제 1 트렌치를 형성하는 단계;
상기 적어도 하나의 제 1 트렌치의 내부 표면 상에 제 1 게이트 절연층을 형성하는 단계;
상기 적어도 하나의 제 1 트렌치 내에 상기 웰 영역 방향으로 치우치게 적어도 하나의 제 2 트렌치를 한정하면서, 나머지 부분을 채우도록 상기 제 1 게이트 절연층 상에 에미터층을 형성하는 단계;
상기 적어도 하나의 제 2 트렌치 내부 표면 상에 제 2 게이트 절연층을 형성하는 단계; 및
상기 적어도 하나의 제 2 트렌치를 매립하도록 상기 제 2 게이트 절연층 상에, 게이트 전극층을 형성하는 단계:를 포함하는,
전력 반도체 소자의 제조 방법 - 제 8 항에 있어서,
상기 드리프트 영역은 수직 전하 이동 경로를 제공하도록 상기 적어도 하나의 제 1 트렌치 하부로부터 상기 적어도 하나의 제 1 트렌치의 일측으로 연결되도록 상기 반도체층에 형성되고,
상기 웰 영역은 상기 적어도 하나의 제 1 트렌치의 일측의 상기 드리프트 영역 상의 상기 반도체층에 형성되는,
전력 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 에미터층을 형성하는 단계는,
상기 적어도 하나의 제 1 트렌치를 매립하는 에미터층을 형성하는 단계; 및
상기 적어도 하나의 제 2 트렌치를 형성하도록 상기 에미터층의 일부를 식각하는 단계를 포함하는,
전력 반도체 소자의 제조방법.
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|---|---|---|---|---|
| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| E601 | Decision to refuse application |