KR20230128846A - 전력 반도체 소자 및 전력 반도체 칩 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 반도체 소자는, 반도체층, 상기 반도체층에 배치되고, 제 1 도전형을 갖는 드리프트 영역, 상기 드리프트 영역에 접하고, 제 2 도전형을 갖는 복수의 웰 영역들, 상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역들, 상기 복수의 트렌치 영역들 하부에 접하도록 배치되고, 제 2 도전형을 갖는 플로팅 영역들, 상기 드리프트 영역의 하부에 위치하고 상기 제 2 도전형을 갖는 컬렉터 영역, 상기 복수의 웰 영역들 상의 상기 반도체층에 배치되고 제 1 도전형을 갖는 복수의 에미터 영역들, 상기 복수의 트렌치 영역들의 측벽으로부터 상기 복수의 트렌치 영역들의 하면을 따라 연장되도록 배치되는 게이트 절연층 및 상기 트렌치 영역 내부에 배치되고 상기 게이트 절연층에 접하는 게이트 전극층을 포함하고, 상기 트렌치 영역의 코너 영역에 접하는 상기 게이트 절연층의 폭은 상기 트렌치 영역의 측벽 또는 상기 트렌치 영역의 하면에 접하는 상기 게이트 절연층의 폭보다 두꺼울 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자 및 전력 반도체 칩에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이러한 반도체 소자는 채널에서 주입되는 전자와 컬렉터에서 주입되는 정공이 흐르면서 동작한다. 하지만, 트렌치 영역 게이트 타입의 전력 반도체 소자에 있어서, 정공이 트렌치 영역 게이트에 과다하게 축적되면, 네거티브 게이트 차징(negative gate charging, NGC) 현상이 발생하면서 게이트 방향으로 변위 전류(displacement current)가 발생하게 된다.
이러한 트렌치 영역 게이트 타입의 전력 반도체 소자는 게이트-컬렉터 간 커패시턴스(Cgc)가 커서 이러한 네거티브 게이트 차징(NGC) 영향을 많이 받게 되어 스위칭 안정성에 이슈가 발생되고 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 고전압에 대한 내압 특성을 확보하면서, 게이트 차징 영향을 감소시켜 동작 안정성을 높일 수 있는 전력 반도체 소자 및 전력 반도체 칩을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시 예에 따른 전력 반도체 소자는, 반도체층, 상기 반도체층에 배치되고, 제 1 도전형을 갖는 드리프트 영역, 상기 드리프트 영역에 접하고, 제 2 도전형을 갖는 복수의 웰 영역들, 상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역들, 상기 복수의 트렌치 영역들 하부에 접하도록 배치되고, 제 2 도전형을 갖는 플로팅 영역들, 상기 드리프트 영역의 하부에 위치하고 상기 제 2 도전형을 갖는 컬렉터 영역, 상기 복수의 웰 영역들 상의 상기 반도체층에 배치되고 제 1 도전형을 갖는 복수의 에미터 영역들, 상기 복수의 트렌치 영역들의 측벽으로부터 상기 복수의 트렌치 영역들의 하면을 따라 연장되도록 배치되는 게이트 절연층 및 상기 트렌치 영역 내부에 배치되고 상기 게이트 절연층에 접하는 게이트 전극층을 포함하고, 상기 트렌치 영역의 코너 영역에 접하는 상기 게이트 절연층의 폭은 상기 트렌치 영역의 측벽 또는 상기 트렌치 영역의 하면에 접하는 상기 게이트 절연층의 폭보다 두꺼울 수 있다.
또한, 일 실시 예에 따른 상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽 상에 스페이서 형태로 배치될 수 있다.
또한, 일 실시 예에 따른 상기 게이트 전극층은 상기 복수의 트렌치 영역들 내에 도전층을 형성한 후, 상기 도전층을 이방성 식각하여 형성될 수 있다.
또한, 일 실시 예에 따른 상기 게이트 전극층은 그 상부보다 그 하부의 폭이 더 클 수 있다.
또한, 일 실시 예에 따른 상기 게이트 전극층은 상기 복수의 트렌치 영역들의 적어도 중앙 부근에서 상기 복수의 트렌치 영역들 하부의 상기 플로팅 영역을 노출할 수 있다.
또한, 일 실시 예에 따른 상기 전력 반도체 소자는, 상기 게이트 전극층 및 상기 플로팅 영역 상에 상기 복수의 트렌치 영역들을 매립하는 층간 절연층을 더 포함할 수 있다.
또한, 일 실시 예에 따른 상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽을 따라서 스트라이프 타입으로 배치될 수 있다.
또한, 일 실시 예에 따른 상기 전력 반도체 소자는 상기 복수의 에미터 영역들에 연결되도록 상기 에미터 영역들 상에 배치되는 에미터 전극층을 더 포함할 수 있다.
또한, 일 실시 예에 따른 상기 웰 영역들은 상기 반도체층의 일측을 따라 연장되는 스트라이프 타입으로 배치될 수 있다.
본 발명의 다른 실시 예에 따른 전력 반도체 칩은, 메인 셀 영역 및 센서 영역을 포함하는 반도체층, 상기 메인 셀 영역에 배치되고, 상기 실시 예들 중 어느 한 실시 예에 따른 전력 반도체 소자를 포함하는, 복수의 전력 반도체 트랜지스터들, 상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해, 상기 센서 영역에 배치되는 복수의 전류 센서 트랜지스터들, 상기 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자, 상기 복수의 전류 센서 트랜지스터들의 에미터 전극과 연결되는 전류 센서 단자 및 상기 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자를 포함할 수 있다.
본 발명의 일 실시예에 의한 전력 반도체 소자에 따르면, 내압 특성을 유지하면서도 기생 커패시턴스 비율을 조절하여 동작 안성성을 높일 수 있다.
이러한 효과는 예시적인 것이고, 본 발명의 실시예들이 이에 제한받는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 평면도이다.
도 5는 도 4의 전력 반도체 소자의 V-V선에서 절취한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 평면도이다.
도 5는 도 4의 전력 반도체 소자의 V-V선에서 절취한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부 트렌치 영역에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩(50)을 보여주는 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩(50)을 보여주는 회로도이고, 도 3은 본 발명의 다른 실시예에 따른 전력 반도체 칩의 일부(55')를 보여주는 회로도이다.
도 1을 참조하면, 전력 반도체 칩(50)은 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 형성될 수 있다. 이러한 전력 반도체 칩(50)은 웨이퍼 다이(die) 또는 패키징 구조를 포함할 수 있다.
메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들이 형성될 수 있다. 센서 영역(SA)에는 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 복수의 전류 센서 트랜지스터들이 형성될 수 있다.
반도체층(105)은 온도 센서(TC)를 더 포함할 수 있다. 온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 다른 실시 예에 따르면, 온도 센서(TC)가 생략될 수도 있다. 온도 센서(TC)가 생략되는 경우, 생략되는 영역에 메인 셀 영역(MC)이 형성될 수 있다.
예시적으로, 전력 반도체 트랜지스터 및 전류 센서 트랜지스터는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)로 형성될 수 있다. 전력 반도체 트랜지스터 및 전류 센서 트랜지스터는 병렬로 접속될 수 있으며, 병렬로 접속된 전력 반도체 트랜지스터 및 전류 센서 트랜지스터의 등가 회로는 도 2의 55와 같을 수 있다.
다른 실시 예에 따라 전력 반도체 트랜지스터는 및 전류 센서 트랜지스터는 모스펫 구조를 포함할 수 있다. 모스펫 구조의 전력 반도체 트랜지스터는 도 3의 56과 같은 등가회로를 가질 수 있고, 모스펫 구조의 전류 센서 트랜지스터는 도 3의 57과 같은 등가 회로를 가질 수 있다.
도 1 내지 도 3을 같이 참조하면, 전력 반도체 칩(50)은 외부와 연결을 위한 복수의 단자들을 포함할 수 있다.
예를 들어, 전력 반도체 칩(50)은 절연 게이트 바이폴라 트랜지스터로 구성되는 전력 반도체 트랜지스터들 및 전류 센서 트랜지스터들(예를 들어, 도 2의 55)을 포함할 수 있다. 이때, 전력 반도체 칩(50)은 전류 센서 트랜지스터들의 컬렉터 전극과 연결되는 컬렉터 단자(61), 전력 반도체 트랜지스터들의 게이트 전극 및 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자(62), 전류 센서 트랜지스터들의 에미터 전극에 연결되는 전류 센서 단자(64), 전력 반도체 트랜지스터들의 켈빈 에미터 전극에 연결되는 켈빈 에미터 단자(66), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들의 에미터 전극에 연결되는 에미터 단자(69)를 포함할 수 있다.
실시 예에 따라 전력 반도체 칩(50)은 전력 모스펫인 전력 반도체 트랜지스터 및 전류 센서 트랜지스터들(예를 들어, 도 3의 55')을 포함할 수 있다. 전력 모스펫인 전력 반도체 트랜지스터(56) 및 전류 센서 트랜지스터들(57)을 포함하는 경우, 전력 반도체 칩(50)은 전력 반도체 트랜지스터(56)의 드레인 전극 및 전류 센서 트랜지스터들(57)의 드레인 전극과 연결되는 드레인 단자(61), 전력 반도체 트랜지스터들(56)의 게이트 전극 및 전류 센서 트랜지스터(57)들의 게이트 전극과 연결되는 게이트 단자(62), 전류 센서 트랜지스터(57)의 소오스 전극에 연결되는 전류 센서 단자(64), 전력 반도체 트랜지스터(56)들의 소오스 전극에 연결되는 소오스 단자(69)를 포함할 수 있다.
실시 예에 따라, 상기 단자들은 생략될 수 있으며, 예시적으로 켈빈 에미터 단자(66) 또는 온도 센서 단자들(67, 68)이 생략될 수 있다.
컬렉터 단자(61)는 도 1의 반도체층(105)의 후면에 형성될 수 있고, 에미터 단자(69)는 도 1의 메인 셀 영역(MC)에 형성될 수 있다.
일 실시 예에 따르면, 절연 게이트 바이폴라 트랜지스터인 전력 반도체 트랜지스터는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속될 수 있다. 또한, 절연 게이트 바이폴라 트랜지스터인 전류 센서 트랜지스터는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터와 병렬적으로 접속될 수 있다. 전류 센서 트랜지스터의 게이트 전극과 전력 반도체 트랜지스터의 게이트 전극은 게이트 단자(62)에 공유로 연결될 수 있다.
다른 실시 예에 따르면, 전력 모스펫인 전력 반도체 트랜지스터(56)는 소오스 단자(69)와 드레인 단자(61) 사이에 접속될 수 있다. 또한 전력 모스펫인 전류 센서 트랜지스터(57)는 전류 센서 단자(64)와 드레인 단자(61) 사이에 전력 반도체 트랜지스터(56)와 병렬적으로 접속될 수 있다. 전류 센서 트랜지스터(57)의 게이트 전극과 전력 반도체 트랜지스터(56)의 게이트 전극은 소정의 저항을 사이에 두고 게이트 단자(62)와 연결될 수 있다.
각각의 실시 예에서, 전류 센서 트랜지스터는 전력 반도체 트랜지스터와 실질적으로 같은 구조이나, 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터의 출력 전류를 간접적으로 모니터링할 수 있다.
이하, 설명의 편의를 위해 전력 반도체 칩(50)은 절연 게이트 바이폴라 트랜지스터로 구성되는 전력 반도체 트랜지스터들 및 전류 센서 트랜지스터들을 포함하는 것으로 가정하여 설명한다.
전력 반도체 트랜지스터 및/또는 전류 센서 트랜지스터는 도 4 내지 도 5에서 설명될 전력 반도체 소자(100)의 구조를 포함할 수 있다. 일부 실시예에서, 전력 반도체 트랜지스터는 도 4 내지 도 5의 전력 반도체 소자(100)일 수 있다. 설명의 편의를 위해, 도 4 내지 5의 전력 반도체 트랜지스터 및/또는 전류 센서 트랜지스터는 절연 게이트 바이폴라 트랜지스터인 것으로 가정하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 일부를 보여주는 평면도이고, 도 5는 도 4의 전력 반도체 소자의 V-V선에서 절취한 단면도이다. 도 4에서 일부 구성은 도시의 편의와 명확성을 위해서 생략되었다.
도 4는 전력 반도체 소자(100)를 상부면에서 바라본 평면도일 수 있다.
전력 반도체 소자(100)는 복수의 웰 영역(110)들을 포함할 수 있다. 웰 영역(110)들은 반도체 층(도 1의 105) 내에 형성될 수 있다. 반도체층(105)의 상부면에서 본 웰 영역(110)들은 반도체층(105)의 일측을 따라 연장되는 스트라이프 타입(stripe type)으로 형성될 수 있다.
웰 영역(110)들의 측면에 게이트 절연층(118)이 접할 수 있으며, 게이트 절연층(118)들 또한 웰 영역(110)을 따라 연장되는 스트라이프 형상일 수 있다.
게이트 절연층(118)은 게이트 전극층(120)과 웰 영역(110) 사이에 형성될 수 있으며, 게이트 전극층(118)에 의해 게이트 전극층(120)과 웰 영역(110)이 전기적으로 분리될 수 있다.
게이트 전극층(120)은 플로팅 영역(125)의 적어도 일부와 오버랩 될 수 있으며, 게이트 전극층(120)들의 사이에 플로팅 영역(125)의 적어도 일부가 위치할 수 있다.
층간 절연층(130)의 적어도 일부는 게이트 전극층(120)들 사이에 위치할 수 있다. 또한, 에미터 전극층(140)은 상기 웰 영역(110), 게이트 절연층(118), 게이트 전극층(120), 플로팅 영역(125) 및 층간 절연층(130)과 오버랩 되도록 위치할 수 있다.
도 5를 참조하면, 반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 기판의 일부 및/또는 하나 또는 복수의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 반도체 물질은 예시적으로 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다.
반도체층(105)은 드리프트 영역(107) 및 복수의 웰 영역들(110)을 포함할 수 있다. 나아가, 반도체층(105)은 플로팅 영역(125) 및 복수의 에미터 영역들(112)을 더 포함할 수 있다. 전력 모스펫의 경우, 에미터 영역(112)은 소오스 영역으로 불릴 수도 있고, 이하에서 에미터 영역(112)은 소오스 영역을 의미할 수도 있다.
드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 반도체층(105)에 도핑하여 형성될 수 있다. 드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다. 다른 실시 예에서, 드리프트 영역(107)은 제 1 도전형을 갖는 에피텍셜 층을 증착함으로써 형성될 수 있다.
웰 영역들(110)은 반도체층(105)에 포함되는 드리프트 영역(107)에 오버랩 되도록 형성되고, 제 2 도전형을 가질 수 있다.
일부 실시예들에서, 웰 영역들(110)은 반도체층(105)에 포함되는 드리프트 영역(107)의 적어도 일부와 접하도록 형성될 수 있다. 웰 영역들(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 한편, 웰 영역들(110)은 바이폴라 정션 트랜지스터 구조에서 베이스 영역으로 불릴 수도 있다.
에미터 영역들(112)은 웰 영역(110)들 상의 반도체층(105)에 각각 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 에미터 영역들(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 에미터 영역(112)은 드리프트 영역(107)보다 고농도의 제 1 도전형의 불순물로 도핑되어 형성될 수 있다.
컬렉터 영역(102)은 드리프트 영역(107)의 하부에 위치하고, 컬렉터 전극(150)이 컬렉터 영역(128)에 연결되도록 컬렉터 영역(102)의 하부에 위치할 수 있다. 예를 들어, 컬렉터 영역(102)은 제 2 도전형을 가질 수 있다.
일부 실시예들에서, 컬렉터 영역(102)은 반도체 기판의 적어도 일부를 포함할 수 있고, 드리프트 영역(107)은 상기 반도체 기판 상에 에피텍셜 층으로 형성될 수 있다.
다시말해, 드리프트 영역(107)은 컬렉터 영역(102) 상에 에피텍셜층으로 형성될 수 있다. 컬렉터 전극(150)은 컬렉터 영역(102)과 전기적으로 연결될 수 있다.
한편, 전력 반도체 소자(100)가 모스펫 구조를 갖는 경우, 컬렉터 전극(150)은 드레인 전극으로 불릴 수 있고, 이러한 드레인 전극이 드리프트 영역(107)에 접할 수 있다.
복수의 트렌치 영역들(116)은 반도체 층(105)의 일면으로부터 반도체 층(105)의 다른 면을 향해 리세스되도록 형성될 수 있다. 예를 들어, 트렌치 영역들(116)은 웰 영역들(110) 사이에 위치할 수 있고, 반도체층(105)의 일면으로부터 반도체층(105)의 내부로 리세스될 수 있다. 또한, 트렌치 영역들(116)이 반도체층(105)의 일면으로부터 형성되는 깊이는 웰 영역들(110)이 반도체층(105)의 일면으로부터 형성되는 깊이보다 깊을 수 있다.
트렌치 영역들(116)의 측벽은 웰 영역들(110)과 드리프트 영역(107)의 일부분과 접할 수 있다.
일부 실시예들에서, 트렌치 영역들(116)은 웰 영역들(110) 및 에미터 영역들(112)이 형성되지 않은 영역에 위치할 수 있다.
게이트 전극층(120)은 트렌치 영역들(116)의 측벽에 인접하도록 위치할 있다. 또한, 게이트 전극층(120)은 게이트 절연층(118)에 접할 수 있다. 예를 들어, 게이트 전극층(120)은 트렌치 영역들(116)의 측벽을 따라 연장되는 형상일 수 있다.
게이트 전극층(120)은 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 절연층(118)은 트렌치 영역(116)의 측벽에 접하도록 형성될 수 있다. 또한, 게이트 절연층(118)은 게이트 전극층(120)과 접할 수 있다.
예시적으로 게이트 절연층(118)은 게이트 전극층(120)과 에미터 영역(112)을 전기적으로 분리할 수 있다. 또한, 게이트 절연층(118)은 게이트 전극층(120)과 웰 영역(110)을 전기적으로 분리하고, 게이트 전극층(120)과 드리프트 층(107)을 전기적으로 분리할 수 있다.
게이트 절연층(118)은 트렌치 영역(116)의 측벽으로부터, 트렌치 영역(116)의 하부면 일부에 접하도록 연장되는 형상을 가질 수 있다. 트렌치 영역(116)의 하부면에 형성되는 플로팅 영역(125)은 게이트 절연층(118)에 의해 게이트 전극층(120)과 전기적으로 분리될 수 있다.
트렌치 영역(116)의 측벽에 대하여 게이트 절연층(118)이 형성되는 폭은 반도체층(105)의 일면에 대하여 게이트 절연층(118)이 형성되는 깊이에 따라 달라질 수 있다.
드리프트 영역(107) 플로팅 영역(125)에 인접하고, 트렌치 영역(116)의 코너에 접하는 게이트 절연층(118)의 폭(T)은 웰 영역(110) 또는 에미터 영역(112)에 인접하는 게이트 절연층(118)의 폭보다 두꺼울 수 있다.
드리프트 영역(107) 플로팅 영역(125)에 인접하고, 트렌치 영역(116)의 코너에 접하는 영역을 코너 영역(C)이라고 할 수 있다.
반도체층(105)에 트렌치 영역들(116)이 형성되고, 트렌치 영역들(116) 내부에 게이트 절연층(118)이 형성될 수 있다. 게이트 절연층(118)은 상기 트렌치 영역(116)의 코너 영역(C)에 오버랩 되도록 형성될 수 있다.
또한, 실시 예에 따라, 상기 코너 영역(C)에 위치하는 게이트 절연층(118)의 폭(T)이 트렌치 영역(116)의 다른 영역에 위치하는 게이트 절연층(118)의 폭보다 두꺼울 수 있다.
트렌치 영역(116) 내 위치에 따라 게이트 절연층(118)의 폭을 달리 형성함으로써 게이트 절연층(118)의 절연 파괴를 방지할 수 있다.
전력 반도체 소자(100)의 동작 중, 반도체 층(105)에 전기장이 인가될 수 있다. 반도체 층(105)에 전기장이 인가되는 경우, 돌출된 형상인 코너 영역(C)에 전기장이 집중될 수 있다. 다시 말해, 반도체 층(105)에 인가된 전기장은 코너 영역(C)의 게이트 절연층(118)에 집중될 수 있다.
코너 영역(C)에 전기장이 집중되는 경우, 전자들이 게이트 절연층(118)을 통과하여 원치 않는 누설 전류가 발생하는 절연 파괴 현상이 발생할 수 있으며, 절연 파괴 발생 시 전력 반도체 소자(100)가 트랜지스터로서 동작하지 못할 수 있다.
코너 영역(C)에 위치하는 게이트 절연층(118)의 폭(T)은 웰 영역(110) 또는 에미터 영역(112)에 접하는 게이트 절연층(118)의 폭보다 두꺼울 수 있다. 코너 영역(C)에 위치하는 게이트 절연층(118)의 폭(T)을 두껍게 함으로써 원치 않는 누설 전류의 흐름이 방지될 수 있다. 누설 전류의 흐름을 방지함으로써 코너 영역(C)에서 전기장에 의한 절연 파괴현상을 감소시킬 수 있다.
게이트 절연층(118)은 실리콘 산화물, 실리콘 질화물, 게르마늄 산화물, 게르마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
플로팅 영역(125)은 트렌치 영역들(116) 하부의 반도체층(105)에 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 플로팅 영역(125)은 반도체층(105) 또는 드리프트 영역(107)에 제 2 도전형의 불순물을 주입하여 형성될 수 있다. 나아가, 플로팅 영역(125)은 게이트 전극층(120)의 바닥면 및 코너 영역(C)에서 전계가 집중되는 것을 완화하기 위하여, 플로팅 영역(125)이 적어도 게이트 전극층(120)의 바닥면을 둘러싸고, 트렌치 영역(116)의 코너 영역(C) 일부를 둘러싸도록 형성될 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
일 실시 예에 따르면, 층간 절연층(130)은 게이트 절연층(118)과 동일한 물질로 형성될 수 있다.
에미터 전극층(140)은 층간 절연층(130) 상에 형성될 수 있다. 에미터 전극층(140)은 에미터 영역들(112)에 연결되도록 에미터 영역들(112) 상에 배치될 수 있다. 예를 들어, 에미터 전극층(140)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
나아가, 에미터 전극층(140)은 웰 영역(110)과 접할 수 있다. 예를 들어, 웰 영역(110)은 일부분에 고농도 도핑 영역을 포함할 수 있고, 상기 고농도 도핑 영역에 에미터 전극층(140)이 접할 수 있다.
일부 실시예들에서, 게이트 전극층(120)은 트렌치 영역들(116)의 측벽 상에 스페이서 형태로 형성될 수 있다. 나아가, 게이트 전극층(120)은 그 상부보다 그 하부의 폭이 더 크게 형성될 수 있다.
게이트 절연층(118)이 형성된 트렌치 영역들(116)내에 도전층이 형성될 수 있다. 이러한 도전층을 이방성 식각(anisotropic etching)하면, 스페이서 형태의 게이트 전극층(120)이 형성될 수 있다. 이러한 게이트 전극층(120)의 폭은 소정 깊이까지는 점차 커질 수 있다.
트렌치 영역들(116)의 양 측벽에 위치하는 게이트 전극층(120)은 트렌치 영역들(116)의 적어도 중앙 부근에서 트렌치 영역들(116) 하부의 플로팅 영역(125)을 노출할 수 있다. 트렌치 영역들(116)의 폭이 게이트 전극층(120)을 형성하기 위한 도전층의 폭 보다 더 크기 때문에, 게이트 전극층(120)이 트렌치 영역들(116)의 측벽들을 따라서 형성되고 트렌치 영역들(116)을 매립하지 않을 수 있다. 실시 예에 따르면, 트렌치 영역(116)의 폭은 게이트 전극층(120)이 형성되는 도전층 폭의 2배보다 클 수 있다.
게이트 전극층(120)의 형성 시 도전층에 대한 별도의 리소그래피 공정 없이 전면적인 이방성 식각으로 트렌치 영역들(116)의 측벽을 따라서 게이트 전극층(120)이 형성될 수 있다.
일부 실시예들에서, 층간 절연층(130)은 게이트 전극층(120) 및 플로팅 영역(125) 상에 트렌치 영역들(116)를 매립하도록 형성될 수 있다. 따라서, 웰 영역(110)의 맞은 편 게이트 전극층(120)의 일측은 두꺼운 층간 절연층(130)과 접할 수 있다.
도 5에 도시된 바와 같이, 이러한 구조는 코너 영역(C)과 인접한 게이트-컬렉터 커패시턴스 영역(Cgc region)의 게이트-컬렉터 커패시턴스(Cgc)를 감소시킬 수 있다.
코너 영역(C)과 인접한 게이트 절연층(118)이 두껍게 형성됨에 따라 게이트 전극(120)과 컬렉터 영역(102) 사이에서 발생하는 기생 커패시턴스인 게이트-컬렉터 커패시턴스(Cgc)가 감소할 수 있다.
또한, 게이트-컬렉터 커패시턴스(Cgc)가 게이트 전극층(120)과 드리프트 영역(107) 사이에 한정함으로써, 전력 반도체 소자(100)의 게이트-컬렉터 커패시턴스(Cgc)를 감소시킬 수 있다.
전력 반도체 소자(100)에 포함되는 게이트 전극층(120)의 일측이 두꺼운 층간 절연층(130)에 접함에 따라, 게이트-컬렉터 커패시턴스가 감소되고, 전력 반도체 소자(100)의 네거티브 게이트 차징 현상을 줄일 수 있다. 네거티브 게이트 차징이 감소되는 경우, 스위칭 안정성이 높아질 수 있다.
도 1 내지 도 3에서 전력 반도체 칩(50)은 도 4 내지 도 5의 전력 반도체 소자(100)를 전력 반도체 트랜지스터(PT) 및/또는 전류 센서 트랜지스터(ST)로 이용할 수 있고, 따라서 전술한 전력 반도체 소자(100)의 특징은 전력 반도체 칩(50)에도 그대로 적용될 수 있다.
예를 들어, 전력 반도체 소자(100)가 전력 반도체 트랜지스터 또는 전류 센서 트랜지스터로 구현되는 경우, 전력 반도체 소자(100)의 게이트 전극층(120), 에미터 전극층(140) 및 컬렉터 전극층(150)은 전력 반도체 트랜지스터 및 전류 센서 트랜지스터의 게이트 전극, 에미터 전극 및 컬렉터 전극에 각각 대응되는 구조로 이해될 수 있다.
따라서, 전술한 전력 반도체 소자(100) 및 이러한 전력 반도체 소자(100)를 이용한 전력 반도체 칩(50)에 따르면, 고전압에서 내압을 유지하면서도 네거티브 게이트 차징 현상을 억제하고, 스위칭 안정성을 높일 수 있다.
도 4 내지 도 5의 설명들은 전력 반도체 소자가 전력 모스펫에도 적용될 수 있다. 다만, 전력 모스펫에서는 컬렉터 전극층(150) 대신 드레인 전극층이 배치되고, 에미터 전극층(140) 대신 소오스 전극층이 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
50: 전력 반도체 칩
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체 층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118: 게이트 절연층
120: 게이트 전극층
125: 플로팅 영역
130: 절연층
140: 에미터 전극층
150: 컬렉터 전극층
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체 층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118: 게이트 절연층
120: 게이트 전극층
125: 플로팅 영역
130: 절연층
140: 에미터 전극층
150: 컬렉터 전극층
Claims (10)
- 반도체층;
상기 반도체층에 배치되고, 제 1 도전형을 갖는 드리프트 영역;
상기 드리프트 영역에 접하고, 제 2 도전형을 갖는 복수의 웰 영역들;
상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역들;
상기 복수의 트렌치 영역들 하부에 접하도록 배치되고, 제 2 도전형을 갖는 플로팅 영역들;
상기 드리프트 영역의 하부에 위치하고 상기 제 2 도전형을 갖는 컬렉터 영역;
상기 복수의 웰 영역들 상의 상기 반도체층에 배치되고 상기 제 1 도전형을 갖는 복수의 에미터 영역들;
상기 복수의 트렌치 영역들의 측벽으로부터 상기 복수의 트렌치 영역들의 하면을 따라 연장되도록 배치되는 게이트 절연층; 및
상기 트렌치 영역 내부에 배치되고 상기 게이트 절연층에 접하는 게이트 전극층을 포함하고,
상기 트렌치 영역의 코너 영역에 접하는 상기 게이트 절연층의 폭은 상기 트렌치 영역의 측벽 또는 상기 트렌치 영역의 하면에 접하는 상기 게이트 절연층의 폭보다 두꺼운,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽 상에 스페이서 형태로 배치되는,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 전극층은 상기 복수의 트렌치 영역들 내에 도전층을 형성한 후, 상기 도전층을 이방성 식각하여 형성되는,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 전극층은 그 상부보다 그 하부의 폭이 더 큰,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 전극층은 상기 복수의 트렌치 영역들의 적어도 중앙 부근에서 상기 복수의 트렌치 영역들 하부의 상기 플로팅 영역을 노출하는,
전력 반도체 소자.
- 제 5 항에 있어서,
상기 게이트 전극층 및 상기 플로팅 영역 상에 상기 복수의 트렌치 영역들을 매립하는 층간 절연층을 더 포함하는,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽을 따라서 스트라이프 타입으로 배치되는,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 복수의 에미터 영역들에 연결되도록 상기 에미터 영역들 상에 배치되는 에미터 전극층을 더 포함하는,
전력 반도체 소자.
- 제 1 항에 있어서,
상기 웰 영역들은 상기 반도체층의 일측을 따라 연장되는 스트라이프 타입으로 배치되는,
전력 반도체 소자.
- 메인 셀 영역 및 센서 영역을 포함하는 반도체층;
상기 메인 셀 영역에 배치되고, 제 1 항 내지 제 9 항의 어느 한 항에 따른 전력 반도체 소자를 포함하는, 복수의 전력 반도체 트랜지스터들;
상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해, 상기 센서 영역에 배치되는 복수의 전류 센서 트랜지스터들;
상기 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자;
상기 복수의 전류 센서 트랜지스터들의 에미터 전극과 연결되는 전류 센서 단자; 및
상기 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자를 포함하는
전력 반도체 칩.
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| KR1020220026265A KR20230128846A (ko) | 2022-02-28 | 2022-02-28 | 전력 반도체 소자 및 전력 반도체 칩 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220026265A KR20230128846A (ko) | 2022-02-28 | 2022-02-28 | 전력 반도체 소자 및 전력 반도체 칩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230128846A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
-
2022
- 2022-02-28 KR KR1020220026265A patent/KR20230128846A/ko unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
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