KR20230128845A - 전력 반도체 소자 및 전력 반도체 칩 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 전력 반도체 소자는 반도체층, 상기 반도체층에 배치되고, 제1 도전형을 갖는 드리프트 영역, 상기 드리프트 영역에 접하고, 제2 도전형을 갖는 복수의 웰 영역들, 상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역들, 상기 트렌치 영역의 하부에 접하고, 상기 제2 도전형을 갖는 플로팅 영역들, 상기 드리프트 영역의 하부에 위치하고 상기 제2 도전형을 갖는 컬렉터 영역, 상기 복수의 웰 영역들에 배치되고 상기 제1 도전형을 갖는 복수의 에미터 영역들, 상기 트렌치 영역의 측벽 및 상기 트렌치 영역의 하면에 접하는 제1 절연층, 상기 제1 절연층과 접하고, 상기 트렌치 영역의 코너 영역에 배치되는 하부 에미터층, 상기 트렌치 영역의 측벽 및 상기 하부 에미터층의 일면에 접하는 제2 절연층 및 상기 제2 절연층에 접하고, 상기 하부 에미터층에 오버랩 되는 게이트 전극층을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자 및 전력 반도체 칩에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이러한 반도체 소자는 채널에서 주입되는 전자와 컬렉터에서 주입되는 홀 캐리어(hole carrier)가 흐르면서 동작한다. 하지만, 트렌치 영역 게이트 타입의 전력 반도체 소자에 있어서, 홀 캐리어가 트렌치 영역 게이트에 과다하게 축적되면, 네거티브 게이트 차징(negative gate charging, NGC) 현상이 발생하면서 게이트 방향으로 변위 전류(displacement current)가 발생하게 된다.
이러한 트렌치 영역 게이트 타입의 전력 반도체 소자는 게이트-컬렉터 간 커패시턴스(Cgc)가 커서 이러한 네거티브 게이트 차징(NGC) 영향을 많이 받게 되어 스위칭 안정성에 이슈가 발생되고 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 고전압에 대한 내압 특성을 확보하면서, 게이트 차징 영향을 감소시켜 동작 안정성을 높일 수 있는 전력 반도체 소자 및 전력 반도체 칩을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시 예에 따른 전력 반도체 소자는, 반도체층, 상기 반도체층에 배치되고, 제1 도전형을 갖는 드리프트 영역, 상기 드리프트 영역에 접하고, 제2 도전형을 갖는 복수의 웰 영역들, 상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역, 상기 트렌치 영역의 하부에 접하고, 상기 제2 도전형을 갖는 플로팅 영역, 상기 드리프트 영역의 하부에 위치하고 상기 제2 도전형을 갖는 컬렉터 영역, 상기 복수의 웰 영역들에 배치되고 상기 제1 도전형을 갖는 복수의 에미터 영역들, 상기 트렌치 영역의 측벽 및 상기 트렌치 영역의 하면에 접하는 제1 절연층, 상기 제1 절연층과 접하고, 상기 트렌치 영역의 코너 영역에 배치되는 하부 에미터층, 상기 트렌치 영역의 측벽 및 상기 하부 에미터층의 일면에 접하는 제2 절연층 및 상기 제2 절연층에 접하고, 상기 하부 에미터층에 오버랩 되는 게이트 전극층을 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽을 따라 연장될 수 있다.
일 실시 예에 따르면, 상기 하부 에미터층은 상기 복수의 트렌치 영역들의 측벽을 따라 연장될 수 있다.
일 실시 예에 따르면, 상기 제1 절연층은 상기 하부 에미터층과 상기 플로팅 영역을 전기적으로 분리하고, 상기 하부 에미터층과 상기 드리프트 영역을 전기적으로 분리할 수 있다.
일 실시 예에 따르면, 상기 제2 절연층은 상기 게이트 전극층과 상기 하부 에미터층을 전기적으로 분리하고, 상기 게이트 전극층과 상기 웰 영역을 전기적으로 분리하고, 상기 게이트 전극층과 상기 하부 에미터 영역을 전기적으로 분리할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극층 및 상기 하부 에미터층은 폴리 실리콘을 포함할 수 있다.
일 실시 예에 따르면, 상기 전력 반도체 소자는, 적어도 일부가 상기 트랜치 영역의 내부에 배치되고, 상기 게이트 전극층의 사이에 위치하는 층간 절연층을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 전력 반도체 소자는 상기 복수의 에미터 영역들 및 상기 하부 에미터층과 전기적으로 연결되는 에미터 전극층을 더 포함 할 수 있다.
일 실시 예에 따르면, 상기 전력 반도체 소자는 상기 하부 에미터층과 상기 에미터 전극층을 전기적으로 연결하는 수직 에미터 연결부를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 전력 반도체 소자는 상기 게이트 전극층과 전기적으로 연결되는 게이트 제어부를 포함할 수 있다.
일 실시 예에 따르면, 상기 웰 영역들은 상기 반도체층의 일측을 따라 연장될 수 있다.
본 발명의 다른 실시 예에 따른 전력 반도체 칩은, 메인 셀 영역 및 센서 영역을 포함하는 반도체층, 상기 메인 셀 영역에 배치되고, 제1 항 내지 제11 항의 어느 한 항에 따른 전력 반도체 소자를 포함하는, 복수의 전력 반도체 트랜지스터들, 상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해, 상기 센서 영역에 배치되는 복수의 전류 센서 트랜지스터들, 상기 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자, 상기 복수의 전류 센서 트랜지스터들의 에미터 전극과 연결되는 전류 센서 단자 및 상기 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자를 포함할 수 있다.
본 발명의 일 실시예에 의한 전력 반도체 소자에 따르면, 내압 특성을 유지하면서도 기생 커패시턴스 비율을 조절하여 동작 안성성을 높일 수 있다.
이러한 효과는 예시적인 것이고, 본 발명의 실시예들이 이에 제한받는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제1 절단면에 대한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제2 절단면에 대한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제3 절단면에 대한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제4 절단면에 대한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 전력 반도체 칩의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제1 절단면에 대한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제2 절단면에 대한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제3 절단면에 대한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제4 절단면에 대한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부 트렌치 영역에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩(50)을 보여주는 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 칩(50)을 보여주는 회로도이고, 도 3은 본 발명의 다른 실시예에 따른 전력 반도체 칩의 일부(55')를 보여주는 회로도이다.
도 1을 참조하면, 전력 반도체 칩(50)은 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 형성될 수 있다. 이러한 전력 반도체 칩(50)은 웨이퍼 다이(die) 또는 패키징 구조를 포함할 수 있다.
메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들이 형성될 수 있다. 센서 영역(SA)에는 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 복수의 전류 센서 트랜지스터들이 형성될 수 있다.
반도체층(105)은 온도 센서(TC)를 더 포함할 수 있다. 온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 다른 실시 예에 따르면, 온도 센서(TC)가 생략될 수도 있다. 온도 센서(TC)가 생략되는 경우, 생략되는 영역에 메인 셀 영역(MC)이 형성될 수 있다.
예시적으로, 전력 반도체 트랜지스터 및 전류 센서 트랜지스터는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)로 형성될 수 있다. 전력 반도체 트랜지스터 및 전류 센서 트랜지스터는 병렬로 접속될 수 있으며, 병렬로 접속된 전력 반도체 트랜지스터 및 전류 센서 트랜지스터의 등가 회로는 도 2의 55와 같을 수 있다.
다른 실시 예에 따라 전력 반도체 트랜지스터는 및 전류 센서 트랜지스터는 모스펫 구조를 포함할 수 있다. 모스펫 구조의 전력 반도체 트랜지스터는 도 3의 56과 같은 등가회로를 가질 수 있고, 모스펫 구조의 전류 센서 트랜지스터는 도 3의 57과 같은 등가 회로를 가질 수 있다.
도 1 내지 도 3을 같이 참조하면, 전력 반도체 칩(50)은 외부와 연결을 위한 복수의 단자들을 포함할 수 있다.
예를 들어, 전력 반도체 칩(50)은 절연 게이트 바이폴라 트랜지스터로 구성되는 전력 반도체 트랜지스터들 및 전류 센서 트랜지스터들(예를 들어, 도 2의 55)을 포함할 수 있다. 이때, 전력 반도체 칩(50)은 전류 센서 트랜지스터들의 컬렉터 전극과 연결되는 컬렉터 단자(61), 전력 반도체 트랜지스터들의 게이트 전극 및 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자(62), 전류 센서 트랜지스터들의 에미터 전극에 연결되는 전류 센서 단자(64), 전력 반도체 트랜지스터들의 켈빈 에미터 전극에 연결되는 켈빈 에미터 단자(66), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들의 에미터 전극에 연결되는 에미터 단자(69)를 포함할 수 있다.
실시 예에 따라 전력 반도체 칩(50)은 전력 모스펫인 전력 반도체 트랜지스터 및 전류 센서 트랜지스터들(예를 들어, 도 3의 55')을 포함할 수 있다. 전력 모스펫인 전력 반도체 트랜지스터(56) 및 전류 센서 트랜지스터들(57)을 포함하는 경우, 전력 반도체 칩(50)은 전력 반도체 트랜지스터(56)의 드레인 전극 및 전류 센서 트랜지스터들(57)의 드레인 전극과 연결되는 드레인 단자(61), 전력 반도체 트랜지스터들(56)의 게이트 전극 및 전류 센서 트랜지스터(57)들의 게이트 전극과 연결되는 게이트 단자(62), 전류 센서 트랜지스터(57)의 소오스 전극에 연결되는 전류 센서 단자(64), 전력 반도체 트랜지스터(56)들의 소오스 전극에 연결되는 소오스 단자(69)를 포함할 수 있다.
실시 예에 따라, 상기 단자들은 생략될 수 있으며, 예시적으로 켈빈 에미터 단자(66) 또는 온도 센서 단자들(67, 68)이 생략될 수 있다.
컬렉터 단자(61)는 도 1의 반도체층(105)의 후면에 형성될 수 있고, 에미터 단자(69)는 도 1의 메인 셀 영역(MC)에 형성될 수 있다.
일 실시 예에 따르면, 절연 게이트 바이폴라 트랜지스터인 전력 반도체 트랜지스터는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속될 수 있다. 또한, 절연 게이트 바이폴라 트랜지스터인 전류 센서 트랜지스터는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터와 병렬적으로 접속될 수 있다. 전류 센서 트랜지스터의 게이트 전극과 전력 반도체 트랜지스터의 게이트 전극은 게이트 단자(62)에 공유로 연결될 수 있다.
다른 실시 예에 따르면, 전력 모스펫인 전력 반도체 트랜지스터(56)는 소오스 단자(69)와 드레인 단자(61) 사이에 접속될 수 있다. 또한 전력 모스펫인 전류 센서 트랜지스터(57)는 전류 센서 단자(64)와 드레인 단자(61) 사이에 전력 반도체 트랜지스터(56)와 병렬적으로 접속될 수 있다. 전류 센서 트랜지스터(57)의 게이트 전극과 전력 반도체 트랜지스터(56)의 게이트 전극은 소정의 저항을 사이에 두고 게이트 단자(62)와 연결될 수 있다.
각각의 실시 예에서, 전류 센서 트랜지스터는 전력 반도체 트랜지스터와 실질적으로 같은 구조이나, 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터의 출력 전류를 간접적으로 모니터링할 수 있다.
이하, 설명의 편의를 위해 전력 반도체 칩(50)은 절연 게이트 바이폴라 트랜지스터로 구성되는 전력 반도체 트랜지스터들 및 전류 센서 트랜지스터들을 포함하는 것으로 가정하여 설명한다.
전력 반도체 트랜지스터 및/또는 전류 센서 트랜지스터는 도 4 내지 도 7에서 설명될 전력 반도체 소자(100)의 구조를 포함할 수 있다. 일부 실시예에서, 전력 반도체 트랜지스터는 도 4 내지 도 7의 전력 반도체 소자(100)일 수 있다. 설명의 편의를 위해, 도 4 내지 7의 전력 반도체 트랜지스터 및/또는 전류 센서 트랜지스터는 절연 게이트 바이폴라 트랜지스터인 것으로 가정하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제1 절단면에 대한 단면도(400)이다.
상기 제1 절단면은 도 6 또는 도 7의 A-A' 선을 따라 전력 반도체 소자(100)를 절단한 단면일 수 있다.
도 4를 참조하면, 전력 반도체 소자(100)는 반도체층(105)을 포함할 수 있다. 반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 기판의 일부 및/또는 하나 또는 복수의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 반도체 물질은 예시적으로 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다.
반도체층(105)은 드리프트 영역(107) 및 복수의 웰 영역들(110)을 포함할 수 있다. 나아가, 반도체층(105)은 플로팅 영역(125) 및 복수의 에미터 영역들(112)을 더 포함할 수 있다. 전력 모스펫의 경우, 에미터 영역(112)은 소오스 영역으로 불릴 수도 있고, 이하에서 에미터 영역(112)은 소오스 영역을 의미할 수도 있다.
드리프트 영역(107)은 제1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제1 도전형의 불순물을 반도체층(105)에 도핑하여 형성될 수 있다. 드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다. 다른 실시 예에서, 드리프트 영역(107)은 제1 도전형을 갖는 에피텍셜 층을 증착함으로써 형성될 수 있다.
웰 영역들(110)은 반도체층(105)에 포함되는 드리프트 영역(107)에 오버랩 되도록 형성되고, 제2 도전형을 가질 수 있다.
일부 실시예들에서, 웰 영역들(110)은 반도체층(105)에 포함되는 드리프트 영역(107)의 적어도 일부와 접하도록 형성될 수 있다. 웰 영역들(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제1 도전형의 반대인 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 한편, 웰 영역들(110)은 바이폴라 정션 트랜지스터 구조에서 베이스 영역으로 불릴 수도 있다.
에미터 영역들(112)은 웰 영역(110)들 상의 반도체층(105)에 각각 형성되고, 제1 도전형을 가질 수 있다. 예를 들어, 에미터 영역들(112)은 반도체층(105) 또는 웰 영역(110)에 제1 도전형의 불순물을 도핑하여 형성될 수 있다. 에미터 영역(112)은 드리프트 영역(107)보다 고농도의 제1 도전형의 불순물로 도핑되어 형성될 수 있다.
컬렉터 영역(102)은 드리프트 영역(107)의 하부에 위치하고, 컬렉터 전극(150)이 컬렉터 영역(128)에 연결되도록 컬렉터 영역(102)의 하부에 위치할 수 있다. 예를 들어, 컬렉터 영역(102)은 제2 도전형을 가질 수 있다.
일부 실시예들에서, 컬렉터 영역(102)은 반도체 기판의 적어도 일부를 포함할 수 있고, 드리프트 영역(107)은 상기 반도체 기판 상에 에피텍셜 층으로 형성될 수 있다.
다시말해, 드리프트 영역(107)은 컬렉터 영역(102) 상에 에피텍셜층으로 형성될 수 있다. 컬렉터 전극(150)은 컬렉터 영역(102)과 전기적으로 연결될 수 있다.
한편, 전력 반도체 소자(100)가 모스펫 구조를 갖는 경우, 컬렉터 전극(150)은 드레인 전극으로 불릴 수 있고, 이러한 드레인 전극이 드리프트 영역(107)에 접할 수 있다.
복수의 트렌치 영역들(116)은 반도체 층(105)의 일면으로부터 반도체 층(105)의 다른 면을 향해 리세스되도록 형성될 수 있다. 예를 들어, 트렌치 영역들(116)은 웰 영역들(110) 사이에 위치할 수 있고, 반도체층(105)의 일면으로부터 반도체층(105)의 내부로 리세스될 수 있다. 또한, 트렌치 영역들(116)이 반도체층(105)의 일면으로부터 형성되는 깊이는 웰 영역들(110)이 반도체층(105)의 일면으로부터 형성되는 깊이보다 깊을 수 있다.
트랜치 영역(116)은 반도체 층(105)의 일면으로부터 반도체 층(105)의 내부로 형성될 수 있으며, 웰 영역(110)의 하면보다 깊게 리세스 되도록 형성될 수 있다.
트렌치 영역들(116)의 측벽은 웰 영역들(110) 및 드리프트 영역(107)의 일부분과 접할 수 있다.
일부 실시예들에서, 트렌치 영역들(116)은 웰 영역들(110) 및 에미터 영역들(112)이 형성되지 않은 영역에 위치할 수 있다.
제1 절연층(118)은 트렌치 영역(116)의 내부에 위치할 수 있다. 제1 절연층(118)은 트렌치 영역(116)의 측벽으로부터 트렌치 영역(116)의 하면을 따라 연장될 수 있다. 실시 예에 따르면, 제1 절연층(118)은 트렌치 영역(116)의 하면 전체와 오버랩 될 수 있다.
제1 절연층(118)은 하부 에미터층(124)과 트렌치 영역(116)의 하부면에 형성되는 플로팅 영역(125)을 전기적으로 분리할 수 있다. 또한, 제1 절연층(118)은 하부 에미터층(124)과 드리프트 영역(107)을 전기적으로 분리할 수 있다.
제1 절연층(118)은 실리콘 산화물, 실리콘 질화물, 게르마늄 산화물, 게르마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
제2 절연층(122)은 트렌치 영역(116)의 측벽을 따라 연장되고, 하부 에미터층(124)에 오버랩 되도록 형성될 수 있다.
제2 절연층(122)은 게이트 전극층(120)과 하부 에미터층(124) 사이에 위치할 수 있다. 따라서, 제2 절연층(122)에 의해 게이트 전극층(120)과 하부 에미터 층(124)이 전기적으로 분리될 수 있다.
제2 절연층(122)의 적어도 일부는 트렌치 영역(116)의 측면에 접할 수 있다. 제2 절연층(122)에 의해 게이트 전극층(120)이 웰 영역(110) 및 에미터 영역(112)과 전기적으로 분리될 수 있다.
제2 절연층(122)은 실리콘 산화물, 실리콘 질화물, 게르마늄 산화물, 게르마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
실시 예에 따라, 제1 절연층(118)이 형성된 후, 하부 에미터층(124)이 형성되고, 증착 공정을 통해 제2 절연층(122)이 하부 에미터층(124) 상부 및 트렌치 영역(116) 내부에 형성될 수 있다.
하부 에미터 층(124)은 제1 절연층(118)과 접하도록 배치될 수 있으며, 트랜치 영역(116)의 내부에 위치할 수 있다. 하부 에미터 층(124)은 트렌치 영역(116)의 코너에 접하도록 배치될 수 있다.
하부 에미터 층(124)은 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 전극층(120)은 제2 절연층(122)에 접하고, 트렌치 영역(116)의 내부에 배치될 수 있다.
실시 예에 따라, 제2 절연층(122)이 형성된 후, 게이트 전극층(120)이 증착 및 식각 공정을 통해 형성될 수 있다.
게이트 전극층(120)은 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 전극층(120)은 트렌치 영역(116)의 측벽에 인접하게 위치할 수 있다. 또한, 게이트 전극층(120)은 제2 절연층(122)과 접하고, 하부 에미터층(124)에 오버랩되도록 배치될 수 있다.
트렌치 영역(116) 내부에 배치되는 게이트 전극층(120)들 사이에 층간 절연층(130)의 적어도 일부가 배치될 수 있다. 또한, 트렌치 영역(116) 내부에 배치되는 하부 에미터 층(124) 사이에 층간 절연층(130)의 적어도 일부가 배치될 수 있다.
플로팅 영역(125)은 트렌치 영역들(116) 하부의 반도체층(105)에 형성되고, 제2 도전형을 가질 수 있다. 예를 들어, 플로팅 영역(125)은 반도체층(105) 또는 드리프트 영역(107)에 제2 도전형의 불순물을 주입하여 형성될 수 있다. 나아가, 플로팅 영역(125)은 적어도 게이트 전극층(120)의 바닥면을 둘러싸고, 트렌치 영역(116)의 코너 일부를 둘러싸도록 형성될 수 있다.
층간 절연층(130)은 적어도 일부가 트렌치 영역(116)의 내부에 배치되고, 게이트 전극층(120) 및 하부 에미터 층(124)과 오버랩 되도록 배치될 수 있다. 층간 절연층(130)은 절연 물질을 포함할 수 있으며, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
일 실시 예에 따르면, 층간 절연층(130)은 제1 절연층(118) 또는 제2 절연층(122)과 동일한 물질로 형성될 수 있다.
에미터 전극층(140)은 층간 절연층(130) 상에 형성될 수 있다. 에미터 전극층(140)은 에미터 영역들(112)에 연결되도록 적어도 일부가 인접한 층간 절연층(130) 사이로 리세스될 수 있다.
에미터 전극층(140)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
또한, 에미터 전극층(140)은 웰 영역(110)과 접할 수 있다. 에미터 전극층(140)이 웰 영역(110)과 접하는 영역을 콘택 영역이라고 할 수 있다. 예를 들어, 웰 영역(110)은 일부분에 고농도 도핑 영역을 포함할 수 있다. 상기 고농도 도핑 영역은 콘택 영역일 수 있다.
본 발명의 다른 실시예에서, 게이트 전극층(120)은 트렌치 영역(116) 내에 형성된 도전층을 이방성 식각함으로써 형성될 수 있다. 이방성 식각을 통해 형성되는 경우, 게이트 전극층(120)의 상부보다 하부의 폭이 더 클 수 있다.
트렌치 영역들(116) 하부의 플로팅 영역(125)이 트렌치 영역들(116)의 적어도 일부 영역에서 층간 절연층(130)과 오버랩 될 수 있다. 트렌치 영역(116)의 폭이 게이트 전극층(120)을 형성하기 위한 도전층의 폭 또는 하부 에미터 층(124)을 형성하기 위한 도전층의 폭 보다 더 크기 때문에, 게이트 전극층(120) 또는 하부 에미터 층(124)이 트렌치 영역들(116)의 측벽들을 따라서 형성되고 트렌치 영역들(116)이 도전 물질에 의해 완전히 매립하지 않을 수 있다.
일부 실시예들에서, 층간 절연층(130)은 트렌치 영역(116)의 적어도 일부를 매립하도록 형성될 수 있다. 게이트 전극층(120) 또는 하부 에미터층(124)의 일측은 두꺼운 층간 절연층(130)과 접할 수 있다.
본 발명의 일 실시 예에 따른 전력 반도체 소자(100)는 스위칭 동작 시 안정성이 확보 되면서도 스위칭 속도 및 전류 밀도를 향상시킬 수 있다.
전력 반도체 소자(100)가 동작할 때(ON 동작 시), 게이트 전극층(120)에 의해 트렌치 영역(116) 하부 및 트렌치 영역(116) 측면에 홀 캐리어가 축적될 수 있다.
구체적으로, 게이트 전극층(120)에 인가된 동작 전압에 의해 전력 반도체 소자(100) 내부에 전기장이 인가될 수 있고, 인가된 전기장에 의해 상기 홀 캐리어들이 축적될 수 있다.
홀 캐리어가 축적됨에 따라 전력 반도체 소자(100)의 동작 저항이 감소될 수 있으나, 홀 캐리어가 과도하게 축적되는 경우, 전력 반도체 소자(100)가 동작 상태에서 비 동작 상태로 천이할 때(ON 동작 상태에서 OFF 동작 상태로 천이할 때) 에너지 손실이 커질 수 있다.
또한, 게이트 전극층(120)에 인접한 영역에 축적된 홀 캐리어에 의해 게이트 전극층(120)에 동작 전압을 인가하기 위해 공급된 양전하들이 밀려날 수 있고, 상기 양전하들이 밀려남에 따라 음전하가 게이트 전극층(120)에 유도될 수 있다. 이로 인해 전력 반도체 소자(100)의 게이트 전압이 불안정해 지고, 게이트 전압에 스파이크 또는 진동이 발생할 수 있다.
게이트 전압이 불안정한 경우, 전력 반도체 소자(100)가 동작 상태에서 비동작 상태로 천이할 때 전력 반도체 소자(100)의 자기 파괴 현상을 유발할 수 있다.
게이트 전압이 문턱 전압 이상으로 유지되는 구간(밀러 구간)이 끝날 때, 고농도의 홀 캐리어가 게이트 전극층(120)에 음전하를 유도하는 경우(전위 역전 발생), 밀러 구간이 종료되는 구간에서 게이트 전압의 스파이크 또는 진동이 발생하고, 이는 전력 반도체 소자(100)의 게이트-컬렉터 사이에서 변위 전류(Igc)의 흐름을 야기할 수 있다.
변위 전류(Igc)는 게이트 전극층(120)과 컬렉터 전극층(150) 사이의 기생 커패시터(게이트-컬렉터 커패시턴스(Cgc)를 가지는 기생 커패시터)를 통해 흐르는 전류로, 일반적으로, 게이트-컬랙터 커패시턴스(Cgc)의 크기에 비례할 수 있다.
변위 전류(Igc)가 과도하게 흐르는 경우, 전력 반도체 소자(100)에 비정상적인 파워 손실이 발생하고, 필요 이상의 발열이 야기되어 소자가 파괴될 수 있다. 상기 효과를 음 게이트 전하 현상(Negative gate charge)이라고 할 수 있다.
그러나, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)는 게이트 전극층(120)과 제2 절연층(122)을 사이에 두고 인접하는 하부 에미터 층(124)을 트렌치 영역(116)의 코너 영역에 배치함으로써 게이트 전극층(120)과 하부 에미터 층(124) 사이에 추가적인 기생 커패시턴스를 얻을 수 있다.
하부 에미터 층(124)에 의해 얻어지는 기생 커패시턴스는 게이트-에미터 커패시턴스(Cge)를 증가시킬 수 있다. 게이트-에미터 커패시턴스(Cge) 크기가 증가하는 경우, 게이트-컬렉터 커패시턴스(Cgc)에 흐르는 변위 전류(Igc)가 전력 반도체 소자(100)에 미치는 영향을 저감시킬 수 있다.
또한, 하부 에미터층(124)은 게이트 전극층(120)의 하부에 홀 캐리어가 과도하게 축적되는 것을 방지할 수 있다. 본 발명은 게이트 전극층(120) 하부에 하부 에미터층(124)이 배치됨으로써, 게이트 전극층(120)과 최대 전기장의 위치가 더 멀어지는 효과를 얻을 수 있다.
게이트-에미터 커패시턴스(Cge)가 증가되면 게이트-에미터 간의 전위 변동을 완화할 수 있고, 변위 전류에 의한 전력 반도체 소자(100)의 손상 발생을 완화할 수 있다. 다시 말해, 하부 에미터 층(124)을 형성함으로써 음 게이트 전하 현상을 완화할 수 있다.
플로팅 영역(125)이 트렌치 영역(116)의 하부에 형성됨에 따라 게이트 전극층(120)에 의해 트렌치 영역(116)의 하부에 인가되는 전기장을 조절할 수 있다.
예시적으로, 플로팅 영역(125)이 형성되는 경우, 하나의 트렌치 영역(116)에 포함되는 게이트 전극층(120)들에 의해 인가되는 최대 전기장의 위치가 플로팅 영역(125)이 형성되지 않는 경우보다 트렌치 영역(116)에서 멀어질 수 있다.
최대 전기장의 위치가 트렌치 영역(116)에서 멀어지면, 게이트 전압의 스파이크 또는 진동에 의한 절연층 손상이 방지되고, 더 높은 임계 전압 성능을 구현할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 제2 절단면에 대한 단면도(500)이다.
상기 제2 절단면은 도 6의 B-B' 선을 따라 전력 반도체 소자(100)를 절단한 단면일 수 있다. 설명의 편의를 위해 도 4와 중복되는 설명은 생략한다.
전력 반도체 소자(100)의 제2 절단면에 대한 단면도(500)를 통해 에미터 전극층(140)과 하부 에미터층(124)을 연결하는 수직 에미터 연결부(141) 및 수직 에미터 연결부(141)가 배치되는 영역에서 층간 절연층(130)의 형상이 도시될 수 있다.
수직 에미터 연결부(141)는 트렌치 영역(116)의 코너 영역에 위치하는 하부 에미터층(124)과 에미터 전극층(140)을 전기적으로 연결할 수 있다. 수직 에미터 연결부(141)는 예시적으로, 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 하나의 트렌치 영역(116)에 배치되고, 트렌치 영역(116)의 코너 영역에 위치하는 하부 에미터층(124)은 상호 연결될 수 있다.
일 실시 예에 따르면, 수직 에미터 연결부(141)는 트렌치 영역(116) 내에 위치하는 층간 절연층(130)에 의해 둘러싸인 영역일 수 있다. 또한, 수직 에미터 연결부(141)는 층간 절연층(130)에 의해 게이트 전극층(120)들과 분리될 수 있다.
수직 에미터 연결부(141)는 층간 절연층(130)이 형성된 후, 수직 에미터 연결부(141)가 형성될 영역을 식각하고, 수직 에미터 연결부(141)를 증착함으로써 형성될 수 있다.
실시 예에 따르면, 수직 에미터 연결부(141)는 하부 에미터 전극층(124) 및 에미터 전극층(140)과 동일한 물질(예를 들어, 도전 물질)로 형성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 제3 절단면에 대한 단면도(600)일 수 있다. 제3 절단면에 대한 단면은 제3 절단선(도 4 또는 도 5의 C-C' 선)으로 전력 반도체 소자(100)를 절단한 단면일 수 있다.
도 6을 통해 전력 반도체 소자(100)에 포함되는 구성들 간의 연결 관계가 구체적으로 도시될 수 있다.
전력 반도체 소자(100)가 포함하는 구성들의 기능 및 수직적 위치 관계는 도 4 내지 5를 통해 설명한 바, 중복되는 설명은 생략한다.
도 6을 참고하면, 트렌치 영역(116) 내에 층간 절연층(130), 게이트 전극층(120), 제2 절연층(124) 및 수직 에미터 연결부(141)가 배치될 수 있다.
또한, 트렌치 영역(116)은 웰 영역(110)과 에미터 전극층(140)이 접하는 영역(CNT, 콘택 영역)들 사이에 배치될 수 있다.
웰 영역(110)과 트렌치 영역(116) 사이에 측벽을 따라서 에미터 영역(112)이 형성될 수 있으며, 상기 에미터 영역(112)은 웰 영역(110)의 측벽을 따라 연장될 수 있다.
게이트 전극층(120)은 트렌치 영역(116)의 측벽을 따라 반도체 층(105)의 일측으로 연장되는 형상으로 배치될 수 있다.
웰 영역(110)들은 트렌치 영역(116)을 따라 반도체 층(105)의 일측으로 연장되는 형상으로 배치될 수 있다.
게이트 전극층(120)에 대하여, 게이트 제어부(160)의 적어도 일부가 오버랩 될 수 있다.
또한, 수직 에미터 연결부(141)들이 반도체 층(105)의 양단에 배치될 수 있다. 수직 에미터 연결부(141)는 층간 절연층(130) 및 제2 절연층(122)에 의해 둘러 싸일 수 있다. 수직 에미터 연결부(141)은 층간 절연층(130) 및 제2 절연층(122)에 의해 게이트 전극층(120) 및 게이트 제어부(160)와 전기적으로 분리될 수 있다.
앞서 설명한 바와 같이, 수직 에미터 연결부(141)에 의해 하부 에미터 전극층(124)과 에미터 전극층(140)이 전기적으로 접속될 수 있다.
게이트 제어부(160)는 전력 반도체 소자(100)에 포함되는 복수의 게이트 전극층(120)과 접속되고, 게이트 전극층(120)들에 동작 전압을 인가할 수 있다. 다시말해, 게이트 제어부(160)는 게이트 전극층(120)들에 인가되는 전압을 조절하여 전력 반도체 소자(100)의 동작을 제어할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 제4 절단면에 대한 단면도(700)일 수 있다. 제4 절단면에 대한 단면은 제4 절단선(도 4 또는 도 5의 D-D' 선)으로 전력 반도체 소자(100)를 절단한 단면일 수 있다.
도 7을 통해 전력 반도체 소자(100)에 포함되는 구성들 간의 연결 관계가 구체적으로 도시될 수 있다.
전력 반도체 소자(100)가 포함하는 구성들의 기능 및 수직적 위치 관계는 도 4 내지 5를 통해 설명한 바, 중복되는 설명은 생략한다.
도 7을 참고하면, 트렌치 영역(116) 내에 하부 에미터층(124), 층간 절연층(130) 및 제1 절연층(118)이 배치될 수 있다.
또한, 트렌치 영역(116)은 드리프트 영역(107)들 사이에 배치될 수 있다.
트렌치 영역(116)은 드리프트 영역(107)들 사이에서 반도체 층(105)의 일측을 따라 연장되는 형상일 수 있다.
트렌치 영역(116)의 코너 영역에 형성되는 하부 에미터 층(124)은 트렌치 영역(116)의 측벽을 따라 연장되고, 전력 반도체 소자(100)의 양 끝단에서 접하는 형상으로 배치될 수 있다. 다시말해, 하부 에미터 층(124)은 층간 절연층(130)의 적어도 일부를 둘러싸는 형상으로 배치될 수 있다.
트렌치 영역(116) 내에 포함되는 하부 에미터 층(124)들은 수직 에미터 연결부(141)에 의해 적어도 일부가 오버랩될 수 있다. 또한, 수직 에미터 연결부(141)는 하부 에미터층(124)들과 에미터 전극층(140)을 전기적으로 접속할 수 있다.
도 1 내지 도 3에서 전력 반도체 칩(50)은 도 4 내지 도 7의 전력 반도체 소자(100)를 전력 반도체 트랜지스터(PT) 및/또는 전류 센서 트랜지스터(ST)로 이용할 수 있고, 따라서 전술한 전력 반도체 소자(100)의 특징은 전력 반도체 칩(50)에도 그대로 적용될 수 있다.
예를 들어, 전력 반도체 소자(100)가 전력 반도체 트랜지스터 또는 전류 센서 트랜지스터로 구현되는 경우, 전력 반도체 소자(100)의 게이트 전극층(120), 에미터 전극층(140) 및 컬렉터 전극층(150)은 전력 반도체 트랜지스터 및 전류 센서 트랜지스터의 게이트 전극, 에미터 전극 및 컬렉터 전극에 각각 대응되는 구조로 이해될 수 있다.
따라서, 전술한 전력 반도체 소자(100) 및 이러한 전력 반도체 소자(100)를 이용한 전력 반도체 칩(50)에 따르면, 고전압에서 내압을 유지하면서도 네거티브 게이트 차징 현상을 억제하고, 스위칭 안정성을 높일 수 있다.
도 4 내지 도 7의 설명들은 전력 반도체 소자가 전력 모스펫에도 적용될 수 있다. 다만, 전력 모스펫에서는 컬렉터 전극층(150) 대신 드레인 전극층이 배치되고, 에미터 전극층(140) 대신 소오스 전극층이 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
50: 전력 반도체 칩
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체 층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118: 제1 절연층
120: 게이트 전극층
122: 제2 절연층
124: 하부 에미터 층
125: 플로팅 영역
130: 층간 절연층
140: 에미터 전극층
150: 컬렉터 전극층
100: 전력 반도체 소자
102: 컬렉터 영역
105: 반도체 층
107: 드리프트 영역
110: 웰 영역
112: 에미터 영역
118: 제1 절연층
120: 게이트 전극층
122: 제2 절연층
124: 하부 에미터 층
125: 플로팅 영역
130: 층간 절연층
140: 에미터 전극층
150: 컬렉터 전극층
Claims (12)
- 반도체층;
상기 반도체층에 배치되고, 제1 도전형을 갖는 드리프트 영역;
상기 드리프트 영역에 접하고, 제2 도전형을 갖는 복수의 웰 영역들;
상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역;
상기 트렌치 영역의 하부에 접하고, 상기 제2 도전형을 갖는 플로팅 영역;
상기 드리프트 영역의 하부에 위치하고 상기 제2 도전형을 갖는 컬렉터 영역;
상기 복수의 웰 영역들에 배치되고 상기 제1 도전형을 갖는 복수의 에미터 영역들;
상기 트렌치 영역의 측벽 및 상기 트렌치 영역의 하면에 접하는 제1 절연층;
상기 제1 절연층과 접하고, 상기 트렌치 영역의 코너 영역에 배치되는 하부 에미터층;
상기 트렌치 영역의 측벽 및 상기 하부 에미터층의 일면에 접하는 제2 절연층; 및
상기 제2 절연층에 접하고, 상기 하부 에미터층에 오버랩 되는 게이트 전극층을 포함하는
전력 반도체 소자.
- 제1 항에 있어서,
상기 게이트 전극층은 상기 복수의 트렌치 영역들의 측벽을 따라 연장되는
전력 반도체 소자.
- 제1 항에 있어서,
상기 하부 에미터층은 상기 복수의 트렌치 영역들의 측벽을 따라 연장되는
전력 반도체 소자.
- 제1 항에 있어서,
상기 제1 절연층은 상기 하부 에미터층과 상기 플로팅 영역을 전기적으로 분리하고, 상기 하부 에미터층과 상기 드리프트 영역을 전기적으로 분리하는
전력 반도체 소자.
- 제1 항에 있어서,
상기 제2 절연층은 상기 게이트 전극층과 상기 하부 에미터층을 전기적으로 분리하고,
상기 게이트 전극층과 상기 웰 영역을 전기적으로 분리하고, 상기 게이트 전극층과 상기 하부 에미터 영역을 전기적으로 분리하는
전력 반도체 소자.
- 제1 항에 있어서,
상기 게이트 전극층 및 상기 하부 에미터층은 폴리 실리콘을 포함하는 전력 반도체 소자.
- 제1 항에 있어서,
적어도 일부가 상기 트랜치 영역의 내부에 배치되고, 상기 게이트 전극층의 사이에 위치하는 층간 절연층을 더 포함하는,
전력 반도체 소자.
- 제1 항에 있어서,
상기 복수의 에미터 영역들 및 상기 하부 에미터층과 전기적으로 연결되는 에미터 전극층을 더 포함하는,
전력 반도체 소자.
- 제 8 항에 있어서,
상기 하부 에미터층과 상기 에미터 전극층을 전기적으로 연결하는 수직 에미터 연결부를 더 포함하는 전력 반도체 소자.
- 제1 항에 있어서,
상기 게이트 전극층과 전기적으로 연결되는 게이트 제어부를 포함하는 전력 반도체 소자.
- 제1 항에 있어서,
상기 웰 영역들은 상기 반도체층의 일측을 따라 연장되는,
전력 반도체 소자.
- 메인 셀 영역 및 센서 영역을 포함하는 반도체층;
상기 메인 셀 영역에 배치되고, 제1 항 내지 제11 항의 어느 한 항에 따른 전력 반도체 소자를 포함하는, 복수의 전력 반도체 트랜지스터들;
상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해, 상기 센서 영역에 배치되는 복수의 전류 센서 트랜지스터들;
상기 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자;
상기 복수의 전류 센서 트랜지스터들의 에미터 전극과 연결되는 전류 센서 단자; 및
상기 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극과 연결되는 게이트 단자를 포함하는
전력 반도체 칩.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220026264A KR20230128845A (ko) | 2022-02-28 | 2022-02-28 | 전력 반도체 소자 및 전력 반도체 칩 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220026264A KR20230128845A (ko) | 2022-02-28 | 2022-02-28 | 전력 반도체 소자 및 전력 반도체 칩 |
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|---|---|
| KR20230128845A true KR20230128845A (ko) | 2023-09-05 |
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ID=87973430
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| KR1020220026264A KR20230128845A (ko) | 2022-02-28 | 2022-02-28 | 전력 반도체 소자 및 전력 반도체 칩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230128845A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
-
2022
- 2022-02-28 KR KR1020220026264A patent/KR20230128845A/ko unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
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