JP6582762B2 - 半導体装置 - Google Patents

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Description

本発明は、ダイオードを備えた半導体装置に関し、特に、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴという）とフリーホイールダイオード（以下、ＦＷＤという）とが共に１つの基板に形成された半導体装置に適用されて好適なものである。
従来より、ＩＧＢＴと共にＦＷＤを１チップに備えたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ：Reverse-. Conducting IGBT）構造を有する半導体装置が提案されている（例えば、特許文献１参照）。ＲＣ−ＩＧＢＴ構造では、ＩＧＢＴをトレンチゲート構造で構成し、ＦＷＤをトレンチゲートの間に備えた構造としている。そして、ＩＧＢＴにおけるトレンチゲートの間の最も間隔が小さくなる部分の幅（以下、メサ幅という）とＦＷＤにおけるメサ幅とが同じになるように設計されている。
特開２０１３−２３５８９１号公報
しかしながら、近年の微細化や、メサ幅を狭くしたいわゆる狭メサＩＧＢＴのＲＣ−ＩＧＢＴ構造の導入に伴い、ＩＧＢＴのメサ幅に合わせてＦＷＤのメサ幅を縮小すると、ＦＷＤのダイオード特性が急激に変化することが確認された。すなわち、トレンチゲートの間にダイオードを構成する場合において、メサ幅を小さくし過ぎると、特性制御やバラツキ抑制が困難になることが判った。
本発明は上記点に鑑みて、特性制御やバラツキ抑制を行い易いダイオードを有する半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１）と、ドリフト層の裏面側に形成された第１導電型のカソード領域（４）と、ドリフト層の表面側の表層部に形成された第２導電型領域（５）と、第２導電型領域よりも深く形成されて第２導電型領域を複数に分けると共に、第２導電型領域によってアノード領域（５ｂ）を構成する複数のトレンチ（６）と、トレンチの表面に形成されたゲート絶縁膜（８）と、ゲート絶縁膜の表面に形成されたゲート電極（９）と、アノード領域に電気的に接続された上部電極（１１）と、カソード領域と電気的に接続された下部電極（１２）と、を備えたダイオード（２００）を有し、複数のトレンチの間のうち、ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該メサ幅が０．３μｍ以上かつ０．８μｍ以下に設定され、ＩＧＢＴ部では、ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該ＩＧＢＴ部におけるメサ幅よりもダイオード部におけるメサ幅の方が広くなっていることを特徴としている。
ＩＧＢＴのメサ幅に応じてダイオード特性が変化することが確認された。具体的には、ダイオードのメサ幅を縮小すると、ダイオード特性が急激に変化する。このため、例えばＲＣ−ＩＧＢＴ構造のように、ＩＧＢＴ部とＦＷＤ部とを同じ構造とすることが一般的であるものにおいて、ＩＧＢＴ部のメサ幅に合わせてＦＷＤ部のメサ幅を縮小すると、ＦＷＤのダイオード特性が急激に変化してしまう。したがって、少なくともダイオードのメサ幅を０．３μｍ以上に設定している。これにより、特性制御やバラツキ抑制を容易に行うことが可能となり、ほぼ一定のダイオード特性を得ることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるＲＣ−ＩＧＢＴ構造の半導体装置の断面図である。 ＦＷＤのメサ幅とＶｆとの関係を調べた結果を示す図である。 トレンチ６のピッチおよび形状を同じにしつつ、メサ幅の方向におけるトレンチ６の中心線からの距離とホール密度の関係を調べるときに用いたＦＷＤの断面モデル図である。 トレンチ６の深さ方向におけるＦＷＤの表面（上部電極１１との接触箇所）からの距離とホール密度の関係を調べるときに用いたＦＷＤの断面モデル図である。 Ｉｆ＝１００Ａとして、図３（ａ）のＡ−Ａ’断面でのトレンチ６の中心線からの距離とホール密度との関係についてメサ幅を変えて調べた結果を示す図である。 Ｉｆ＝１００Ａとして、図３（ｂ）のＢ−Ｂ’断面でのＦＷＤの表面からの距離とホール密度の関係についてメサ幅を変えて調べた結果を示す図である。 ＩＧＢＴのメサ幅とオン電圧Ｖｏｎとの関係を調べた図である。 本発明の第２実施形態にかかるＲＣ−ＩＧＢＴ構造の半導体装置の断面図である。 本発明の第３実施形態にかかるＲＣ−ＩＧＢＴ構造の半導体装置の断面図である。 本発明の第４実施形態にかかるＲＣ−ＩＧＢＴ構造の半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。図１に示すように、本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴとＦＷＤとが１つの基板に備えられたＲＣ−ＩＧＢＴ構造により構成されている。具体的には、本実施形態にかかる半導体装置は、以下のように構成されている。
図１に示されるように、本実施形態にかかる半導体装置は、ＩＧＢＴが備えられるＩＧＢＴ部１００と、ＩＧＢＴ部１００に沿って備えられ、ＦＷＤが形成されたＦＷＤ部２００とを有した構成とされている。これらＩＧＢＴ部１００やＦＷＤ部２００は、例えばチップの中央部のセル領域に形成されており、セル領域の外周、つまりチップの外縁部に図示しない外周耐圧部が配置されることにより、本実施形態にかかる半導体装置が構成されている。
ＩＧＢＴおよびＦＷＤは、ｎ-型ドリフト層１を構成する半導体基板を用いて形成されている。ＩＧＢＴ部１００およびＦＷＤ部２００において、ｎ-型ドリフト層１の裏面側におけるｎ-型ドリフト層１の表層部には、ｎ型層によって構成されるフィールドストップ（以下、ＦＳという）層２が形成されている。ＦＳ層２は、ｎ-型ドリフト層１の裏面から比較的浅い所定深さの位置まで形成され、リン（Ｐ）などのｎ型不純物が注入されることで構成されている。ＦＳ層２の不純物濃度や拡散深さについては、要求されるＩＧＢＴやＦＷＤの特性に応じて設定されている。
ＩＧＢＴ部１００において、ＦＳ層２の表層部に、ｐ+型不純物層にて構成されたコレクタ領域３が形成されている。コレクタ領域３は、ボロン等のｐ型不純物が注入されて形成されている。また、ＦＷＤ部２００において、ＦＳ層２の表層部に、ｎ+型不純物層にて構成されたカソード領域４が形成されている。カソード領域４は、リン等のｎ型不純物が注入されて形成されている。これらコレクタ領域３やカソード領域４の不純物濃度や拡散深さについては、要求されるＩＧＢＴやＦＷＤの特性に応じて設定されている。
さらに、ＩＧＢＴ部１００およびＦＷＤ部２００の両方において、ｎ-型ドリフト層１の表面側の表層部にｐ型領域５が形成されている。このｐ型領域５を貫通してｎ-型ドリフト層１まで達するように、トレンチゲートを形成するための複数個のトレンチ６が形成されており、このトレンチ６によってｐ型領域５が複数個に分離されている。
本実施形態の場合、トレンチ６はＩＧＢＴ部１００に備えられるものとＦＷＤ部２００に備えられるものとによって構成され、ＩＧＢＴ部１００やＦＷＤ部２００に備えられるトレンチ６は、それぞれ複数個ずつ、異なるピッチ（間隔）形成されている。具体的には、本実施形態の場合、ＩＧＢＴ部１００とＦＷＤ部２００とで、トレンチ６の形状は同じにしつつ、トレンチ６が配置されるピッチがＩＧＢＴ部１００よりもＦＷＤ部２００の方が大きくなるようにしている。各トレンチ６は、図１の紙面垂直方向に延設されており、各トレンチ６が平行に延設されることでストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。環状構造とされる場合、例えば、トレンチ６の複数本ずつを１組として多重リング構造とした環状構造とされる。
また、各トレンチ６は、ｐ型領域５内に形成された開口入口側となる第１トレンチ６ａと、当該第１トレンチ６ａと連通し、ｐ型領域５とｎ-型ドリフト層１との界面付近からｎ-型ドリフト層１に達する第２トレンチ６ｂとによって構成されている。
また、第２トレンチ６ｂは、図１中の断面において、開口幅、つまり対向する側壁の間隔（図１中紙面左右方向の長さ）が第１トレンチ６ａの開口幅より広くなる部分を有し、例えば断面形状が楕円形状もしくは長円形状とされている。つまり、第２トレンチ６ｂは、底部および側壁の少なくとも一部がｎ-型ドリフト層１に位置し、これらが丸みを帯びた形状（曲率を有する形状）とされている。すなわち、トレンチ６は図１中の断面においていわゆる壺形状とされている。
このため、隣接するトレンチ６は、隣接する第２トレンチ６ｂのうち最も短くなる部分の間隔が隣接する第１トレンチ６ａの間隔より短くされている。このうち、隣接する第２トレンチ６ｂのうち最も短くなる部分の間隔をメサ幅と呼んでおり、本実施形態では、ＩＧＢＴ部１００におけるメサ幅を０．３μｍ未満にしつつ、ＦＷＤ部２００におけるメサ幅を０．３μｍ以上に設定している。つまり、ＩＧＢＴ部１００とＦＷＤ部２００においてメサ幅を異ならせ、ＩＧＢＴ部１００よりもＦＷＤ部２００においてメサ幅が広くなるようにしている。
このように構成されたトレンチ６によって複数に分割されたｐ型領域５のうち、ＩＧＢＴ部１００に形成された部分は、チャネル領域を構成するチャネルｐ型領域５ａとなる。このチャネルｐ型領域５ａの表層部に、ｎ+型不純物層にて構成されたエミッタ領域７が形成されている。
ｐ型領域５のうち、チャネルｐ型領域５ａの表層部、具体的にはチャネルｐ型領域５ａ内の両側に配置されたエミッタ領域７の間に、チャネルｐ型領域５ａのコンタクト部５ｃおよびコンタクト領域を囲むように広範囲に拡散させられた高濃度なボディｐ型領域５ｄが形成されている。このため、ＩＧＢＴ部１００ではｐ型領域５のｐ型不純物濃度の表面濃度が高濃度とされている。
エミッタ領域７は、ｎ-型ドリフト層１よりも高不純物濃度で構成され、ｐ型領域５内において終端しており、かつ、第１トレンチ６ａの側面に接するように配置されている。より詳しくは、エミッタ領域７は、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
トレンチ６、より詳しくは第２トレンチ６ｂは、ｐ型領域５よりも深くされており、上述したように図１に示す断面において所定のピッチで配置されている。また、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜８と、このゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極９とにより埋め込まれている。図１では、ゲート電極９のうち第２トレンチ６ｂ内に位置する部分の中央部に空孔が形成されたものを記載してあるが、この空孔はなくても良く、トレンチ６内がゲート電極９によって完全に埋め込まれた構造であっても良い。このＩＧＢＴ部１００に形成されたゲート電極９は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加されるようになっている。
さらに、エミッタ領域７およびチャネルｐ型領域５ａは、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて、エミッタ電極を構成する上部電極１１と電気的に接続されている。また、図示しないが、上部電極１１や配線などを保護するようにパッシベーション膜が形成されている。そして、コレクタ領域３の裏面側にコレクタ電極を構成する下部電極１２が形成されることにより、ＩＧＢＴが構成されている。
一方、トレンチ６によって複数に分割されたｐ型領域５のうち、ＦＷＤ部２００に形成された部分は、アノード領域５ｂとされ、表層部が比較的高濃度とされることでコンタクト領域が構成されている。上記した上部電極１１はＦＷＤ部２００にも延設されており、アノード領域５ｂにオーミック接続されることでアノード電極としても機能する。さらに、上記した下部電極１２もＦＷＤ部２００まで延設されており、カソード領域４にオーミック接触されられることでカソード電極としても機能する。このような構成により、ＦＷＤが構成されている。
なお、図１では、ＦＷＤ部２００においても、トレンチ６の間の構造をＩＧＢＴ部１００と同様の構造としており、コンタクト部５ｃおよびボディｐ型領域５ｄを形成している。これらにより、アノード領域５ｂの表層部が比較的高濃度とされるようにしているが、いずれか一方のみでも良い。また、トレンチ６の側面に接するようにエミッタ領域７も形成しているが、ＦＷＤ部２００ではエミッタ領域７を無くしても良い。
以上のようにして、本実施形態にかかるＩＧＢＴおよびＦＷＤを備えた半導体装置が構成されている。このような構成の半導体装置は、基本的には従来より知られているＲＣ−ＩＧＢＴ構造の半導体装置の製造方法によって製造可能である。トレンチ６の形成方法については、例えば、特開２０１３−２１４６９６号公報などに記載されている方法を用いることで、第１トレンチ６ａよりも開口幅が広くされた第２トレンチ６ｂを有するトレンチ６を形成することができる。すなわち、第１トレンチ６ａを形成したのち、第１トレンチ６ａの側面を保護膜で覆った状態で第２トレンチ６ｂを形成することで、横方向エッチングによって第２トレンチ６ｂの方が第１トレンチ６ａよりも幅が広くなるようにする。このようなエッチング方法を用いることで、本実施形態のような形状のトレンチ６を形成することができる。
ここで、ＩＧＢＴおよびＦＷＤを共に１チップに備えたＲＣ−ＩＧＢＴ構造の半導体装置は、一般的なＩＧＢＴおよびＦＷＤを備えた半導体装置と同様の作動を行うが、ＩＧＢＴのトレンチゲートを壺形状としていることから、ＩＧＢＴについては以下のように動作する。
まず、オン状態について説明する。上記半導体装置では、ゲート電極９に所定電圧（例えば、１５Ｖ）が印加されると、チャネルｐ型領域５ａのうちトレンチ６と接する部分ｎ型となって反転層が形成される。そして、エミッタ領域７から反転層を介して電子がｎ-型ドリフト層１に供給されると共に、コレクタ領域３から正孔がｎ-型ドリフト層１に供給され、伝導度変調によりｎ-型ドリフト層１の抵抗値が低下してオン状態となる。
このとき、隣接する第２トレンチ６ｂのうち最も短くなる部分の間隔が、隣接する第１トレンチ６ａの間隔より短くされている。このため、隣接するトレンチ６の間隔が隣接する第１トレンチ６ａの間隔で一定である場合と比較して、ｎ-型ドリフト層１に供給された正孔がチャネルｐ型領域５ａを介して抜け難くなる。したがって、ｎ-型ドリフト層１に多量の正孔を蓄積させることができ、これによってｎ-型ドリフト層１に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
次に、オフ状態について説明する。ゲート電極９に所定電圧（例えば、０Ｖ）が印加されると、チャネルｐ型領域５ａに形成された反転層が消滅する。そして、エミッタ領域７から電子が供給されなくなると共に、コレクタ領域３から正孔の供給がされなくなり、ｎ-型ドリフト層１に溜まっていた正孔はチャネルｐ型領域５ａを介して上部電極１１から抜けていくという動作を行う。
そして、このような半導体装置において、ＩＧＢＴ部１００とＦＷＤ部２００のメサ幅を異なる設計とし、少なくともＦＷＤ部２００のメサ幅を０．３μｍ以上に設定している。
上記したように、ＩＧＢＴ部１００のメサ幅に合わせてＦＷＤ部２００のメサ幅を縮小すると、ＦＷＤのダイオード特性が急激に変化することが確認された。具体的には、図２に示すように、Ｓｉｍによれば、メサ幅を０．３μｍ以上にすると、ゲート電圧＝０としたときの順電圧（Ｖｆ）特性はほぼ一定になるが、メサ幅を０．３μｍ未満にすると、急激にＶｆが上昇するという実験結果が得られた。すなわち、ＩＧＢＴ部１００と同様の構造のトレンチゲートの間にＦＷＤを構成する場合において、メサ幅を小さくし過ぎると、特性制御やバラツキ抑制が困難になることが確認された。
また、ＦＷＤにおけるメサ幅を０．２、０．５、０．８μｍに変化させて、トレンチ６のうち間隔が狭くされた第２トレンチ６ｂの間のメサ部でのホール濃度分布を調べた。具体的には、図３（ａ）中のＡ−Ａ’の間、すなわち基板横方向と、図３（ｂ）中のＢ−Ｂ’間、すなわち基板縦方向におけるホール濃度を調べた。その結果、図４および図５の結果が得られた。なお、図４中、ホール濃度が低下している箇所がトレンチ６の側面と対応している。
図４に示される基板横方向のホール濃度分布を確認すると、メサ幅の変化に伴ってホール濃度のピーク値が変化していることが判る。メサ幅が小さくなるとホール濃度のピーク値が大きくなっているが、メサ幅が狭いことから、ホール濃度が大きくなっても隣接するトレンチ６間の全域でのホール濃度は少なく、電流が流れ難くなる。したがって、オン抵抗を増加させることになる。また、トレンチ６の底部よりも深い位置においては、メサ幅が０．２μｍのときにはホール濃度が低くなっており、０．５、０．８μｍのときにはホール濃度がほぼ等しかった。このことからも、メサ幅が０．２μｍのように０．３μｍ未満になると、電流が流れ難くなることが分かる。
これに対して、本実施形態では、少なくともＦＷＤ部２００のメサ幅を０．３μｍ以上に設定している。このため、特性制御やバラツキ抑制を容易に行うことが可能となり、ＦＷＤとしてほぼ一定のダイオード特性を得ることができる。
このように、微細化に伴ってＩＧＢＴ部１００のメサ幅を小さくする場合においても、ＦＷＤ部２００についてはメサ幅を０．３μｍ以上に設定することで、特性制御やバラツキ抑制を行い易いＦＷＤとすることが可能となる。
なお、ＩＧＢＴ部１００について、ゲート電圧＝１５Ｖとしてオン電圧Ｖｏｎを調べた所、図６に示すようにメサ幅を小さくしても、オン電圧Ｖｏｎの変化は小さかった。このため、微細化に伴ってメサ幅を小さくしても、所望のオン抵抗特性を得ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６の形状などを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示すように、本実施形態では、トレンチ６が開口入口から底部に至るまでほぼ一定幅とされており、第１実施形態の第１トレンチ６ａと第２トレンチ６ｂのように開口幅が大きく変化しない構造とされている。
また、ＩＧＢＴ部１００では、トレンチ６によって分割された複数のｐ型領域５のうちの一部をチャネルｐ型領域５ａとし、残りをアノード領域５ｂとすることで、ＩＧＢＴ部１００内にＦＷＤが構成されるようにしている。そして、ＩＧＢＴ部１００に構成されるＦＷＤについては、アノード領域５ｂにおける深さ方向の途中位置に、ホール注入低減層（以下、ＨＳ（Hole Stopper）層という）２０が備えられている。このため、ＩＧＢＴ動作中にＦＷＤ部２００を通じて注入されるホールを低減することが可能となる。これにより、ＩＧＢＴのオフ時に引き抜かなければならないホール量を少なくすることが可能となって、ＩＧＢＴのオフ時にコレクタ電流Ｉｃが０になるときに、０を下回ってオーバーシュートするときの突き出し量が小さくなる。よって、スイッチング時のＡＣ損失を低減することが可能となる。
そして、このような構造の半導体装置において、ＦＷＤ部２００におけるトレンチ６の間のうち最も狭くなる幅、より詳しくは、ｎ-型ドリフト層１が存在している部分において最も狭くなる幅をメサ幅として、メサ幅が０．３μｍ以上となるようにしている。また、ＩＧＢＴ部１００については、ＦＷＤ部２００とは別に、微細化に対応したメサ幅、例えば０．３μｍ未満のメサ幅に設定している。
このように、トレンチ６の開口幅がほぼ一定とされる構造においても、ＦＷＤ部２００におけるメサ幅を０．３μｍ以上とすることで、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態では、ＩＧＢＴ部１００のトレンチ６とＦＷＤ部２００のトレンチ６のピッチを等しくしつつ、ＦＷＤ部２００のトレンチ６の開口幅、つまり対向する両側壁面の間の距離をＩＧＢＴ部１００のトレンチ６の開口幅よりも小さくしている。これにより、ＦＷＤ部２００のトレンチ６の開口幅が小さくされた分、ＦＷＤ部２００のメサ幅がＩＧＢＴ部１００のメサ幅よりも大きくなるようにできる。
このように、ＩＧＢＴ部１００とＦＷＤ部２００のトレンチ６のピッチを同じにし、トレンチ６の開口幅を変えることによって、ＦＷＤ部２００のメサ幅がＩＧＢＴ部１００のメサ幅よりも小さくなるようにすることもできる。このような構造としても、第１実施形態と同様の効果が得られる。
なお、本実施形態の場合、トレンチ６の開口幅を変更することとなるが、第１実施形態の構造の半導体装置と基本的には同じ製造方法にて製造可能である。具体的には、トレンチ６を形成するときのマスクの開口幅を変更するだけで、トレンチ６の開口幅を変更することができ、その他については、第１実施形態の構造の半導体装置と同じ製造方法によって、本実施形態の構造の半導体装置を製造できる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１実施形態に対してトレンチ６の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９に示すように、本実施形態でも、第３実施形態と同様に、ＩＧＢＴ部１００のトレンチ６とＦＷＤ部２００のトレンチ６のピッチを等しくしている。ただし、第１トレンチ６ａの開口幅については、ＩＧＢＴ部１００とＦＷＤ部２００の両方とも同じとし、第２トレンチ６ｂの開口幅については、ＦＷＤ部２００の方がＩＧＢＴ部１００よりも小さくなるようにしている。これにより、ＦＷＤ部２００の第２トレンチ６ｂの開口幅が小さくされた分、ＦＷＤ部２００のメサ幅がＩＧＢＴ部１００のメサ幅よりも大きくなるようにできる。
このように、ＩＧＢＴ部１００とＦＷＤ部２００のトレンチ６のピッチを同じにし、第２トレンチ６ｂの開口幅を変えることによって、ＦＷＤ部２００のメサ幅がＩＧＢＴ部１００のメサ幅よりも小さくなるようにすることもできる。このような構造としても、第１実施形態と同様の効果が得られる。
なお、本実施形態の場合、ＩＧＢＴ部１００とＦＷＤ部２００とで第２トレンチ６ｂの開口幅を変更することとなるが、第１実施形態の構造の半導体装置と基本的には同じ製造方法にて製造可能である。具体的には、ＩＧＢＴ部１００のトレンチ６の形成工程とＦＷＤ部２００の形成工程とを別々に行うことで、第２トレンチ６ｂの開口幅を独立して制御すればよく、その他については、第１実施形態の構造の半導体装置と同じ製造方法によって、本実施形態の構造の半導体装置を製造できる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、トレンチ６の形状として、第１トレンチ６ａおよびそれよりも開口幅が広い第２トレンチ６ｂを有する壺型のものや、開口幅がほぼ一定とされたものを例に挙げて説明したが、これらはトレンチ６の形状の一例を示したものである。つまり、ＦＷＤ部２００におけるメサ幅が０．３μｍ以上に設定される構造であれば、トレンチ６の形状を含め、他の構成要素の形状などが異なっていても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴに対しても本発明を適用することができる。
１ ｎ-型ドリフト層
３ コレクタ領域
４ カソード領域
５ａ チャネルｐ型領域
５ｂ アノード領域
６ トレンチ
７ エミッタ領域
９ ゲート電極
１００ ＩＧＢＴ部
２００ ＦＷＤ部

Claims (7)

  1. 縦型のＩＧＢＴが形成されたＩＧＢＴ部（１００）と、前記ＩＧＢＴ部に沿って備えられ、ダイオードが形成されたダイオード部（２００）と、が１チップに形成された半導体装置であって、
    第１導電型のドリフト層（１）と、
    前記ＩＧＢＴ部において、前記ドリフト層の裏面側に形成された第２導電型のコレクタ領域（３）と、
    前記ダイオード部において、前記ドリフト層の裏面側に形成された第１導電型のカソード領域（４）と、
    前記ドリフト層の表面側の表層部において、前記ＩＧＢＴ部および前記ダイオード部の双方に形成された第２導電型領域（５）と、
    前記ＩＧＢＴ部および前記ダイオード部に複数本並べられて形成され、前記第２導電型領域よりも深く形成されて前記第２導電型領域を複数に分けることで、前記ＩＧＢＴ部における前記第２導電型領域の少なくとも一部によってチャネル領域（５ａ）を構成すると共に、前記ダイオード部における前記第２導電型領域によってアノード領域（５ｂ）を構成する複数のトレンチ（６）と、
    前記ＩＧＢＴ部において、前記チャネル領域の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（７）と、
    前記トレンチの表面に形成されたゲート絶縁膜（８）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（９）と、
    前記ＩＧＢＴ部において前記第２導電型領域に電気的に接続されると共に、前記アノード領域に電気的に接続された上部電極（１１）と、
    前記ＩＧＢＴ部において前記コレクタ領域に電気的に接続されると共に、前記ダイオード部において前記カソード領域と電気的に接続された下部電極（１２）と、を備え、
    前記複数のトレンチの間のうち、前記ダイオード部の前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該メサ幅が０．３μｍ以上かつ０．８μｍ以下に設定され、
    前記ＩＧＢＴ部では、前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該ＩＧＢＴ部におけるメサ幅よりも前記ダイオード部におけるメサ幅の方が広くなっており、
    前記ＩＧＢＴ部および前記ダイオード部における前記複数のトレンチが配置されるピッチは等しくされ、前記トレンチにおける対向する側壁の間の間隔となる開口幅について、前記ＩＧＢＴ部よりも前記ダイオード部の方が小さくされていることを特徴とする半導体装置。
  2. 前記トレンチは、開口入口側となる第１トレンチ（６ａ）と、前記第１トレンチと連通し、対向する側壁の間隔となる開口幅が前記第１トレンチの開口幅より広くされていると共に底部が前記ドリフト層に位置する第２トレンチ（６ｂ）とを有し、
    前記ダイオード部において、前記第２トレンチの間の間隔を該ダイオード部におけるメサ幅として、該メサ幅が０．３μｍ以上に設定されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＩＧＢＴ部において、前記第２トレンチの間の間隔が該ＩＧＢＴ部におけるメサ幅とされ、該メサ幅が０．３μｍ以下に設定されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記トレンチは、開口入口側となる第１トレンチ（６ａ）と、前記第１トレンチと連通し、対向する側壁の間隔である開口幅が前記第１トレンチの開口幅より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（６ｂ）とを有し、
    前記ダイオード部において、前記第２トレンチの間の間隔を該ダイオード部における前記メサ幅とし、
    前記ＩＧＢＴ部において、前記第２トレンチの間の間隔を該ＩＧＢＴ部におけるメサ幅として、
    前記ダイオード部におけるメサ幅が前記ＩＧＢＴ部におけるメサ幅と異なる幅に設定されていることを特徴とする請求項１に記載の半導体装置。
  5. 縦型のＩＧＢＴが形成されたＩＧＢＴ部（１００）と、前記ＩＧＢＴ部に沿って備えられ、ダイオードが形成されたダイオード部（２００）と、が１チップに形成された半導体装置であって、
    第１導電型のドリフト層（１）と、
    前記ＩＧＢＴ部において、前記ドリフト層の裏面側に形成された第２導電型のコレクタ領域（３）と、
    前記ダイオード部において、前記ドリフト層の裏面側に形成された第１導電型のカソード領域（４）と、
    前記ドリフト層の表面側の表層部において、前記ＩＧＢＴ部および前記ダイオード部の双方に形成された第２導電型領域（５）と、
    前記ＩＧＢＴ部および前記ダイオード部に複数本並べられて形成され、前記第２導電型領域よりも深く形成されて前記第２導電型領域を複数に分けることで、前記ＩＧＢＴ部における前記第２導電型領域の少なくとも一部によってチャネル領域（５ａ）を構成すると共に、前記ダイオード部における前記第２導電型領域によってアノード領域（５ｂ）を構成する複数のトレンチ（６）と、
    前記ＩＧＢＴ部において、前記チャネル領域の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（７）と、
    前記トレンチの表面に形成されたゲート絶縁膜（８）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（９）と、
    前記ＩＧＢＴ部において前記第２導電型領域に電気的に接続されると共に、前記アノード領域に電気的に接続された上部電極（１１）と、
    前記ＩＧＢＴ部において前記コレクタ領域に電気的に接続されると共に、前記ダイオード部において前記カソード領域と電気的に接続された下部電極（１２）と、を備え、
    前記複数のトレンチの間のうち、前記ダイオード部の前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該メサ幅が０．３μｍ以上かつ０．８μｍ以下に設定され、
    前記ＩＧＢＴ部では、前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該ＩＧＢＴ部におけるメサ幅よりも前記ダイオード部におけるメサ幅の方が広くなっており、
    前記トレンチは、開口入口側となる第１トレンチ（６ａ）と、前記第１トレンチと連通し、対向する側壁の間隔となる開口幅が前記第１トレンチの開口幅より広くされていると共に底部が前記ドリフト層に位置する第２トレンチ（６ｂ）とを有し、
    前記ダイオード部において、前記第２トレンチの間の間隔を該ダイオード部におけるメサ幅として、該メサ幅が０．３μｍ以上に設定され、
    前記ＩＧＢＴ部および前記ダイオード部における前記複数のトレンチが配置されるピッチは等しくされ、前記第２トレンチの開口幅について、前記ＩＧＢＴ部よりも前記ダイオード部の方が小さくされていることを特徴とする半導体装置。
  6. 前記ＩＧＢＴ部において、前記第２トレンチの間の間隔が該ＩＧＢＴ部におけるメサ幅とされ、該メサ幅が０．３μｍ以下に設定されていることを特徴とする請求項２に記載の半導体装置。
  7. 縦型のＩＧＢＴが形成されたＩＧＢＴ部（１００）と、前記ＩＧＢＴ部に沿って備えられ、ダイオードが形成されたダイオード部（２００）と、が１チップに形成された半導体装置であって、
    第１導電型のドリフト層（１）と、
    前記ＩＧＢＴ部において、前記ドリフト層の裏面側に形成された第２導電型のコレクタ領域（３）と、
    前記ダイオード部において、前記ドリフト層の裏面側に形成された第１導電型のカソード領域（４）と、
    前記ドリフト層の表面側の表層部において、前記ＩＧＢＴ部および前記ダイオード部の双方に形成された第２導電型領域（５）と、
    前記ＩＧＢＴ部および前記ダイオード部に複数本並べられて形成され、前記第２導電型領域よりも深く形成されて前記第２導電型領域を複数に分けることで、前記ＩＧＢＴ部における前記第２導電型領域の少なくとも一部によってチャネル領域（５ａ）を構成すると共に、前記ダイオード部における前記第２導電型領域によってアノード領域（５ｂ）を構成する複数のトレンチ（６）と、
    前記ＩＧＢＴ部において、前記チャネル領域の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（７）と、
    前記トレンチの表面に形成されたゲート絶縁膜（８）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（９）と、
    前記ＩＧＢＴ部において前記第２導電型領域に電気的に接続されると共に、前記アノード領域に電気的に接続された上部電極（１１）と、
    前記ＩＧＢＴ部において前記コレクタ領域に電気的に接続されると共に、前記ダイオード部において前記カソード領域と電気的に接続された下部電極（１２）と、を備え、
    前記複数のトレンチの間のうち、前記ダイオード部の前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該メサ幅が０．３μｍ以上かつ０．８μｍ以下に設定され、
    前記ＩＧＢＴ部では、前記ドリフト層において最も間隔が狭くなる部分の幅をメサ幅として、該ＩＧＢＴ部におけるメサ幅よりも前記ダイオード部におけるメサ幅の方が広くなっており、
    前記トレンチは、開口入口側となる第１トレンチ（６ａ）と、前記第１トレンチと連通し、対向する側壁の間隔である開口幅が前記第１トレンチの開口幅より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（６ｂ）とを有し、
    前記ダイオード部において、前記第２トレンチの間の間隔を該ダイオード部における前記メサ幅とし、
    前記ＩＧＢＴ部において、前記第２トレンチの間の間隔を該ＩＧＢＴ部におけるメサ幅として、
    前記ダイオード部におけるメサ幅が前記ＩＧＢＴ部におけるメサ幅と異なる幅に設定され、
    前記ＩＧＢＴ部および前記ダイオード部における前記複数のトレンチが配置されるピッチは等しくされ、前記第２トレンチの開口幅について、前記ＩＧＢＴ部よりも前記ダイオード部の方が小さくされていることを特徴とする半導体装置。
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