KR100860744B1 - 커패시터리스 디램 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 커패시터가 없는 커패시터리스 디램(capacitorless DRAM) 및 그 제조방법에 관한 것이다.
본 발명에 따른 커패시터리스 디램은, 반도체 기판, 반도체 기판상에 형성된 소스, 소스 상에 수직방향으로 형성된 제1 기둥, 제1 기둥 상에 형성된 드레인, 제1 기둥의 측부에 형성된 게이트, 게이트를 반도체 기판, 소스, 제1 기둥 및 드레인과 절연시키는 게이트 절연막, 및 제1 기둥 내부에 형성되고, 소스와 드레인을 연결하는 제2 기둥을 포함하고, 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
본 발명에 의해 종래의 커패시터리스 디램보다 증가된 정공 보유시간을 갖는 구조의 커패시터리스 디램이 제공된다.
커패시터리스 디램, 기둥, 나노선, 편석, 충돌 이온화
Description
도 1은 커패시터리스 디램의 동작을 나타내는 단면도이다.
도 2는 실리콘 기둥과 게르마늄 기둥에 의해 형성되는 정공 배리어를 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 6은 실리콘카바이드(SiC)/실리콘(Si)/실리콘카바이드(SiC)에 대한 에너지 밴드(energy band)를 나타낸 도면이다.
도 7은 본 발명의 제4 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 커패시터가 없는 커패시터리스 디램(capacitorless DRAM) 및 그 제조방법에 관한 것이다.
종래의 일반적인 디램(DRAM)은 1개의 트랜지스터와 1개의 커패시터(1T/1C)로 구성된다. 하지만 종래의 디램은 커패시터 형성 공정이 복잡하여 소자의 집적도가 증가함에 따라 공정상의 문제를 야기한다. 또한 다른 소자들과 함께 임베디드 칩을 형성하는 데에도 커패시터 형성 공정이 걸림돌로 작용한다. 따라서 복잡한 공정을 야기하는 커패시터 없이도 데이터를 저장할 수 있는 새로운 개념의 디램이 제안되었으며 그 중 한 가지가 바디(body)에 전하를 저장하는 커패시터리스 디램(capacitorless DRAM)이다.
도 1은 커패시터리스 디램의 동작을 나타내는 단면도이다. 절연층 매몰 실리콘(Silicon-On-Insulator; SOI) 기판 상에 만들어진 트랜지스터에서 게이트(13)와 드레인(12)에 고전압을 인가하면 충돌 이온화(impact ionization)에 의해 드레인(12) 측 채널에서 초과 정공(excess hole; 1)들이 생성된다. 이러한 초과 정공들은 바디(14) 밑에 옥사이드 절연층(10)이 있기 때문에 빠져나갈 곳이 없어 바디(14) 내에 축적되게 된다. 이렇게 축적된 정공을 갖는 트랜지스터는 바디에 정공 이 축적되지 않은 트랜지스터와 문턱전압(threshold voltage)과 전류레벨에 차이가 발생하는데 이 차이로 '0'과 '1'을 구분한다.
이와 같은 바디 내의 정공은 시간이 흐름에 따라 재결합(recombination)에 의하여 사라지게 된다. 이렇게 재결합하여 정공이 사라지기까지 소요되는 시간을 보유시간(retention time)이라 한다. 이러한 보유시간을 연장시키는 방법을 찾는 것이 모든 비휘발성 메모리 소자, 특히 커패시터리스 디램의 유용가치 확보에 가장 중요한 문제이다.
본 발명의 목적은 종래의 커패시터리스 디램보다 증가된 정공 보유시간을 갖는 구조의 커패시터리스 디램을 제공하는 것이다.
본 발명의 다른 목적은 기둥(pillar) 또는 나노선의 전면포위(all-around) 게이트 구조를 이용하여 종래의 단일 게이트 구조에 비해 향상된 집적도를 갖는 커패시터리스 디램을 제공하는 것이다.
전술한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 커패시터리스 디램은, 반도체 기판, 반도체 기판상에 형성된 소스, 소스 상에 수직방향으로 형성된 제1 기둥, 제1 기둥 상에 형성된 드레인, 제1 기둥의 측부에 형성된 게이트, 게이트를 반도체 기판, 소스, 제1 기둥 및 드레인과 절연시키는 게이트 절연막, 및 제1 기둥 내부에 형성되고, 소스와 드레인을 연결하는 제2 기둥을 포함하고, 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥에 포함된 물질의 전 자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 기둥에 포함된 물질은 실리콘(Si)이고, 제2 기둥에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인 것이 바람직하다.
여기서, 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나인 것이 바람직하다.
본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법은, 반도체 기판상에 제1 기둥을 형성하는 단계, 제1 기둥 내부에 제1 기둥과 평행한 제2 기둥을 형성하는 단계, 반도체 기판 및 제1 기둥 표면에 게이트 절연막을 증착하는 단계, 게이트 절연막 상에 게이트 전극을 형성하는 단계, 및 제1 기둥의 상부 영역에 불순물을 주입하여 드레인을 형성하는 단계, 및 제2 기둥의 하부 영역에 불순물을 주입하여 소스를 형성하는 단계를 포함하며, 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 기둥에 포함된 물질은 실리콘이고, 제2 기둥에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인 것이 바람직하다.
여기서, 제2 기둥을 형성하는 단계는, 제1 기둥 표면에 제2 기둥에 포함되는 물질을 증착하는 단계, 및 제2 기둥에 포함되는 물질을 어닐링(annealing)을 통해 제1 기둥 내부로 편석(segregation)시키는 단계를 포함하는 것이 바람직하다.
여기서, 증착하는 단계는 화학기상증착법(chemical vapor deposition; CVD), 분자빔에피택시(molecular beam epitaxy; MBE) 또는 에피택시(epitaxi)중 한가지 방법을 이용하여 증착하는 것이 바람직하다.
본 발명의 다른 일 실시예에 따른 커패시터리스 디램은 반도체 기판, 반도체 기판상에 수평방향으로 형성된 제1 기둥, 제1 기둥 내부에 제1 기둥과 평행하게 형성된 제2 기둥, 반도체 기판 및 제1 기둥의 표면상에 형성된 게이트 절연막, 게이트 절연막 표면상에 형성된 게이트, 및 제1 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고, 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 기둥에 포함된 물질은 실리콘이고, 제2 기둥에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인 것이 바람직하다.
본 발명의 또 다른 일 실시예에 따른 커패시터리스 디램은 반도체 기판, 반도체 기판상에 형성된 소스, 소스 상에 수직방향으로 형성된 제1 물질을 포함하는 기둥, 제1 물질을 포함하는 기둥 상에 형성된 제2 물질을 포함하는 층, 제2 물질을 포함하는 층 상에 형성된 드레인, 제1 물질을 포함하는 기둥의 측부에 형성된 게이트, 및 게이트를 소스, 제1 물질을 포함하는 기둥, 제2 물질을 포함하는 층 및 드레인과 절연시키는 게이트 절연막을 포함하고, 제1 물질의 전자친화도와 에너지밴드갭의 합이 제2 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 물질은 실리콘이고, 제2 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인 것이 바람직하다.
여기서, 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 다이옥사이드(HfO2)막 또는 하프늄 질산화막(HfON) 중 하나인 것이 바람직하다.
본 발명의 또 다른 일 실시예에 따른 커패시터리스 디램의 제조방법은 제1 물질을 포함하는 기판, 제1 물질을 포함하는 기판에 형성된 소스, 소스 상에 수직방향으로 형성된 제2 물질을 포함하는 기둥, 제2 물질을 포함하는 기둥 상에 형성된 제1 물질을 포함하는 층, 제1 물질을 포함하는 층 상에 형성된 드레인, 제2 물질을 포함하는 기둥의 측부에 형성된 게이트, 및 게이트를 소스, 제2 물질을 포함하는 기둥, 제1 물질을 포함하는 층 및 드레인과 절연시키는 게이트 절연막을 포함하고, 제1 물질의 전자친화도와 에너지밴드갭의 합이 제2 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 물질은 실리콘카바이드(SiC)이고, 제2 물질은 실리콘(Si)인 것이 바람직하다.
여기서, 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나인 것이 바람직하다.
본 발명의 또 다른 일 실시예에 따른 커패시터리스 디램은 반도체 기판, 반도체 기판 상부에 수평방향으로 형성된 제1 기둥, 제1 기둥 내부에 제1 기둥과 평행하게 형성된 제2 기둥, 제1 기둥의 표면상에 형성된 게이트 절연막, 게이트 절연막의 표면상에 형성된 게이트, 및 제1 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고, 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 기둥에 포함된 물질은 실리콘이고, 제2 기둥에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인 것이 바람직하다.
본 발명의 또 다른 일 실시예에 따른 커패시터리스 디램은 반도체 기판, 반도체 기판 상부에 수평방향으로 형성된 기둥, 기둥의 표면상에 형성된 게이트 절연막, 게이트 절연막의 표면상에 형성된 게이트, 및 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고, 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 소스와 드레인에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 기둥에 포함된 물질은 실리콘이고, 소스와 드레인에 포함된 물질은 실리콘카바이드(SiC)인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다. 이하의 상세한 설명에 의하여 당업자는 본 발명을 용이하게 실시할 수 있을 것이다. 도면 전체적으로 대응하는 구성요소들은 동일한 인용부호를 사용하여 나타내었다.
[제1 실시예]
본 발명의 제1 실시예에 따른 커패시터리스 디램은, 실리콘 기둥(pillar) 또는 나노선(nanowire) 내부의 게르마늄 기둥에 의해 생기는 정공 배리어(barrier)를 이용하여 정공 보유시간을 증가시킨다.
도 2를 참조하여, 본 발명의 일 실시예에 따른 커패시터리스 디램에 의해 어떻게 정공 보유시간이 증가되는지 설명한다. 도 2는 실리콘 기둥과 그 속의 게르마늄 기둥에 의해 형성되는 정공 배리어를 나타내는 도면이다. 도 2의 (a)는 실리콘 기둥(20) 내에 게르마늄 기둥(40)이 형성된 형태를 나타내고, (b)는 (a)에서의 A-A' 방향으로 절단된 실리콘 기둥(20)과 게르마늄 기둥(40)에 대한 에너지 밴드(energy band)를 나타낸다. 실리콘과 게르마늄의 전자친화도(electron affinity:Х)의 값이 거의 같아 전도대(conduction band:Ec)의 에너지 레벨은 거의 같다. 따라서 전자에 대한 배리어는 형성되지 않는다. 하지만 물질 차이에 따른 에너지 밴드갭(energy bandgap:Eg) 차이에 따라 가전자대(valence band:Ev) 에너지 레벨의 차이가 발생하고, 이 차이 때문에 정공 배리어가 형성되어 정공이 배리어 내에 국소적으로 갇혀 재결합이 줄어들고 보유시간이 늘어나게 된다.
이하, 도 3을 참조하여 본 발명의 제1 실시예에 따른 커패시터리스 디램 및 그 제조방법을 설명한다. 도 3은 본 발명의 제1 실시예에 따른 커패시터리스 디램의 제조방법 나타낸 단면도이다. 도 3의 (e)는 본 발명의 일 실시예에 따른 커패시터리스 디램을 나타낸 것이고, (f)는 본 발명의 일 실시예에 따른 커패시터리스 디램에 콘택까지 형성된 구성을 나타낸 단면도이다.
우선 도 3의 (e)를 참조하면, 본 발명의 일 실시예에 따른 커패시터리스 디램은, 반도체 기판(100), 반도체 기판(100)상에 형성된 소스(170b), 소스 상에 수 직방향으로 형성된 제1 기둥(110), 제1 기둥(110) 상에 형성된 드레인(170a), 제1 기둥(110)의 측부에 형성된 게이트(160a), 게이트(160a)를 반도체 기판(100), 소스(170a), 제1 기둥(110) 및 드레인(170a)과 절연시키는 게이트 절연막(140), 및 제1 기둥(110) 내부에 형성되고, 소스(170b)와 드레인(170a)을 연결하는 제2 기둥(130)을 포함한다. 여기서, 제1 기둥(110)에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥(130)에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크게하면, 앞서 도 2를 참조하여 설명한 효과를 달성할 수 있다. 이러한 특성을 얻기 위해, 제1 기둥(110)에 포함된 물질은 실리콘(Si)으로, 제2 기둥(130)에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)으로 할 수 있다. 또한, 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나이다.
다음으로, 도3의 (a) 내지 (f)를 참조하여 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 설명한다. 편의상 제1 기둥(110)은 실리콘, 제2 기둥(130)은 게르마늄을 포함하는 것을 가정한다.
우선, 공지된 방법을 이용해 단결정 실리콘 기판을 패터닝하여 실리콘 기둥(110)을 형성한다(도 3의 (a) 참조). 이 실리콘 기둥(110)은 상부면 및 측면을 가지며 커패시터리스 디램에 포함된 트랜지스터의 채널 영역으로 사용된다. 실리콘 기판(100)은 n형 또는 p형 실리콘 기판일 수 있으며, 본 명세서에서는 편의상 p형 실리콘 기판을 사용한 것을 기준으로 설명하기로 한다.
다음으로, 실리콘 기판(100) 및 실리콘 기둥(110)의 표면에 게르마늄(120)을 증착한다(도 3의 (b) 참조). 증착을 위해 화학기상증착법(chemical vapor deposition; CVD), 분자빔에피택시(molecular beam epitaxy; MBE) 또는 에피택시(epitaxi)중 한가지 방법을 이용할 수 있다.
다음으로, 공지된 방법으로 어닐링(annealing)을 수행하면, 실리콘층(100, 110) 표면의 게르마늄(120)이 편석(segregation)하여 실리콘층(110) 내부로 유입된다(도 3의 (c) 참조). 실리콘층(110) 내부로 유입된 게르마늄(120)은 실리콘 기둥(110) 내에 기둥을 형성한다. 이러한 게르마늄 편석현상은 아래와 같은 참고문헌 등에 기재되어 있다.
1. "Ge segregation at Si/Si1 - xGex interface grown by molecular beam epitaxy", Appl. Phys. Lett., 55, p2520, 1989.
2. "Ge segregation in SiGe/Si heterostructure and its dependence on deposition technique and growth atmosphere", Appl. Phys. Lett., 63, p2531, 1993.
다음으로, 기판 전면에 게이트 절연막(140)을 형성한다. 이어서, 게이트 절연막(140) 상에 게이트 전극을 위한 도체 층을 증착한 후, 통상의 포토리소그래피(photo-lithography) 공정을 이용하여 게이트 전극(160a, 160b)을 패터닝(patterning)한다. 이때, 이후의 게이트 콘택 형성을 위해 실리콘 기둥(110)의 좌측과 우측의 게이트 전극(160a, 160b)을 비대칭적으로 패터닝 한다(도 3의 (d) 참조).
다음으로, 기판 전면에 고농도의 불순물 이온을 주입한다(도 3의 (e) 참조). 예를 들어, 낮은 에너지로 아세닉(As) 이온을 주입하여 실리콘 기둥(110)의 상부 및 실리콘 기둥 좌우의 기판(100) 표면 근처에 고농도 불순물 이온 영역을 형성한다. 이때, 고농도 불순물 주입은 소정의 경사진 각도로 틀어진(tilted) 기판에서 수행함으로써, 실리콘 기둥(110) 하부의 양측부에도 고농도 불순물 이온 영역이 형성된다. 이후 높은 에너지의 아세닉(As) 이온을 기판(100) 전면에 주입하면 실리콘 기둥 하부에 고농도 불순물 이온 영역이 형성된다. 이 후 기판을 열처리하여 주입된 이온들을 활성화(activation)시키면 고농도 불순물 이온 영역은 접합 영역(junction)이 된다. 상부 접합 영역(170a)은 드레인 역할을 하게 되며, 하부 접합 영역(170b)은 소스 역할을 하게 된다.
이상의 과정으로 본 발명의 일 실시예에 따른 커패시터리스 디램이 형성되며, 실제 사용을 위해 콘택이 형성된 모양을 도 3의 (f)에 나타내었다. 콘택을 형성하는 방법은 다음과 같다. 우선, 기판 전면에 층간절연층(180)을 증착하고 통상의 포토리소그래피 공정 및 식각 공정을 통해 층간절연층(180) 및 게이트 절연막(140)을 선택적으로 식각하여 접합 영역(170a, 170b)과 게이트 전극(160)의 일부를 노출시키는 비아 홀(via hole; 190)을 형성한다. 이어 비아 홀(190)을 충분히 채우도록 금속 층을 증착한 다음 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 공정 등을 통하여 그 금속 층을 층간절연층(180)에 평탄화시키고 패터닝하여 콘택(200)을 형성한다.
[제2 실시예]
본 발명의 제2 실시예에 따른 커패시터리스 디램은, 제1 실시예의 기둥 구조를 핀(fin) FET(field effect transistor)에 적용한 형태를 갖는다. 도 4는 본 발명의 제2 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 4의 (d)를 참조하면, 본 발명의 제2 실시예에 따른 커패시터리스 디램은, 반도체 기판(100), 반도체 기판(100)상에 수평방향으로 형성된 제1 기둥(110), 제1 기둥(110) 내부에 제1 기둥(110)과 평행하게 형성된 제2 기둥(130), 반도체 기판(100) 및 제1 기둥(110)의 표면상에 형성된 게이트 절연막(140), 게이트 절연막(140) 표면상에 형성된 게이트(160), 및 제1 기둥(110)의 일단 및 타단에 각각 형성된 소스(미도시) 및 드레인(미도시)을 포함한다. 여기서, 제1 기둥(110)에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥(130)에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크게 하면, 앞서 도 2를 참조하여 설명한 효과를 달성할 수 있다. 이러한 특성을 얻기 위해, 제1 기둥(110)에 포함된 물질은 실리콘으로, 제2 기둥(130)에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)으로 할 수 있다.
[제3 실시예]
이하, 도 5를 참조하여 본 발명의 제3 실시예에 따른 커패시터리스 디램 및 그 제조방법을 설명한다. 본 발명의 제3 실시예에 따른 커패시터리스 디램은 드레인측에 국한된 게르마늄층을 이용하여 충돌 이온화를 증가시켜 더 많은 정공들이 생성되도록 함으로써 정공 보유시간을 증가시킨다.
도 5는 본 발명의 제3 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다. 도 5의 (d)는 본 발명의 제3 실시예에 따른 커패시터리스 디램을 나타낸 단면도이고, (e)는 본 발명의 제3 실시예에 따른 커패시터리스 디램에 콘택까지 형성된 구성을 나타낸 단면도이다.
우선 도 5의 (d)를 참조하면, 본 발명의 제3 실시예에 따른 커패시터리스 디램은, 반도체 기판(100), 반도체 기판(100)상에 형성된 소스(170b), 소스(170b) 상에 수직방향으로 형성된 제1 물질을 포함하는 기둥(110), 제1 물질을 포함하는 기둥(110) 상에 형성된 제2 물질을 포함하는 층(120), 제2 물질을 포함하는 층(120) 상에 형성된 드레인(170a), 제1 물질을 포함하는 기둥(110)의 측부에 형성된 게이트(160a, 160b), 및 게이트(160a, 160b)를 소스(170b), 제1 물질을 포함하는 기둥(110), 제2 물질을 포함하는 층(120) 및 드레인(170a)과 절연시키는 게이트 절연막(140)을 포함한다. 여기서, 제1 물질의 전자친화도와 에너지밴드갭의 합이 제2 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
여기서, 제1 물질은 실리콘이고, 제2 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)일 수 있고, 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나일 수 있다. 이하, 제1 물질은 실리콘이고, 제2 물질은 게르마늄으로 가정하고 설명한다.
실리콘 기둥(110)의 상부, 즉 소자의 드레인(170a)근처 영역에 게르마늄층(120)이 형성된다. 충돌 이온화는 채널에서 전계가 강한 드레인(170a) 측에서 많이 발생한다. 드레인(170a) 근처의 영역을 게르마늄으로 형성하게 되면 게르마늄은 실리콘보다 밴드갭 에너지(Eg)가 작아 게르마늄이 형성되지 않은 경우에 비해 충돌 이온화가 더 많이 발생한다. 따라서 초과 정공이 더 많이 생성되기 때문에 동일한 비율로 재결합이 발생한다면 보유시간이 증가하게 된다.
다음으로, 도 5의 (a) 내지 (e)를 참조하여 본 발명의 제3 실시예에 따른 커패시터리스 디램의 제조방법을 설명한다.
우선, 공지된 방법을 이용해 단결정 실리콘 기판(100)을 패터닝하여 실리콘 기둥(110)을 형성한다(도 5의 (a) 참조). 실리콘 기판(100)은 n형 또는 p형 반도체일 수 있다. 본 발명은 편의상 p형 실리콘 기판을 사용한 것을 기준으로 설명한다. 실리콘 기둥(110)은 상부면 및 측면을 가지며 채널 영역으로 사용된다.
다음으로, 실리콘 기둥(110)의 상부 면에 게르마늄 층(120)을 증착한다(도 5의 (b) 참조).
다음으로, 기판 전면에 게이트 절연막(140)을 형성하고, 게이트 절연막(140)의 표면 상에 도체 층의 증착 및 패터닝을 통해 게이트 전극(160a, 160b)을 형성한다(도 5의 (c) 참조). 게이트 전극(160a, 160b)의 패터닝은 통상의 포토리소그래피 공정을 이용하며, 이후 게이트 콘택 형성을 위해 실리콘 기둥(110)의 좌우의 게이트 전극(160a, 160b)을 비대칭적으로 패터닝 한다.
다음으로, 기판 전면에 고농도의 불순물 이온을 주입한다. 예를 들어, 낮은 에너지로 아세닉(As) 이온을 주입하여 실리콘 기둥(110) 상부의 게르마늄 층(120) 및 실리콘 기둥(110) 좌우의 기판(100) 표면 근처에 고농도 불순물 이온 영역을 형성한다. 이때, 소정의 경사진 각도로 틀어진(tilted) 기판에서 고농도 불순물 주입이 수행된다. 따라서, 실리콘 기둥(110) 하부의 양측부에도 고농도 불순물 이온 영역이 형성된다. 이후 높은 에너지의 아세닉(As) 이온을 기판(100) 전면에 주입하면 실리콘 기둥(110) 하부에도 고농도 불순물 이온 영역이 형성된다. 이 후 기판을 열처리하여 주입된 이온들을 활성화시키면 고농도 불순물 이온 영역은 접합 영역이 된다. 상부 접합 영역(170a)은 드레인 역할을 하게 되며, 하부 접합 영역(170b)은 소스 역할을 하게 된다(도 5의 (d) 참조).
이상의 과정으로 본 발명의 제3 실시예에 따른 커패시터리스 디램이 형성되며, 실제 사용을 위해 콘택이 형성된 구성을 도 5의 (e)에 나타내었다. 콘택을 형성하는 방법은 다음과 같다.
기판 전면에 층간절연층(180)을 증착하고 통상의 포토리소그래피 공정 및 식각 공정을 통해 층간절연층(180) 및 게이트 절연막(140)을 선택적으로 식각하여 접합 영역(170a, 170b)과 게이트 전극(160)의 일부를 노출시키는 비아 홀(190)을 형성한다. 이어 비아 홀(190)을 충분히 채우도록 금속 층을 증착한 후 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 공정 등을 통하여 금속 층을 층간절연 층(180)에 평탄화시키고 패터닝하여 콘택(200)을 형성한다.
[제4 실시예]
이하, 본 발명의 제4 실시예에 따른 커패시터리스 디램 및 그 제조방법을 설명한다. 본 발명의 제4 실시예에 따른 커패시터리스 디램은 소스-채널-드레인의 전자친화도 및 에너지밴드갭을 이용하여 정공 배리어를 형성함으로써 정공 보유시간을 증가시킨다.
도 6은 실리콘카바이드(SiC)/실리콘(Si)/실리콘카바이드(SiC)에 대한 에너지 밴드를 나타낸 도면이다. 도 6을 참조하면, 실리콘카바이드(SiC)/실리콘(Si)/실리콘카바이드(SiC)로 이루어진 소스/채널/드레인 구조에 의해 정공 배리어가 형성되는 것을 알 수 있다. 물질 차이에 따른 에너지 밴드갭(Eg)과 전자친화도(Χ) 차이에 따라 가전자대(valence band) 에너지(Ev) 레벨의 차이가 발생하고, 따라서, 정공 배리어가 형성되어 정공이 배리어안에 국소적으로 갇혀 재결합이 감소하고 보유시간이 증가한다.
도 7은 본 발명의 제4 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다.
도 7의 (c)를 참조하면, 본 발명의 제4 실시예에 따른 커패시터리스 디램은, 제1 물질을 포함하는 기판(101), 제1 물질을 포함하는 기판(101)에 형성된 소스(170b), 소스(170b) 상에 수직방향으로 형성된 제2 물질을 포함하는 기둥(102), 제2 물질을 포함하는 기둥(102) 상에 형성된 제1 물질을 포함하는 층(103), 제1 물질을 포함하는 층(103) 상에 형성된 드레인(170a), 제2 물질을 포함하는 기둥(102)의 측부에 형성된 게이트(160a, 160b)를 포함한다. 또한, 커패시터리스 디램은 게이트(160a, 160b)를 소스(170b), 제2 물질을 포함하는 기둥(102), 제1 물질을 포함하는 층(103) 및 드레인(170a)과 절연시키는 게이트 절연막(140)을 더 포함한다.
여기서, 제1 물질의 전자친화도와 에너지밴드갭의 합이 제2 물질의 전자친화도와 에너지밴드갭의 합보다 커야 한다. 이러한 특성을 만족시키기 위해, 제1 물질은 실리콘카바이드(SiC)이고, 제2 물질은 실리콘(Si)일 수 있다. 또한, 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나로 형성될 수 있다.
이하, 도 7의 (a) 내지 (d)를 참조하여, 본 발명의 제4 실시예에 따른 커패시터리스 디램의 제조방법을 설명한다. 설명의 편의를 위해, 제1 물질은 실리콘카바이드, 제2 물질은 실리콘인 경우로 가정해 설명한다.
우선, 실리콘카바이드 기판(101) 상에 실리콘층(102)을 증착하고, 다시 실리콘(102)층 상에 실리콘카바이드 층(103)을 증착한다. 그 후 식각과정을 통해 실리콘(102)과 실리콘카바이드(103)로 형성된 기둥을 형성한다(도 7의 (a) 참조).
다음으로, 기판 전면에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 상에 게이트 전극을 위한 도체 층을 증착한 후, 패터닝을 통해 게이트 전극(160a, 160b)을 형성한다(도 7의 (b) 참조). 이때, 게이트 전극(160a, 160b)의 패터닝은 통상의 포토리소그래피 공정을 이용하며, 이후의 게이트 콘택 형성을 위해 기둥 좌우의 게이트 전극(160a, 160b)을 비대칭적으로 패터닝한다.
다음으로, 기판 전면에 고농도의 불순물 이온을 주입한다. 낮은 에너지로 불순물 이온을 주입하여 실리콘카바이드층(103)의 상부 및 기둥 좌우의 기판(101) 표면 근처에 고농도 불순물 이온 영역을 형성한다. 이후 기판을 열처리하여 주입된 이온들을 활성화시키면 고농도 불순물 이온 영역은 접합 영역이 된다. 상부 접합 영역(170a)은 드레인 역할을 하게 되며, 하부 접합 영역(170b)는 소스 역할을 하게 된다.
이상의 과정으로 본 발명의 제4 실시예에 따른 커패시터리스 디램이 형성되며, 실제 사용을 위해 콘택이 형성된 모양을 도 7의 (d)에 나타내었다. 콘택을 형성하는 방법은 다음과 같다. 기판 전면에 층간절연층(180)을 증착하고 통상의 포토리소그래피 공정 및 식각 공정을 통해 층간절연층(180) 및 게이트 절연막(140)을 선택적으로 식각하여 접합 영역(170a, 170b)과 게이트 전극(160)의 일부를 노출시키는 비아 홀(190)을 형성한다. 이어 비아 홀을 충분히 채우도록 금속 층을 증착한 후 화학적 기계 연마 공정 등을 통해 그 금속 층을 층간절연층(180)에 평탄화시키고 패터닝하여 콘택(200)을 형성한다.
[제5 실시예]
본 발명의 제5 실시예에 따른 커패시터리스 디램은 제1 실시예에 따른 커패시터 디램을 나노선 전면포위 게이트 구조의 트랜지스터에 적용한 것이다. 나노선 구조의 트랜지스터는 기존의 단일 게이트 구조가 아니라 전면포위 게이트 구조를 채택함으로써 단채널 효과(short channel effect)를 감소시키는데 매우 효과적인 구조이다. 또한, 이러한 나노선 구조는 기둥 구조에 비해 게이트 길이(gate length)를 자유롭게 변경시킬 수 있다는 장점이 있다.
도 8은 본 발명의 제5 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 단면도이다. 도 8을 참조하면, 본 발명의 제5 실시예에 따른 커패시터리스 디램은, 반도체 기판(100), 반도체 기판(100) 상부에 수평방향으로 형성된 제1 기둥(110), 제1 기둥(140) 내부에 제1 기둥(140)과 평행하게 형성된 제2 기둥(130), 제1 기둥(110)의 표면상에 형성된 게이트 절연막(140), 게이트 절연막(140)의 표면상에 형성된 게이트(160), 및 제1 기둥(110)의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함한다. 여기서, 제1 기둥(110)에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 제2 기둥(130)에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
이러한 특성을 만족시키기 위해, 제1 기둥(110)에 포함된 물질은 실리콘이고, 제2 기둥(130)에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)일 수 있다.
[제6 실시예]
본 발명의 제6 실시예에 따른 커패시터리스 디램은 제4 실시예에 따른 커패시터 디램을 나노선 전면포위 게이트 구조의 트랜지스터에 적용한 것이다. 도 9는 본 발명의 제6 실시예에 따른 커패시터리스 디램 및 그 제조방법을 나타낸 도면이다. 도 9를 참조하면, 본 발명의 제6 실시예에 따른 커패시터리스 디램은, 반도체 기판(100), 반도체 기판(100) 상부에 수평방향으로 형성된 기둥(110), 그 기둥(110)의 표면상에 형성된 게이트 절연막(140), 게이트 절연막(140)의 표면상에 형성된 게이트(160), 및 기둥(110)의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함한다. 여기서, 기둥(110)에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 소스와 드레인에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크다.
이러한 특성을 만족시키기 위해, 기둥(110)에 포함된 물질은 실리콘이고, 소스와 드레인에 포함된 물질은 실리콘카바이드(SiC)일 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특허 청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의해 종래의 커패시터리스 디램보다 증가된 정공 보유시간을 갖는 구조의 커패시터리스 디램이 제공된다.
또한, 본 발명에 의해 기둥 또는 나노선의 전면포위 게이트 구조를 이용하여 종래의 단일 게이트 구조에 비해 향상된 집적도를 갖는 커패시터리스 디램이 제공된다.
Claims (19)
- 반도체 기판;상기 반도체 기판상에 형성된 소스;상기 소스 상에 수직방향으로 형성된 제1 기둥(pillar);상기 제1 기둥 상에 형성된 드레인;상기 제1 기둥의 측부에 형성된 게이트;상기 게이트를 상기 반도체 기판, 상기 소스, 상기 제1 기둥 및 상기 드레인과 절연시키는 게이트 절연막; 및상기 제1 기둥 내부에 형성되고, 상기 소스와 상기 드레인을 연결하는 제2 기둥을 포함하고,상기 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크고,상기 제1 기둥에 포함된 물질은 실리콘(Si)이고,상기 제2 기둥에 포함된 물질은 게르마늄(Ge)인, 커패시터리스(capacitorless) 디램(DRAM).
- 삭제
- 제1항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나인, 커패시터리스 디램.
- 반도체 기판상에 제1 기둥을 형성하는 단계;상기 제1 기둥 내부에 상기 제1 기둥과 평행한 제2 기둥을 형성하는 단계;상기 반도체 기판 및 상기 제1 기둥 표면에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및상기 제1 기둥의 상부 영역에 불순물을 주입하여 드레인을 형성하는 단계; 및상기 제2 기둥의 하부 영역에 불순물을 주입하여 소스를 형성하는 단계를 포함하며,여기서, 상기 제2 기둥을 형성하는 단계는,상기 제1 기둥 표면에 상기 제2 기둥에 포함되는 물질을 증착하는 단계; 및상기 제2 기둥에 포함되는 물질을 어닐링(annealing)을 통해 상기 제1 기둥 내부로 편석(segregation)시키는 단계를 포함하며,상기 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 큰, 커패시터리스 디램의 제조방법.
- 제4항에 있어서,상기 제1 기둥에 포함된 물질은 실리콘이고,상기 제2 기둥에 포함된 물질은 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)인, 커패시터리스 디램.
- 삭제
- 제4항에 있어서,상기 증착단계는 화학기상증착법(chemical vapor deposition; CVD), 분자빔에피택시(molecular beam epitaxy; MBE) 또는 에피택시(epitaxi)중 한가지 방법을 이용하여 증착하는, 커패시터리스 디램의 제조방법.
- 반도체 기판;상기 반도체 기판상에 수평방향으로 형성된 제1 기둥;상기 제1 기둥 내부에 상기 제1 기둥과 평행하게 형성된 제2 기둥;상기 반도체 기판 및 상기 제1 기둥의 표면상에 형성된 게이트 절연막;상기 게이트 절연막 표면상에 형성된 게이트; 및상기 제1 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고,상기 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크고,상기 제1 기둥에 포함된 물질은 실리콘(Si)이고,상기 제2 기둥에 포함된 물질은 게르마늄(Ge)인, 커패시터리스 디램.
- 삭제
- 반도체 기판;상기 반도체 기판상에 형성된 소스;상기 소스 상에 수직방향으로 형성된 제1 물질을 포함하는 기둥;상기 제1 물질을 포함하는 기둥 상에 형성된 제2 물질을 포함하는 층;상기 제2 물질을 포함하는 층 상에 형성된 드레인;상기 제1 물질을 포함하는 기둥의 측부에 형성된 게이트; 및상기 게이트를 상기 소스, 상기 제1 물질을 포함하는 기둥, 상기 제2 물질을 포함하는 층 및 상기 드레인과 절연시키는 게이트 절연막을 포함하고,상기 제1 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 물질의 전자친화도와 에너지밴드갭의 합보다 크고,상기 제1 물질은 실리콘(Si)이고,상기 제2 물질은 게르마늄(Ge)인, 커패시터리스 디램.
- 삭제
- 제10항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나인, 커패시터리스 디램.
- 제1 물질을 포함하는 기판;상기 제1 물질을 포함하는 기판에 형성된 소스;상기 소스 상에 수직방향으로 형성된 제2 물질을 포함하는 기둥;상기 제2 물질을 포함하는 기둥 상에 형성된 제1 물질을 포함하는 층;상기 제1 물질을 포함하는 층 상에 형성된 드레인;상기 제2 물질을 포함하는 기둥의 측부에 형성된 게이트; 및상기 게이트를 상기 소스, 상기 제2 물질을 포함하는 기둥, 상기 제1 물질을 포함하는 층 및 상기 드레인과 절연시키는 게이트 절연막을 포함하고,상기 제1 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 물질의 전자친 화도와 에너지밴드갭의 합보다 큰, 커패시터리스 디램.
- 제13항에 있어서,상기 제1 물질은 실리콘카바이드(SiC)이고,상기 제2 물질은 실리콘(Si)인, 커패시터리스 디램.
- 제13항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 하프늄 산화막(HfO2) 또는 하프늄 질산화막(HfON) 중 하나인, 커패시터리스 디램.
- 반도체 기판;상기 반도체 기판 상부에 수평방향으로 형성된 제1 기둥;상기 제1 기둥 내부에 상기 제1 기둥과 평행하게 형성된 제2 기둥;상기 제1 기둥의 표면상에 형성된 게이트 절연막;상기 게이트 절연막의 표면상에 형성된 게이트; 및상기 제1 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고,상기 제1 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 상기 제2 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크고,상기 제1 기둥에 포함된 물질은 실리콘(Si)이고,상기 제2 기둥에 포함된 물질은 게르마늄(Ge)인, 커패시터리스 디램.
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- 반도체 기판;상기 반도체 기판 상부에 수평방향으로 형성된 기둥;상기 기둥의 표면상에 형성된 게이트 절연막;상기 게이트 절연막의 표면상에 형성된 게이트; 및상기 기둥의 일단 및 타단에 각각 형성된 소스 및 드레인을 포함하고,상기 기둥에 포함된 물질의 전자친화도와 에너지밴드갭의 합이 상기 소스와 드레인에 포함된 물질의 전자친화도와 에너지밴드갭의 합보다 크고,상기 기둥에 포함된 물질은 실리콘이고,상기 소스와 드레인에 포함된 물질은 실리콘카바이드(SiC)인, 커패시터리스 디램.
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| KR1020070045116A KR100860744B1 (ko) | 2007-05-09 | 2007-05-09 | 커패시터리스 디램 및 그 제조 방법 |
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|---|---|---|---|---|
| KR101069559B1 (ko) | 2010-10-29 | 2011-10-05 | 한국과학기술원 | 커패시터리스 디램 소자 및 그 제조방법 |
| KR101102671B1 (ko) | 2010-05-14 | 2012-01-05 | 국민대학교산학협력단 | 커패시터가 없는 에스비이 디램 셀 트랜지스터 |
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| KR101324196B1 (ko) | 2007-06-05 | 2013-11-06 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 제조방법 |
| US8772862B2 (en) | 2012-07-17 | 2014-07-08 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| CN110431665A (zh) * | 2017-03-14 | 2019-11-08 | 美光科技公司 | 存储器单元及集成式结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101012A (ja) | 2001-09-25 | 2003-04-04 | Sony Corp | 半導体装置およびその製造方法 |
| KR20040081873A (ko) * | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 반도체소자 및 그 제조 방법 |
| US6914299B2 (en) | 2002-09-18 | 2005-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Horizontal surrounding gate MOSFETs |
-
2007
- 2007-05-09 KR KR1020070045116A patent/KR100860744B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101012A (ja) | 2001-09-25 | 2003-04-04 | Sony Corp | 半導体装置およびその製造方法 |
| US6914299B2 (en) | 2002-09-18 | 2005-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Horizontal surrounding gate MOSFETs |
| KR20040081873A (ko) * | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 반도체소자 및 그 제조 방법 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101324196B1 (ko) | 2007-06-05 | 2013-11-06 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 제조방법 |
| KR101102671B1 (ko) | 2010-05-14 | 2012-01-05 | 국민대학교산학협력단 | 커패시터가 없는 에스비이 디램 셀 트랜지스터 |
| KR101201853B1 (ko) | 2010-07-26 | 2012-11-15 | 한국과학기술원 | 커패시터리스 디램 셀 및 그 제조방법 |
| KR101069559B1 (ko) | 2010-10-29 | 2011-10-05 | 한국과학기술원 | 커패시터리스 디램 소자 및 그 제조방법 |
| US8772862B2 (en) | 2012-07-17 | 2014-07-08 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| CN110431665A (zh) * | 2017-03-14 | 2019-11-08 | 美光科技公司 | 存储器单元及集成式结构 |
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