KR101048660B1 - 커패시터리스 디램 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터리스 디램(capacitorless DRAM) 및 그 제조방법을 개시한다. 본 발명에 따른 커패시터리스 디램은 기판상에 연속하여 형성된 소스, 채널 및 드레인, 상기 채널상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트, 및 상기 채널 내부에 형성된 게르마늄층 또는 게르마늄점을 포함한다. 본 발명에 따른 커패시터리스 디램은 실리콘 기판에 형성된 게르마늄의 연속적인 층 혹은 불연속적인 점이 정공 배리어를(hole barrier) 변화 시켜서 정공(hole)을 효과적으로 모을 수 있기 때문에 정공저장능력이 향상된다.
커패시터리스 디램, 게르마늄 이온 주입, 열처리, 충돌 이온화.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 상세하게는 커패시터리스(커패시터(capacitor)가 없는) 디램(capacitorless DRAM) 및 그 제조 방법에 관한 것이다.
종래의 일반적인 디램(DRAM)은 1개의 트랜지스터와 1개의 커패시터(1T/1C)로 구성된다. 하지만 종래의 디램은 소자의 크기가 줄어드는데 따라서 커패시터 크기도 작아져야 하기 때문에 커패시터를 형성하는데 공정이 복잡한 것이 문제로 제기된다. 또한 다른 소자들과 함께 임베디드 칩을 형성하는 데에도 커패시터 형성 공정이 걸림돌로 작용한다. 따라서 복잡한 공정을 야기하는 커패시터 없이도 데이터를 저장할 수 있는 커패시터리스 디램의 구현이 필요하다. 커패시터리스 디램은 커패시터가 쓰이지 않기 때문에 기존에 디램에 비해 집적도 및 제작비용 관점에서 큰 장점을 지닌다.
도 1a는 종래에 개발된 커패시터리스 디램의 동작을 모식적으로 보여주는 단면도이고, 도 1b는 도 1a에 종래 커패시터리스 디램의 에너지 밴드 다이어그램이 다. 커패시터리스 디램은 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판이나 일반적인 실리콘(bulk) 위에 만들어 질 수 있다. 절연층 매몰 실리콘 기판 위에서 형성된 트랜지스터에서 게이트층(104)와 드레인(106)에 큰 전압을 걸어주면 충돌 이온화(impact ionization)에 의해 드레인(106) 쪽의 채널에서 초과 정공(excess hole)들이 생성된다. 이러한 초과 정공들은 바디(140) 하부에 옥사이드 절연층(130)이 있기 때문에 빠져나갈 곳이 없어, 바디(140) 내부에 모이게 된다. 이렇게 모인 정공을 가진 트랜지스터는 이전의 바디(140)에 정공이 없을 때의 트랜지스터와 문턱전압(threshold voltage)과 전류레벨에 차이가 발생하는데 이 차이로 ‘0’과 ‘1’을 구분한다.
이와 같은 바디(140) 내의 정공은 시간이 흐름에 따라 재결합(recombination)에 의하여 사라지게 된다. 이렇게 재결합하여 일정 정도의 정공이 사라지기까지 걸리는 시간을 보유시간(retention time)이라 하며, 보유시간을 늘리는 방법을 찾는 것이 커패시터리스 디램의 유용가치 확보에 가장 중요한 문제이다.
본 발명의 목적은 종래의 커패시터리스 디램보다 장시간의 보유시간(retention time)을 가지기 위해서 새로운 구조를 제안하는데 있다.
본 발명의 일 실시예에 따른 커패시터리스 디램은 기판상에 연속하여 형성된 소스, 채널 및 드레인; 상기 채널상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 게이트; 및 상기 채널 내부에 형성된 게르마늄층 또는 게르마늄점을 포함한다.
여기서, 상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수도 있다.
여기서, 상기 게이트층은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수도 있다.
여기서, 상기 게이트는 FinFET 구조 게이트일 수도 있다.
본 명의 일 실시예에 따른 커패시터리스 디램의 제조 방법은 (a) 실리콘 기판상에 감광막을 형성하고 상기 감광막의 일부를 패터닝하여 상기 실리콘 기판을 노출시키는 단계; (b) 상기 노출된 실리콘 기판의 내부에 게르마늄을 이온 주 입(ion implantation)하는 단계; (c) 열처리(annealing)를 통해 상기 게르마늄이 상기 실리콘 기판 내부로 주입되도록 하여 상기 실리콘 기판 내부에 게르마늄층 또는 게르마늄점을 형성하는 단계; (d) 상기 감광막을 제거하고, 상기 실리콘 기판상에 게이트 절연막 및 게이트층을 순차적으로 적층하는 단계; (e) 상기 게이트 절연막 및 게이트층을 패터닝(patterning)하여 게이트 전극을 형성하는 단계; (f) 상기 게이트층과 상기 게이트층에 의해 덮이지 않은 상기 실리콘 기판에 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여 도핑된 게이트층과 소스 및 드레인을 형성하는 단계; 및 (g) 열처리를 통하여 상기 n-형 또는 p-형 불순물 이온을 활성화시키는 단계를 포함한다.
상기 (b) 단계에서, 이온 주입법을 이용하여 실리콘 기판에 게르마늄을 주입하여 형성될 수도 있다.
본 발명의 다른 일 실시예에 따른 커패시터리스 디램의 제조방법은, (a) 실리콘 기판상에 직육면체 형상의 실리콘 기둥을 형성하는 단계; (b) 상기 실리콘 기둥의 양 단부로부터 중앙부 방향으로 일정 길이만큼의 영역을 감싸도록 감광막을 형성하는 단계; (c) 상기 실리콘 기둥 중 상기 감광막으로 감싸지지 않은 영역에 게르마늄을 이온 주입하는 단계; (d) 열처리를 통해 상기 게르마늄이 상기 실리콘 기둥 내부로 주입되도록 하여 상기 실리콘 기둥 내부에 게르마늄층 또는 게르마늄점을 형성하는 단계; (e) 상기 감광막을 제거하고, 상기 실리콘 기판 및 상기 실리콘 기둥 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트층을 형성하는 단계; (f) 상기 게이트 절연막 및 상기 게이트층을 패터닝하여 상기 실리콘 기둥의 양 단 부의 일정 부분을 노출시키는 단계; 및 (g) 상기 노출된 실리콘 기둥에 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함한다.
상기 (c) 단계에서, 이온 주입법을 이용하여 실리콘 기판에 게르마늄을 주입하여 형성될 수도 있다.
본 발명의 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리(annealing)를 통한 커패시터리스 디램은, 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통해 형성되는 게르마늄의 연속적인 층 또는 불연속적인 점으로 인한 정공 배리어에 의해 통상적인 디램에서 중요한 특성인 보유시간을 종래의 커패시터리스 디램보다 더 늘릴 수 있다.
이밖에 본 발명의 메모리 소자는 기존의 평면형(planer) 구조 및 게이트를 2개 또는 3개를 가질 수 있는 FinFET(FIN Field Effect Transistor) 또는 나노선(nanowire)소자에서도 사용함으로써 본 발명이 여러 소자에서 적용될 있는 장점을 가진다.
본 발명에 따른 커패시터리스 디램의 제조 공정 중 특징적인 단계는, 실리콘 기판에 게르마늄(Ge)을 이온 주입한 후 열처리를 하는 단계이다. 열처리 조건에 따 라서 실리콘 기판 내부에 게르마늄이 연속적인 층 혹은 불연속적인 점(dot)이 형성된다. 이렇게 실리콘 기판 내부에 형성된 게르마늄층 또는 게르마늄점이 정공 배리어(hole barrier)를 변화시켜 정공을 효과적으로 모을 수 있게 해주고, 따라서, 정공저장능력을 더욱 향상된 커패시터리스 디램을 얻을 수 있다.
[제1 실시예]
도 2a는 본 발명의 일 실시예에 따른 커패시터리스 디램의 단면도를 나타낸 도면이고, 도 2b는 도 2a에 나타낸 커패시터리스 디램의 A-A 단면의 에너지 밴드 다이어그램이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 커패시터리스 디램은, 기판상에 연속하여 형성된 소스, 채널 및 드레인, 상기 채널상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트, 및 상기 채널 내부에 형성된 게르마늄층을 포함한다. 게르마늄층은 게르마늄이 연속적 또는 불연속적으로 배열되어 형성된다. 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide) 또는 이들의 임의의 조합 중 어느 하나로 이루어진다. 게이트층은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어진다. 이때, 게이트는 FinFET 구조 게이트일 수 있는데, 이에 관해서는 제2 실시예로서 후술한다.
도 2b를 참조하면 실리콘 기판 내부의 연속적인 게르마늄 층 또는 불연속적인 게르마늄점(dot)에 의해 형성되는 정공 배리어(hole barrier)를 이해할 수 있다. 실리콘과 게르마늄의 전자친화도(electron affinity; Х)의 값이 거의 같아 전도대(conduction band; Ec)의 에너지 레벨은 거의 같다. 따라서 전자에 대한 배리어는 형성되지 않는다. 하지만 물질차이에 따른 에너지 밴드갭(energy bandgap; Eg) 차이에 따라 가전자대(valence band; Ev) 에너지 레벨의 차이가 발생하고, 이 차이 때문에 정공 배리어가 형성되어 정공이 배리어 내에 국소적으로 갇혀 소스-채널 사이에서 발생하는 재결합(recombination)이 줄어들고 보유시간(retention time)이 늘어나게 된다.
본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법은, (a) 실리콘 기판상에 감광막을 형성하고 상기 감광막의 일부를 패터닝하여 상기 실리콘 기판을 노출시키는 단계, (b) 상기 노출된 실리콘 기판의 내부에 게르마늄을 이온 주입(ion implantation)하는 단계, (c) 열처리(annealing)를 통해 상기 게르마늄이 상기 실리콘 기판 내부로 주입되도록 하여 상기 실리콘 기판 내부에 게르마늄층을 형성하는 단계, (d) 상기 감광막을 제거하고, 상기 실리콘 기판상에 게이트 절연막 및 게이트층을 순차적으로 적층하는 단계, (e) 상기 게이트 절연막 및 게이트층을 패터닝(patterning)하여 게이트 전극을 형성하는 단계, (f) 상기 게이트층과 상기 게이트층에 의해 덮이지 않은 상기 실리콘 기판에 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여 도핑된 게이트층과 소스 및 드레 인을 형성하는 단계 및 (g) 열처리를 통하여 상기 n-형 또는 p-형 불순물 이온을 활성화시키는 단계를 포함한다.
이하에서는, 도 3a 내지 도 3g를 참조하여, 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 상세히 설명한다. 도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 커패시터리스 디램의 제조방법을 제조 공정 순서에 따라 도시한 단면도이다.
우선, 도 3a에 도시한 바와 같이 단결정 실리콘 기판(100)을 준비한다. 상기 실리콘 기판(100)은 물질의 종류에 따라서는 n형 또는 p형이 될 수 있으며, 구조에 따라서는 일반적인 실리콘 기판(bulk) 또는 절연층 매몰 실리콘(SOI)이 될 수 있다. 본 발명은 편의상 p형 절연층 매몰 실리콘(SOI) 기판을 사용한 것을 기준으로 설명하기로 한다. 따라서, 실리콘 기판(100)은 실리콘(140), 절연층(130), 실리콘(140)이 순차적으로 적층된 구조이다.
그 후, 도 3b에 도시한 바와 같이 실리콘 기판(100)상에 감광막(101)을 형성한다. 감광막(101)은 이후 게르마늄(102) 이온이 실리콘 기판(100)에 주입되는 것을 저지하는 역할을 한다.
그 후, 도 3c에 도시한 바와 같이 감광막(101)을 패터닝(patterning)하고, 감광막(101)의 패터닝에 의해 드러난 실리콘 기판(100)의 실리콘 영역(140)에 게르마늄(102)을 이온 주입(ion implantation)한다.
그 후, 도 3d에 도시한 바와 같이 실리콘 기판에 이온 주입된 게르마늄(102)을 열처리를 하여 게르마늄 층 또는 게르마늄점(dot)(120)을 형성한다.
그 후, 도 3e에 도시한 바와 같이 감광막(101)을 제거하고, 게이트 절연막(103) 및 게이트층(104)을 순차적으로 형성한다. 게이트 절연막(103)은 실리콘 산화막 또는 고유전막(High-K)일 수 있다. 구체적으로, 게이트 절연막(103)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide) 중 어느 하나의 물질로 이루어질 수 있으나 반드시 이러한 물질로 한정되는 것은 아니다. 게이트층(104)층은 금속 또는 폴리 실리콘으로 이루어질 수 있다. 즉, 게이트층(104)은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti)과 같은 금속성질을 가진 물질이나 절연체로 이루어질 수 있다. 이러한 게이트층(104)의 물질은 예시적인 것으로 반드시 이러한 물질로 한정되는 것은 아니다.
그 후, 도 3f에 도시한 바와 같이, 통상의 포토리소그래피(photo-lithography) 공정을 이용하여 게이트 절연막(103) 및 게이트층(104)을 패터닝한다. 게이트 절연막(103) 및 게이트층(104)이 제거되는 영역은 추후, 소스(105)와 드레인(106)이 형성될 영역이다. 따라서, 소스(105)와 드레인(106)이 형성될 영역을 고려하여 게이트 절연막(103) 및 게이트층(104)을 패터닝한다.
그 후, 도 3g에 도시한 바와 같이, 게이트층(104) 및 실리콘 기판(100)의 전면에 고농도 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온 을 주입하여 도핑된 게이트층(104)과 채널 영역만큼 이격된 소스(105) 및 드레인(106)을 형성한다.
이후 기판(100)을 열처리하여 주입된 이온들을 활성화(activation)시키면 상기 소스(105) 및 드레인(106) 영역은 접합영역(junction)이 된다. 앞서 설명한 바와 같이, 폴리 실리콘에 고농도 n-형(원자 주기율표 5족) 이온을 주입한 것을 게이트층(104)으로 이용하는 방식 대신에, 게이트층(104)으로 금속을 이용할 수도 있다.
[제2 실시예]
이하에서는 본 발명의 다른 일 실시예에 따른, FinFET(FIN Field Effect Transistor) 구조의 캐패시터리스 디램에 관하여 상세히 설명한다.
도 4g를 참조하면, 본 발명의 다른 일 실시예에 따른 커패시터리스 디램은, 제1 실시예에 따른 커패시터 디램에서 게이트가 FinFET 구조인 것을 특징으로 한다.
이하, 도 4a 내지 도 4d는 본 발명의 다른 일 실시예에 따른, FinFET 구조의 커패시터리스 디램 제조 방법을 제조 공정 순서에 따라 도시한 사시도이다.
도 4a를 참조하면, 실리콘 기판(wafer; 100)을 패터닝(patterning)하여 실리콘 기둥(110)을 형성한다. 실리콘 기판(100)은 일반적인 실리콘 기판(bulk)과 절연층 매몰 실리콘(SOI)중 하나 이상을 포함할 수 있으며, 이하에서는 편의상 절연층 매몰 실리콘(SOI) 기판을 포함하는 경우를 가정하여 설명한다. 실리콘 기둥(110)은 도 4a에 도시한 바와 같이, 실리콘 기판(100)상에 형성된 직육면체 형상을 갖는다. 실리콘 기둥(110)은 도 4a의 좌상부에서 우하부로 신장된 형상을 가지는 것으로 도시되어 있으나, 이러한 형상으로 제한되는 것은 아니다. 설명의 편의상 도 4a에서 실리콘 기둥(110)이 신장된 길이 방향의 양 단부를 각각 실리콘 기둥(110)의 ‘단부’라고 하고, 실리콘 기둥의 일 단부와 타 단부의 중앙을 ‘중앙부’라고 한다. 실리콘 기판(100)의 패터닝을 통한 실리콘 기둥을 형성하는 방법은 공지의 기술에 해당되어 상세한 설명을 생략한다.
그런 다음, 도 4b에 도시된 바와 같이, 상기 실리콘 기둥(110)의 양 단부에서 중앙부 방향으로 일정 길이만큼의 영역을 감싸도록 감광막(101)을 형성한다. 실리콘 기둥(110) 중 감광막(101)으로 감싸지지 않은 부분은 이후 게르마늄 이온이 주입될 영역이다.
이어서 도 4c에 도시된 바와 같이, 감광막(101)으로 감싸지지 않은 상기 실리콘 기둥(110)의 표면에 게르마늄을 이온 주입하여 채널에 게르마늄 이온을 주입한다.
다음 적절한 온도에서 열처리를 하게 되면 실리콘 기둥(110) 내부에 이온 주입된 게르마늄이 연속적인 층 또는 불연속적인 점(120)이 도 4d와 같이 실리콘 기둥(110) 내부에 형성된다.
그런 다음, 도 4e에 도시한 바와 같이, 기판(100)과 실리콘 기둥(110)의 표면상에 게이트 절연막(103)을 형성하고, 게이트 절연막(103)상에 게이트층(104)을 순차적으로 형성한다. 여기서 절연층은 실리콘 산화막, 고유전막(High-K) 중 어느 하나를 포함하며, 게이트 층은 금속 또는 폴리 실리콘으로 이루어질 수 있다.
이어 도 4f에 도시한 바와 같이, 도 4g의 소스(105) 및 드레인(106)을 형성하기 위해서 통상의 포토리소그래피(photo-lithography) 공정을 이용하여 게이트 절연막(103)과 게이트층(104)을 패터닝(patterning)하여 실리콘 기둥의 양 단부로부터 중앙부로 일정 간격만큼을 노출시킨다.
이어서, 도 4g에 도시한 바와 같이 실리콘 기둥(110) 및 게이트층(104)에 고농도 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여, 도핑된 게이트층(104)층과 채널 영역만큼 이격된 소스(105) 및 드레인(106)을 형성한다.
본 발명의 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통한 커패시터리스 디램은, 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통해 형성되는 게르마늄의 연속적인 층 또는 불연속적인 점으로 인한 정공 배리어(hole barrier)에 의해 통상적인 디램에서 중요한 특성인 보유시간(retention time)을 종래의 커패시터리스 디램보다 더 늘릴 수 있다.
이 밖에 본 발명의 메모리 소자는 기존의 평면형(planer) 구조 및 게이트를 2개 또는 3개를 가질 수 있는 FinFET(FIN Field Effect Transistor) 또는 나노선(nanowire)소자에서도 사용함으로써 본 발명이 여러 소자에서 적용될 있는 장점을 가진다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특허 청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 커패시터리스 디램에서 정공 배리어(hole barrier)를 이해하기 위한 단면도 및 도면이다.
도 2는 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통해 형성되는 새로운 구조에서 게르마늄이 연속적인 층 또는 불연속적인 점으로 이루어진 실리콘 기판에서 정공 배리어(hole barrier)를 이해 하기 위한 단면도 및 도면이다.
도 3a 내지 3h는 본 발명의 제1 실시예에 따른 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통한 커패시터리스 디램의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a내지 도 4d는 본 발명의 제1 실시예에 따른 실리콘 기판에 게르마늄을 이용하여 이온 주입법 및 열처리를 통한 FinFET구조에서의 커패시터리스 디램 제조방법을 제조 공정 순서에 따라 도시한 사시도이다.
*****도면의 주요 부분에 대한 부호의 설명*****
100 : 기판 101 : 감광막
102: 게르마늄 이온 103: 게이트 절연막
104: 게이트층 105 : 소스
106: 드레인 110: 실리콘 기둥
120: 게르마늄층 130: 매몰 옥사이드(buried oxide)
140: 바디(body)
Claims (8)
- 기판상에 연속하여 형성된 소스, 채널 및 드레인;상기 채널상에 형성된 게이트 절연막;상기 게이트 절연막상에 형성된 게이트; 및상기 채널 내부에 형성된 게르마늄층 또는 게르마늄점을 포함하는 커패시터리스 디램.
- 제1항에 있어서,상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미 늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide) 또는 이들의 임의의 조합 중 어느 하나로 이루어지는, 커패시터리스 디램.
- 제1항에 있어서,상기 게이트층은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어지는, 커패시터리스 디램.
- 제1항에 있어서,상기 게이트는 FinFET 구조 게이트인, 커패시터리스 디램.
- (a) 실리콘 기판상에 감광막을 형성하고 상기 감광막의 일부를 패터닝하여 상기 실리콘 기판을 노출시키는 단계;(b) 상기 노출된 실리콘 기판의 내부에 게르마늄을 이온 주입(ion implantation)하는 단계;(c) 열처리(annealing)를 통해 상기 게르마늄이 상기 실리콘 기판 내부로 주입되도록 하여 상기 실리콘 기판 내부에 게르마늄층 또는 게르마늄점을 형성하는 단계;(d) 상기 감광막을 제거하고, 상기 실리콘 기판상에 게이트 절연막 및 게이 트층을 순차적으로 적층하는 단계;(e) 상기 게이트 절연막 및 게이트층을 패터닝(patterning)하여 게이트 전극을 형성하는 단계;(f) 상기 게이트층과 상기 게이트층에 의해 덮이지 않은 상기 실리콘 기판에 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여 도핑된 게이트층과 소스 및 드레인을 형성하는 단계; 및(g) 열처리를 통하여 상기 n-형 또는 p-형 불순물 이온을 활성화시키는 단계;를 포함하는 커패시터리스 디램의 제조 방법.
- 제5항에 있어서,상기 (b) 단계에서, 이온 주입법을 이용하여 상기 실리콘 기판에 상기 게르마늄을 주입하는, 커패시터리스 디램의 제조 방법.
- (a) 실리콘 기판상에 직육면체 형상의 실리콘 기둥을 형성하는 단계;(b) 상기 실리콘 기둥의 양 단부로부터 중앙부 방향으로 일정 길이만큼의 영역을 감싸도록 감광막을 형성하는 단계;(c) 상기 실리콘 기둥 중 상기 감광막으로 감싸지지 않은 영역에 게르마늄을 이온 주입하는 단계;(d) 열처리를 통해 상기 게르마늄이 상기 실리콘 기둥 내부로 주입되도록 하 여 상기 실리콘 기둥 내부에 게르마늄층 또는 게르마늄점을 형성하는 단계;(e) 상기 감광막을 제거하고, 상기 실리콘 기판 및 상기 실리콘 기둥 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트층을 형성하는 단계;(f) 상기 게이트 절연막 및 상기 게이트층을 패터닝하여 상기 실리콘 기둥의 양 단부의 일정 부분을 노출시키는 단계; 및(g) 상기 노출된 실리콘 기둥에 n-형(원자 주기율표 5족) 또는 p-형 불순물(원자 주기율표 3족) 이온을 주입하여 소스 및 드레인을 형성하는 단계;를 포함하는 커패시터리스 디램의 제조 방법.
- 제7항에 있어서,상기 (c) 단계에서, 이온 주입법을 이용하여 상기 실리콘 기둥에 상기 게르마늄을 주입하는, 커패시터리스 디램의 제조 방법.
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