KR100645210B1 - Ｃｍｏｓ 소자용 변형된 채널층의 형성 방법 - Google Patents

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Abstract

CMOS 소자용 변형된 채널층의 형성 방법이 개시된다. 본 방법은, 반도체 기판 위에 스트레스 인가용의 제 1 에피택셜층을 형성하는 단계와, 상기 기판에서 PMOS를 형성할 영역의 상기 제 1 에피택셜층을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 PMOS를 형성할 영역에 상기 제 1 에피택셜층의 구성 원소 중 적어도 하나의 원소를 이온 주입하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 제 1 에피택셜층 위에 상기 기판과 동일한 재질의 제2 에피택셜층을 형성하는 단계를 포함한다. 이와 같이, 이온 주입 기술을 이용하여 NMOS 소자측에는 인장된 채널층을 그리고 PMOS 소자측에는 압축된 채널층을 간단하고 효과적으로 형성할 수 있다.

Description

ＣＭＯＳ 소자용 변형된 채널층의 형성 방법{Method of Forming Strained Channel of CMOS Device}
도 1 및 도 2는 종래의 변형된 채널층을 형성하는 CMOS 소자의 제조 방법을 설명하는 도면들이다.
도 3a 내지 도 3c는 본 발명에 따른 변형된 채널층이 형성된 CMOS 소자의 제조 방법을 설명하는 도면들이다.
도 4a 및 도 4b는 본 발명에 따른 변형된 채널층이 형성된 CMOS 소자에서 NMOS 소자측에는 인장된 채널층이 형성되고 PMOS 소자측에는 압축된 채널층이 형성되는 원리를 설명하기 위한 도면이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 CMOS(Complementary Metal Oxide Semiconductor) 소자용 변형된 채널층의 형성 방법에 관한 것이다.
최근 반도체 소자가 고집적화 및 고속도화 되면서 더욱 미세한 제조 공정기술이 요구되고 있다. 이에 따라 게이트 산화막의 두께도 훨씬 얇아져서 이전보다 더 작은 선폭이 요구되고 있다. 또한 디바이스의 동작속도를 높이기 위해서는 높은 구동전류가 요구되는데, 디바이스의 크기가 감소되면서 게이트 전압도 감소되고, 이때 구동전류가 유전체의 게이트 전압에 비례하여 감소되면서, HCI(Hot Carrier Injection)로 인한 소자의 열화 현상이 발생한다. 이것은 소자의 크기가 지속적으로 줄어들지만, 소자의 게이트 단에 인가되는 전압이 비례적으로 줄어들지 못하기 때문에 발생한다.
이를 극복하기 위해 실리콘으로 이루어진 채널층에 스트레스를 인가하여 캐리어의 이동도를 향상시키는 방법이 개발되었다. 정상적인 실리콘의 결정구조는 대략 정육면체의 꼭지점에 원자가 있는 형태인데, 변형된 실리콘은 어느 축의 방향으로 응력(Stress)을 가하여 직육면체의 모양으로 변형된 것이다. 외부의 힘에 의해 원자들이 위치하는 결정의 구조가 변형되면, 그에 따라 전기적 및 물리적 특성이 변하게 된다. 이러한 물질구조의 조작에 의해 채널층 안에서 이동하는 전자의 속도를 높일 수 있으므로 반도체 소자의 속도 성능을 향상시킬 수 있다.
종래에는 변형된 실리콘 채널층을 형성하는데 실리콘-게르마늄 에피택셜층을 이용하였다. 이 방법은 실리콘-게르마늄의 에피택셜층을 이용하여 채널층을 구성하는 실리콘층에 스트레스를 인가하는 방법이다. 도 1 내지 도 2를 참조하여, 종래의 변형된 실리콘 채널층 형성 방법을 설명하면 다음과 같다.
먼저, 반도체 실리콘 기판(100) 위에 실리콘-게르마늄 에피택셜층(120)을 형성한 다음, 이 실리콘-게르마늄 에피택셜층(120) 위에 다시 실리콘 에피택셜층(140)을 형성한다. 이때, 실리콘-게르마늄의 격자 상수는 실리콘 결정의 격자 상 수보다 큰 값을 가지므로, 이 실리콘-게르마늄 에피택셜층(120) 위에 형성된 실리콘 에피택셜층(140)에는 횡방향으로 인장 응력(Tensile Stress)이 가해지게 된다. 그리하여, 변형된 실리콘 에피택셜층(Strained Silicon Epitaxial Layer)이 형성된다.
다음으로, 변형된 실리콘 에피택셜층(140) 위에 게이트 산화막(160) 및 폴리실리콘층(180)을 순차적으로 형성한다. 그 후, 일반적인 반도체 공정을 진행하여 NMOS(N-type Metal Oxide Semiconductor) 소자 및 PMOS(P-type Metal Oxide Semiconductor) 소자를 형성하게 된다. 즉, 게이트 산화막(160) 및 폴리실리콘층(180)을 패터닝하여 게이트 전극을 형성하고, 소스/드레인 임플란트 공정을 실시하여 소스/드레인 확산 영역을 형성한다. 도 2에는 이렇게 형성된 NMOS 소자 및 PMOS 소자를 도시하였다.
도 2에서, NMOS 소자측의 게이트 전극(180n) 및 게이트 산화막(160n)의 하부에 위치하고 아울러 소스 영역(Sn) 및 드레인 영역(Dn)의 사이에 존재하는 채널층(142n)은, 실리콘-게르마늄 에피택셜층(120)으로부터 인가되는 스트레스에 의해 인장된 채널층으로 형성된다. 따라서, 전자의 이동도(mobility)가 향상되어 드레인 전류가 증가하므로 소자의 구동 속도가 향상될 수 있다. 반면에, PMOS 소자측의 게이트 전극(180p) 및 게이트 산화막(160p)의 하부에 위치하고 아울러 소스 영역(Sp) 및 드레인 영역(Dp)의 사이에 존재하는 채널층(142p)에는, 홀 이동도(Hole Mobility)를 향상시키기 위한 별도의 공정이 필요하게 된다. 이를 위해서, 종래에는 PMOS 소자 영역에만 선택적으로 실리콘 질화막(182)을 형성하는 방법을 사용하 였다. 이 실리콘 질화막(182)은 소스 영역(Sp) 및 드레인 영역(Dp)에 인장력을 인가하게 되므로, 소스 영역(Sp) 및 드레인 영역(Dp)의 사이에 존재하는 채널층(142p)에는 횡방향으로의 압축 응력(Compressive Stress)이 가해지게 된다. 따라서, PMOS 소자의 채널층(142p)은 횡방향으로 압축되고 그리하여 홀의 이동도가 일정 정도 향상될 수 있다.
그러나, 위와 같이 실리콘 질화막(182)을 이용하여 PMOS 소자의 채널층(142p)에 압축 응력을 인가하여도, 이 채널층(142p)은 실리콘-게르마늄 에피택셜층(120)에 의해 인장 응력이 이미 가해진 상태이기 때문에, 실리콘 질화막(182)의 압축 응력의 효과는 미비하게 된다. 그러므로, PMOS 소자에서 홀의 이동도는 그다지 크게 향상되지는 않는다. 또한, PMOS 소자측에 압축된 채널층을 형성하기 위해서는 실리콘 질화막을 별도로 형성하여야 하기 때문에 소자의 제조 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 이온 주입 기술을 적용하여 스트레스 인가용 에피택셜층의 격자 상수를 NMOS 소자측과 PMOS 소자측에서 서로 다르게 함으로써, 비교적 간편하고 효율적인 방법으로 NMOS 소자측에는 인장된 채널층을 형성하고 PMOS 소자측에는 압축된 채널층을 형성할 수 있는 CMOS 소자용 변형된 채널층 형성 방법을 제공하는 것이다.
본 발명에 따른 CMOS 소자용 변형된 채널층의 형성 방법은, 반도체 기판 위 에 스트레스 인가용의 제 1 에피택셜층을 형성하는 단계와, 상기 기판에서 PMOS를 형성할 영역의 상기 제 1 에피택셜층을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 PMOS를 형성할 영역에 상기 제 1 에피택셜층의 구성 원소 중 적어도 하나의 원소를 이온 주입하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 제 1 에피택셜층 위에 상기 기판과 동일한 재질의 제2 에피택셜층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 제조 방법에 의해 제조된 CMOS 소자는, 횡방향으로 인장된 채널층이 형성된 NMOS 소자 및 횡방향으로 압축된 채널층이 형성된 PMOS 소자를 포함한다.
이하 첨부한 도면을 참조하여, 본 발명에 따른 바람직한 실시예를 설명하기로 한다.
먼저, 도 3a에서 보듯이, 반도체 기판(100) 위에 스트레스 인가용의 제 1 에피택셜층(120)을 형성한다. 여기서, 반도체 기판으로서 실리콘 웨이퍼를 사용하는 경우에 제 1 에피택셜층(120)은 실리콘-게르마늄층으로 형성되며, 이 실리콘-게르마늄층(SiGe)을 Si(1-x)Ge(x)로 표현할 때 x가 0.5 이하인 것이 바람직하다.
그 후, PMOS 소자를 형성할 영역을 제외한 나머지 영역에서의 제 1 에피택셜층(120) 위에 포토레지스트 패턴(PR)을 형성한다. 그리하여, 도 3a에서 보듯이, NMOS 소자 영역은 포토레지스트 패턴(PR)에 의해 마스킹되고, PMOS 소자 영역은 노출된다.
다음으로, 포토레지스트 패턴(PR)을 마스크로 하여 PMOS 영역에 제 1 에피택 셜층(120)의 구성 원소 중 적어도 하나의 원소를 제 1 에피택셜층(120)에 이온 주입한다. 이때, 제 1 에피택셜층(120)이 실리콘-게르마늄 에피택셜층인 경우에는 실리콘을 이온 주입하는 것이 바람직하다. 실리콘(200)을 이온 주입하는 경우, 공정 조건은 1.0E13 ~ 1.5E15 atom/㎠의 도우즈 및 10 ~ 50 keV의 이온 주입 에너지로 설정하는 것이 바람직하다. 또한, 이온 주입 후에는, 900 ~ 1200 ℃의 온도, 10초 ~ 10분의 시간 및 환원 분위기에서 급속 열처리하여, 주입된 실리콘 원자를 활성화시킨다. 그리하여, 제 1 에피택셜층(120)의 상부에 실리콘이 과밀 충전된 밀집층(122)을 형성한다.
다음으로, 도 3b에서 보듯이, 포토레지스트 패턴(PR)을 제거한 후에, 제 1 에피택셜층(120) 위에 기판(100)과 동일한 재질의 제2 에피택셜층(140n, 140p)을 형성한다. 기판(100)이 실리콘 웨이퍼인 경우 제 2 에피택셜층은 실리콘 에피택셜층으로 형성되는 것이 바람직하다. 여기서, 제 2 에피택셜층은 NMOS 영역 및 PMOS 영역에 동시에 형성되지만, NMOS 영역에 형성된 제 2 에피택셜층(140n)은 제 1 에피택셜층(120)에 의해 인장 응력이 인가되어 인장된 에피택셜층으로 형성되고, PMOS 영역에 형성된 제 2 에피택셜층(140p)은 압축 응력이 인가되어 압축된 에피택셜층으로 형성된다.
이에 대하여 보다 자세히 설명하면, 도 4a에서 보듯이, 실리콘이 이온주입되지 않은 NNOS 영역의 제 1 에피택셜층(120)은 Si-Ge의 격자 구조 차이에 의해 실리콘 에피택셜층(140n)에 인장 응력을 인가하게 된다. 즉, NMOS 영역의 제 1 에피택셜층(120)은 실리콘 원자(Si)보다 큰 게르마늄 원자(Ge)로 인해 실리콘 에피택셜층 (140n)이 성장될 때 원래의 실리콘 결정 격자보다 인장된 격자를 갖게 된다. 반면에, 도 4b에서 보듯이, 실리콘이 이온주입된 PMOS 영역의 제 1 에피택셜층(120)의 상부에는 실리콘 밀집층(122)이 형성되어 있어서, 실리콘에 의한 격자의 조밀화로 인해 그 상부에 형성된 실리콘 에피택셜층(140p)에 압축 응력을 인가하게 된다. 즉, 밀집층(122)은 주입된 잉여 실리콘 원자(202)에 의해 원래의 실리콘-게르마늄 결정 격자보다 조밀한 구조로 되어 있으므로, 이 때문에 실리콘 에피택셜층(140p)이 원래의 실리콘 결정 격자보다 조밀한 격자를 갖게 된다.
이 후에는, 일반적인 CMOS 반도체 소자의 제조 공정을 진행하여 NMOS(N-type Metal Oxide Semiconductor) 소자 및 PMOS(P-type Metal Oxide Semiconductor) 소자를 형성한다. 최종적으로 형성된 CMOS 소자에서, NMOS 소자측의 게이트 전극(180n) 및 게이트 산화막(160n)의 하부에 위치하고 아울러 소스 영역(Sn) 및 드레인 영역(Dn)의 사이에 존재하는 채널층(140n)은, 실리콘-게르마늄 에피택셜층(120)으로부터 인가되는 스트레스에 의해 인장된 채널층으로 형성되어 있다. 따라서, 전자의 이동도(mobility)가 향상되어 드레인 전류가 증가하므로 소자의 구동 속도가 향상될 수 있다. 한편, PMOS 소자측의 게이트 전극(180p) 및 게이트 산화막(160p)의 하부에 위치하고 아울러 소스 영역(Sp) 및 드레인 영역(Dp)의 사이에 존재하는 채널층(140p)은, 실리콘이 이온 주입되어 형성된 실리콘 밀집층(122)로부터 압축 응력이 인가되어 압축된 실리콘 에피택셜층으로 형성되어 있다. 따라서, PMOS 소자측의 채널층(140p)에서 홀의 이동도가 크게 향상될 수 있다.
본 발명에 따르면, 드레인 전류의 손실을 줄임으로써 소자의 속도를 향상시키기 위하여 변형된 채널층을 형성하는 기술을 이용하되, 이온 주입 기술을 적용하여 스트레스 인가용의 실리콘-게르마늄층의 격자 상수를 NMOS 소자측과 PMOS 소자측에서 서로 다르게 형성함으로써, 비교적 간편하고 효율적인 방법으로 NMOS 소자측에는 인장된 채널층을 형성하고 PMOS 소자측에는 압축된 채널층을 형성할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 반도체 기판 위에 스트레스 인가용의 제 1 에피택셜층을 형성하는 단계와,
    상기 기판에서 PMOS를 형성할 영역의 상기 제 1 에피택셜층을 노출시키는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 하여 상기 PMOS를 형성할 영역에 상기 제 1 에피택셜층의 구성 원소 중 적어도 하나의 원소를 이온 주입하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계와,
    상기 제 1 에피택셜층 위에 상기 기판과 동일한 재질의 제2 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  2. 제1항에서,
    상기 반도체 기판은 실리콘 기판이고, 상기 제1 에피택셜층은 실리콘-게르마늄 에피택셜층인 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  3. 제2항에서,
    상기 실리콘-게르마늄 에피택셜층은 Si(1-x)Ge(x)로 표현할 때 x가 0.5 이하인 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  4. 제2항에서,
    상기 제2 에피택셜층은 실리콘 에피택셜층인 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  5. 제2항에서,
    상기 제 1 에피택셜층에 이온 주입되는 원소는 실리콘인 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  6. 제5항에서,
    상기 실리콘 원소는 1.0E13 ~ 1.5E15 atom/㎠의 도우즈 및 10 ~ 50 keV의 이온 주입 에너지로 제 1 에피택셜층에 이온 주입되는 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  7. 제6항에서,
    상기 실리콘 원소를 제 1 에피택셜층에 이온 주입한 후에, 900 ~ 1200 ℃의 온도, 10초 ~ 10분의 시간 및 환원 분위기에서 급속 열처리하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자용 변형된 채널층의 형성 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 의해 제조된 CMOS 소자로서, 횡방향으로 인장된 채널층이 형성된 NMOS 소자 및 횡방향으로 압축된 채널층이 형성된 PMOS 소 자를 포함하는 것을 특징으로 하는 CMOS 소자.
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