KR100791330B1 - 다른 활성 영역 상의 포토 레지스트 층과 카본 함유층을동시에 제거하는 집적회로 트랜지스터의 형성 방법 - Google Patents
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Abstract
집적회로 트랜지스터가 제공된다. 집적회로 트랜지스터는 제2 활성 영역 상의 응력 생성용 나이트라이드 층을 노출시키기 위해서, 집적회로 기판의 제1 활성 영역 상의 포토레지스트 층 및 집적회로 기판의 제2 활성 영역 상의 탄소 함유 층을 동시에 제거함으로써, 형성될 수 있다. 제1 활성 영역 상의 포토레지스트 층의 제거와 제2 활성 영역으로 소스/드레인 영역의 불순물을 주입하기 위한 제2 활성 영역을 정의하기 위하여 하나의 마스크가 사용될 수 있다.
응력, 나이트라이드 오염
Description
도 1 내지 도 8은 본 발명의 다양한 실시예들에 따른 중간 형성 단계 동안의 집적회로 트랜지스터의 형성 방법의 종단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 집적회로 기판 112 : 제1 절연성 게이트
114 : 게이트 전극 116 : 하부 게이트 절연층
118 : 측벽 스페이서 120 : 제2 활성 영역
122 : 제2 절연성 게이트 130 : 절연 영역
140 : 소스/드레인 영역 142 : 확장 영역
210 : 식각 정지용 실리콘 옥사이드 층
220 : 응력 생성용 나이트라이드 층 230 : 탄소 함유 층
240 : 식각 정지 층 250 : 포토레지스트 층
본 발명은 집적회로 트랜지스터의 형성 방법에 관한 것으로서, 더 상세하게는 응력 생성용 나이트라이드 층을 사용하는 집적회로 트랜지스터의 형성 방법에 관한 것이다.
집적 회로는 주로 상업 또는 다른 응용 분야의 소비자에게 널리 사용된다. 당업자에게 잘 알려진 바와 같이, 집적회로는 집적회로 기판 상에 트랜지스터와 같은 많은 능동 소자를 포함할 수 있다. 집적회로 소자의 집적도가 계속하여 증가함에 따라, 공정 단계의 수 및/또는 복잡성은 증가될 수 있고, 개별적인 소자의 성능은 감소할 수 있다. 공정의 복잡성의 증가는 집적회로에서 다양한 영역을 정의하기 위해 사용되는 마스크 수의 증가에서 명확하게 나타날 수 있다.
n-채널 전계 효과 트랜지스터(NFET)의 성능을 향상시키려는 시도에서 사용되는 기술 중 하나는 응력 생성용 물질을 사용하여 NFET 채널에 응력을 부가하는 것이다. 응력 생성용 물질은 일반적으로 실리콘 나이트라이드와 같은 나이트라이드 물질이다. NFET 소자 상에 도포될 때, 응력 생성용 물질은 NFET 채널에 응력을 야기시켜, NFET 채널에서의 이동도를 증가시킬 수 있다. 채널 내에 생성된 응력은 채널 내에 영구적으로 기억되거나 부여되도록 하기 위해서, 응력 생성용 층을 갖는 집적회로를 어닐링하여 기억될 수 있다. 다음으로, 응력 생성용 층이 제거될 수 있다.
통상적인 전계 효과 트랜지스터의 형성 공정은 NFET의 소스/드레인의 이온 주입을 위한 제1 마스크, p-채널 전계 효과 트랜지스터(PFET)의 소스/드레인의 불 순물 주입을 위한 제2 마스크 및 NFET의 응력 생성용 층을 정의하기 위한 또 다른 마스크를 사용한다. 불행하게도, 사용되는 마스크의 수는 비용, 공정 시간 및/또는 집적회로의 신뢰성에 영향을 미칠 수 있다. 더욱이, 이 소자들을 형성할 경우, 포토레지스트가 하나 또는 그 이상의 마스크들을 형성하기 위해서 식각될 때, 식각된 포토레지스트는 응력 생성용 실리콘 나이트라이드 층과 반응할 수 있고, 응력 생성용 나이트라이드 층의 오염을 생성시킬 수 있다. 또한, 이 오염은 "레지스트 푸팅(resist footing)", "나이트라이드 오염(nitride contamination)" 및/또는 "레지스트 스컴(resist scum)"이라고도 불리운다.
본 발명이 이루고자 하는 기술적 과제는, 응력 생성용 나이트라이드 층을 사용하는 집적회로 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 다양한 실시예들에 따른 집적회로 트랜지스터는 제2 활성 영역 상의 응력 생성용 나이트라이드 층을 노출시키기 위해서, 집적회로 기판의 제1 활성 영역 상의 포토레지스트 층과 집적회로 기판의 제2 활성 영역 상의 탄소 함유 층을 동시에 제거함으로써 형성될 수 있다. 다음으로, 응력 생성용 나이트라이드 층이 제2 활성 영역으로부터 제거될 수 있다. 다음 으로, 불순물이 제2 활성 영역 내에 소스/드레인 영역을 형성하기 위해 제2 활성 영역으로 주입될 수 있고, 이와 동시에, 제1 활성 영역 상의 탄소 함유 층에 의해서 제1 활성 영역 상의 응력 생성용 나이트라이드 층으로의 불순물 주입이 방지될 수 있다. 다음으로, 탄소 함유 층이 제1 활성 영역 상의 응력 생성용 나이트라이드 층으로부터 제거될 수 있고, 어닐링이 응력 생성용 나이트라이드 층에 의해서 생성된 제1 활성 영역 내에 응력을 기억시키기 위해서 수행될 수 있다. 응력 생성용 나이트라이드 층은 제1 활성 영역으로부터 제거될 수 있다. 본 발명의 다양한 실시예들에서는, 탄소 함유층은 비정질 탄소 함유층을 포함한다. 본 발명의 다른 실시예에서는, 탄소 함유층은 JSR(Japan Synthetic Rubber)에 의해서 판매되는 NFC 상부 코팅 물질과 같은 포토레지스트를 위한 상부 코팅 유기 물질(organic top-coating material)을 포함한다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예들에 따르면, 집적회로 트랜지스터는 제1 절연성 게이트를 포함하는 제1 활성 영역과 제2 절연성 게이트를 포함하는 제2 활성 영역을 집적회로 기판 상에 형성함으로써, 형성될 수 있다. 다음으로, 응력 생성용 나이트라이드 층, 탄소 함유 층, 식각 정지 층 및 포토레지스트 층이 순서대로 제1 활성 영역 및 제2 활성 영역의 상부를 덮으며 형성된다. 다음으로, 제2 활성 영역 상의 식각 정지 층을 노출시키기 위해서, 선택적으로 제2 활성 영역 상의 식각 정지 층으로부터 포토레지스트 층이 제거되는 반면, 제1 활성 영역 상의 식각 정지 층 상의 포토레지스트의 적어도 일부는 유지된다. 다음으로, 제2 활성 영역 상에 노출된 식각 정지 층이 제거된다. 다음으로, 제1 활성 영역 상의 포토레지스트 층이 제1 활성 영역 상의 식각 정지 층을 노출시키기 위해서 식각됨과 동시에, 제2 활성 영역 상의 응력 생성용 나이트라이드 층을 노출시키기 위해서 제2 활성 영역 상의 탄소 함유 층을 식각한다. 제1 활성 영역 상의 탄소 함유 층을 노출시키기 위해서 제1 활성 영역 상에서 노출된 식각 정지 층은 제거된다. 다음으로, 제2 활성 영역 상에서 노출된 응력 생성용 나이트라이드 층이 제거된다. 다음으로, 제2 활성 영역 내에 소스/드레인 영역을 형성하기 위해, 불순물이 제2 활성 영역 내로 주입됨과 동시에, 제1 활성 영역 상의 탄소 함유 층에 의해서 제1 활성 영역 상의 응력 생성용 나이트라이드 층 내로의 불순물의 주입이 방지된다. 다음으로, 탄소 함유 층이 제1 활성 영역 상의 응력 생성용 나이트라이드 막으로부터 제거된다. 어닐링이 응력 생성용 나이트라이드 층에 의해서 생성된 제1 활성 영역 내의 응력을 기억시키기 위해서 수행된다. 다음으로, 응력 생성용 나이트라이드 층이 제1 활성 영역으로부터 제거될 수 있다.
본 발명의 다양한 실시예들에 따르면, 응력 생성용 나이트라이드 층을 순차적으로 덮으면서 형성하기 전에, 제1 활성 영역이 제1 절연성 게이트, 제1 절연성 게이트로부터 이격되어 맞은 편에 위치하는 소스/드레인 영역 및 소스/드레인 영역과 제1 절연성 게이트의 사이의 확장 영역을 포함하여 형성된다. 다음으로, 제2 활성 영역이 제2 절연성 게이트 및 제2 절연성 게이트를 사이에 두고 맞은 편에 위치하는 제1 확장 영역과 제2 확장 영역을 포함하며 형성된다. 더욱이, 본 발명의 다양한 실시예들에 따르면, 제1 활성 영역 상에서 노출된 식각 정지 층을 제거하는 것과 제2 활성 영역 상에서 노출된 응력 생성용 나이트라이드 층을 제거하는 것은 동시에 수행될 수 있다. 본 발명의 다양한 실시예들에 따르면, 옥사이드 층도 응력 생성용 나이트라이드 층을 순차적으로 덮으면서 형성하기 전에 제1 활성 영역 및 제2 활성 영역 상에 형성된다. 마지막으로, 본 발명의 다양한 실시예들에 따르면, 제1 활성 영역은 NFET 활성 영역이고, 제2 활성 영역은 PFET 활성 영역이다.
본 발명의 다른 실시예들에 따르면, 식각 정지 층은 사용될 필요가 없다. 그러므로, 본 발명의 다양한 실시예들에서, 응력 생성용 나이트라이드 층, 탄소 함유 층 및 포토레지스트 층은 순서대로 제1 활성 영역 및 제2 활성 영역 둘 모두의 상부를 덮으면서 형성되고, 포토레지스트 층은 제2 활성 영역 상에서 선택적으로 제거되는 반면에, 포토레지스트 층 중 적어도 일부는 제1 활성 영역 상에 남아있다.
다음으로, 포토레지스트 층이 제1 활성 영역 상에서 식각됨과 동시에 탄소 함유 층이 제2 활성 영역 상에서 식각된다. 다음으로, 식각 정지 층이 제1 활성 영역 상에서 제거되고 응력 생성용 나이트라이드 층이 제2 활성 영역 상에서 제거된다. 불순물이 제2 활성 영역으로 주입됨과 동시에, 제1 활성 영역 상의 탄소 함유 층에 의해서 제1 활성 영역 상의 응력 생성용 나이트라이드 층으로의 불순물 주입이 방지된다.
다음으로, 탄소 함유 층이 제1 활성 영역 상의 응력 생성용 나이트라이드 층으로부터 제거될 수 있고, 어닐링이 응력을 기억시키기 위해 수행될 수 있고, 다음으로, 응력 생성용 나이트라이드 층이 제거될 수 있다. 본 발명의 다양한 실시예들 중 어느 것을 따르더라도, 탄소 함유 층은 JSR(Japan Synthetic Rubber)이 판매하는 비정질 탄소층 및/또는 NFC 상부 코팅 물질과 같은 포토레지스트를 위한 상부 코팅 유기 물질일 수 있다.
이하에서는, 본 발명이 본 발명의 다양한 실시예들이 보여지는 첨부 도면들과 관련하여 보다 완전히 설명될 것이다. 그럼에도 불구하고, 본 발명은 많은 다양한 형태로 구현될 수 있고, 본 발명이 여기에서 개시되는 실시예들에 제한되는 것으로 생각되어서는 안된다. 단지, 본 실시예들은 본 발명의 개시가 완전하도록 하며, 당업자가 본 발명의 범주를 완전히 이해하도록 하기 위히여 제공된다. 도면에서, 층과 영역의 크기와 상대적인 크기는 명확성을 위해서 과장될 수 있다. 이 뿐만 아니라, 여기에서 설명되고 도시된 각각의 실시예들은 상호보완적 도전형 실시예들을 포함한다. 전체에 걸쳐서, 동일한 참조 부호는 동일한 구성요소를 의미한다.
하나의 구성요소 또는 층이 다른 구성요소 또는 층 상에 위치하거나, 하나의 구성요소 또는 층이 또 다른 구성요소 또는 층과 연결된다는 것은 하나의 구성요소 또는 층이 다른 구성요소 또는 층 상에 직접 위치하거나, 하나의 구성요소 또는 층이 다른 구성요소 또는 층과 직접 연결된다는 것으로 이해될 수 있거나, 중간 개입 구성요소 또는 층이 존재할 수 있다는 것으로 이해될 수 있다. 반대로, 하나의 구성요소가 다른 구성요소 또는 층의 상부에 직접적으로 위치하거나, 하나의 구성요소가 다른 구성요소 또는 층과 직접적으로 연결된다는 것은 중간 개입 구성요소 또는 층이 없다는 것이다. 여기에서 사용된 바와 같이, 및/또는 이라는 용어는 관련되어 열거된 목록들의 하나 또는 그 이상의 조합의 모든 것을 포함할 수 있다.
제1, 제2, 제3 등과 같은 용어들이 다양한 구성요소, 영역, 층 및/또는 구역 을 설명하기 위해 사용될 수 있을 지라도, 구성요소, 영역, 층 및/또는 구역이 이러한 용어들에 의해서 제한되어서는 안 된다. 이러한 용어들은 하나의 구성요소, 영역, 층 및 구역을 다른 구성요소, 영역, 층 및 구역과 구별하기 위해 사용되는 것일 수 있다. 예를 들면, 이하에서 언급되는 제1 구성요소, 제1 영역, 제1 층 및/또는 제1 구역은 본 발명의 요지에서 벗어나지 않는다면 제2 구성요소, 제2 영역, 제2 층 및/또는 제2 구역일 수 있다.
공간적 상대 용어들인 "아래", "아래쪽", "낮은", "위", "위쪽"은 타 구성요소 및/또는 특징과 일 구성요소 및/또는 특징의 관련성을 쉽게 설명하기 위해서 여기에서 사용될 수 있다. 공간적 상대 용어들은 도면에서 도시된 방향에 부가하여 사용이나 동작에 있어서의 소자의 다른 방향을 포괄하려는 의도로서 이해될 수 있다. 예를 들면, 도면에서 소자가 뒤집어졌다면, 타 구성요소 또는 특징의 "아래" 및/또는 "아래쪽"이라고 설명된 구성요소는 타 구성요소 또는 특징에 대해 위 방향이 될 것이다. 따라서, "아래"라는 용어 예는 위와 아래의 방향을 둘 모두 포괄할 수 있다. 소자는 (90도 회전되거나 다른 방향으로 회전된) 방향일 수 있고, 여기에서 사용되는 공간 관련 지시어는 이에 따라서 해석된다.
여기에서 사용되는 용어는 단지 특별한 실시예들을 설명할 목적일 뿐, 본 발명의 범위를 제한하려는 의미는 아니다. 문맥에서 명확하게 지시되지 않는다면, 여기에서 사용된 "하나", "그" 와 같은 단수 용어는 복수 용어를 포함한다. 여기에서 사용된 포함하다 라는 용어는 진술된 특징, 정수, 단계, 동작 및/또는 구성요소의 존재를 표기하지만, 하나 또는 그 이상의 다른 특징, 정수, 단계, 동작 및/또는 구 성요소의 존재 또는 부가를 배제하는 것은 아니다.
여기에서 본 발명의 실시예들은 본 발명의 이상적인 실시예들(중간적인 구조들)의 개략적인 도시인 단면도와 관련하여 도시된다. 그러므로, 예를 들면, 제조 기술 및/또는 허용 오차와 같은 원인으로 도면들의 형태들의 다양성이 예상될 수 있다.
따라서, 본 발명의 공개된 실시예들은 여기에서 명확하게 정의되지 않는다면, 여기에서 도시된 영역의 특별한 형태에 제한되어서는 안된다. 예를 들면, 본 발명의 공개된 실시예들은 제조로부터 기인하는 형상들의 이탈을 포함하여야 한다. 예를 들면, 통상적으로 사각형으로 도시된 불순물 주입된 영역은 둥글거나 곡선 형상이고/형상이거나 사각형으로 도시된 불순물 주입된 영역은 불순물 주입된 영역으로부터 불순물 주입되지 않은 영역으로의 이분적인 변화라기 보다는 가장자리에서 불순물 주입 농도의 점진적인 변화일 수 있다. 이와 마찬가지로, 불순물 주입에 의해서 묻힌 영역은 묻힌 영역과 불순물 주입이 생성한 표면 사이의 영역에서의 일부의 불순물 주입일 수 있다
그러므로, 여기에서 명확하게 정의되지 않는다면, 도면에서 도시된 영역은 본질적으로 개략적인 것이고 그 모양들은 소자의 영역의 실제 형태가 도시된 것은 아니며 본 발명의 범주를 제한하려는 의도는 아니다.
다른 정의가 없다면, (기술 용어와 과학 용어를 포함하여) 여기에서 사용되는 모든 용어들은 당업자에 의해서 통상적으로 이해되는 것과 같은 의미를 갖는다. 더 나아가, 여기에서 명확하게 정의되지 않는다면, 보통 사용되는 사전에서 정의된 것과 같은 용어들은 관련 기술의 문맥에서의 그 의미 및 본 공개의 문맥에서의 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고 이상적인 의미나 과도하게 형식적인 의미로 해석되어서는 안 될 것이다.
본 발명의 실시예들은 동일한 마스크가 NMOS 소자를 위한 응력 생성용 나이트라이드 층을 정의하기 위해 사용될 수 있고, PMOS 소자를 위한 소스/드레인 불순물 주입 영역을 정의하기 위해 사용될 수 있다는 인식으로부터 시작될 수 있다. 그러므로, 마스크의 수는 감소될 수 있다. 뿐만 아니라, 본 발명의 실시예들은 포토레지스트 층의 식각과 동시에 식각될 수 있는 탄소 함유 층을 제공함으로써, 포토레지스트 층을 식각하는 동안 응력 생성용 나이트라이드 층의 나이트라이드 오염은 감소되거나 제거될 수 있는 반면에, 하부 응력 생성용 나이트라이드 층 상의 나이트라이드 오염은 감소되거나 방지될 수 있다는 인식으로부터 시작될 수 있다.
도 1 내지 도 8은 본 발명의 다양한 실시예들에 따른 중간 공정 단계 동안 집적회로 트랜지스터의 형성 방법의 종단면도들이다. 도 1을 참조하면, 제1 절연성 게이트(112)를 포함하는 제1 활성 영역(110)과 제2 절연성 게이트(122)를 포함하는 제2 활성 영역(120)이 집적회로 기판(100) 상에 형성된다. 집적회로 기판(100)은 하나 또는 그 이상의 층을 포함하는 단일 및/또는 복합적인 반도체 집적회로 기판(100)일 수 있고, 또는 기판 상의 반도체 층일 수 있다. 집적회로 기판(100)은 단결정 실리콘 기판 또는 SOI(Semiconductor-On-Insulator) 기판일 수 있다. 제1 활성 영역(110)은 NMOS 소자라고도 불리는 n-채널 전계 효과 트랜지스터(NFET) 소자를 형성하기 위해 사용될 수 있고, 제2 활성 영역(120)은 PMOS라고도 불리는 p- 채널 전계 효과 트랜지스터(PFET) 소자를 형성하기 위해 사용될 수 있으므로, 집적회로 기판(100)은 CMOS 소자라고도 불리는 상보형 절연 게이트 전계 효과 트랜지스터를 형성하기 위해 사용될 수 있다. 제1 활성 영역(110) 및 제2 활성 영역(120)은 STI(Shallow Trench Isolation) 및/또는 당 업자에게 알려진 다른 절연 영역과 같은 절연 영역(130)에 의해서 절연될 수 있다. 제1 절연성 게이트(112)와 제2 절연성 게이트(122)는 각각 하나 또는 그 이상의 전도성 층을 포함할 수 있는 게이트 전극(114)을 포함할 수 있고, 하나 또는 그 이상의 절연성 층을 포함할 수 있는 하부 게이트 절연층(116)을 포함할 수 있다. 게이트 전극(114) 및/또는 게이트 절연층(116)은 각각 제1 절연성 게이트(112) 및 제2 절연성 게이트(122)와 같거나 다를 수 있다. 또한 측벽 스페이서(118)가 제1 절연성 게이트(112)와 제2 절연성 게이트(122) 각각의 측벽 상에 형성될 수 있다. 제1 절연성 게이트(112) 및 제2 절연성 게이트(122)의 모양은 각각, 당 업자에게 잘 알려져 있고, 더 나아가, 여기에서 설명될 필요는 없다.
다시 도 1을 참조하면, 제1 활성 영역(110) 상에 소스/드레인 영역(140) 및 확장 영역(142)이 형성될 수 있다. 소스/드레인 영역(140)은 제1 절연성 게이트(112)로부터 이격되고 확장 영역(142)이 제1 절연성 게이트(112)와 소스/드레인 영역(140)의 사이에 제공된다. 제2 활성 영역(120) 내에는 확장 영역(152)이 형성되지만, 소스/드레인 영역은 형성되지 않는다. 소스/드레인 영역 및 확장 영역의 모양 및 제조방법은 당 업자에게 잘 알려져 있고, 더 나아가 여기에서 설명될 필요는 없다.
도 2를 참조하면, 본 발명의 다양한 실시예들에서, 식각 정지용 실리콘 옥사이드 층(210)과 같은 옥사이드 층이 형성될 수 있다. 식각 정지용 옥사이드 층(210)의 형성방법은 당업자에게 잘 알려 있고, 더 나아가 여기에서 설명될 필요는 없다.
도 2의 설명을 계속하여, 응력 생성용 나이트라이드 층(220), 탄소 함유 층(230), 식각 정지 층(240) 및 포토레지스트 층(250)이 제1 활성 영역(110) 및 제2 활성 영역(120)의 상부에 전면적으로 형성된다. 제2 활성 영역(120) 상의 식각 정지 층(240)을 노출시키기 위해서 포토레지스트 층(250)이 제2 활성 영역(120) 상의 식각 정지 층(240)으로부터 선택적으로 제거되고, 제1 활성 영역(110) 상에는 식각 정지 층(240) 상의 포토레지스트 층(250)은 일정 부분 이상이 남는다.
응력 생성용 나이트라이드 층(220)의 모양 및 형성은 당 업자에게 잘 알려져 있고, 더 나아가 여기에서 설명될 필요는 없다. 탄소 함유 층(230)은 비정질 탄소 층이거나 JSR(Japan Synthetic Rubber)에 의해서 판매되는 NFC 상부 코팅 물질과 같은 포토레지스트를 위한 상부 코팅 유기 물질일 수 있다. 비정질 탄소 층 및 포토레지스트를 위한 상부 코팅 유기 물질의 모양과 형성은 당 업자에게 잘 알려져 있고, 더 나아가 여기에서 설명될 필요는 없다. 마지막으로, 식각 정지 층(240)은 저온 산화막(LTO; Low Temperature Oxide)일 수 있고/있거나 당 업자에게 잘 알려진 다른 식각 정지 층(240)일 수 있다. 그리고, 포토레지스트 층(250)의 형성과 패터닝은 당 업자에게 잘 알려져 있고, 더 나아가 여기에서 설명될 필요는 없다.
도 3을 참조하면, 제2 활성 영역(120) 상에 노출된 식각 정지 층(240)은 제 거되고, 제1 활성 영역(110) 상의 식각 정지 층(240')은 그대로 남아있다.
다음으로, 도 4를 참조하면, 제1 활성 영역(110) 상에 남아있는 식각 정지 층(240')을 노출시키기 위해서 제1 활성 영역(110) 상의 포토레지스트 층(250)이 제거됨과 동시에, 제2 활성 영역(120) 상의 응력 생성용 나이트라이드 층(220)을 노출시키기 위해서 제2 활성 영역(120) 상의 탄소 함유 층(230)을 식각한다. 본 발명의 실시예들에서, 포토레지스트 층(250)과 탄소 함유 층(230)은 탄소를 포함하기 때문에 통상적인 포토레지스트 식각제를 사용하여 1:1 비율로 두 층을 식각 할 수 있으므로, 제1 활성 영역(110) 상의 모든 포토레지스트 층(250)과 제2 활성 영역(120) 상의 모든 탄소 함유 층(230)이 동시에 제거될 수 있다. 제1 활성 영역(110) 상의 탄소 함유 층(230')은 그대로 남아있다. 뿐만 아니라, 제1 활성 영역(110) 상의 포토레지스트 층(250)을 제거하는 동안, 제2 활성 영역(120) 상의 응력 생성용 나이트라이드 층(220)은 제2 활성 영역(120) 상의 탄소 함유 층(230)에 의해서 덮여있어서, 제2 활성 영역(120) 상의 응력 생성용 나이트라이드 층(220)의 오염이 감소되거나 방지될 수 있다.
도 5를 참조하면, 제1 활성 영역(110) 상의 탄소 함유 층(230')을 노출시키기 위해서 제1 활성 영역(110) 상에 노출된 식각 정지 층(240')이 제거된다. 제2 활성 영역(120) 상의 노출된 응력 생성용 나이트라이드 층(220)은 제거되고, 제1 활성 영역(110) 상의 응력 생성용 나이트라이드 층(220')은 남아있다. 본 발명의 실시예들에서, 제1 활성 영역(110) 상의 식각 정지 층(240')의 식각과 제2 활성 영역(120) 상의 응력 생성용 나이트라이드 층(220)의 식각은 1:5 의 식각비를 갖는 통상적인 식각제를 사용하여 동시에 행해질 수 있다. 뿐만 아니라, 본 발명의 실시예들에서, 도 4 및 도 5의 동작은 통상적인 식각제를 사용하여 계속적인 식각 동작을 사용하여 행해질 수 있다.
도 6을 참조하면, 게르마늄과 같은 불순물(610)이 제2 활성 영역(120) 내에 소스/드레인 영역(640)을 형성하기 위해 제2 활성 영역(120)으로 주입됨과 동시에 제1 활성 영역(110) 상의 탄소 함유 층(230')에 의해서 제1 활성 영역(110) 상의 응력 생성용 나이트라이드 층(220')으로의 불순물의 주입이 방지된다. 본 발명의 실시예들에서는, 불순물(610)이 식각 정지 층(210)을 관통하여 주입될 수 있다. 본 발명의 다른 실시예들에서, 식각 정지 층(210)은 제거될 수 있다. 이에 따라서, 탄소 함유 층(230')은 불순물이 응력 생성용 나이트라이드 층(220)으로 주입되고 불순물에 의해서 응력 생성용 나이트라이드 층(220)의 특성이 저하되는 것을 감소시키거나 방지할 수 있다. 또한, 불순물의 주입은 기판(100)에 수직으로 도시된 것으로 이해될 수 있다. 뿐만 아니라, 수직 및 경사 불순물 주입의 조합도 당 업자에게 잘 알려진 기술을 사용하여 수행될 수 있다.
도 7을 참조하면, 제1 활성 영역(110) 상에 남아있는 탄소 함유 층(230')이 제거되고, 제1 활성 영역(110) 상의 응력 생성용 나이트라이드 층(220')에 의해서 생성된 제1 활성 영역(110) 내의 응력을 기억시키기 위해서 어닐링이 수행된다. 도 8을 참조하면, 응력이 기억된 후, 응력 생성용 나이트라이드 층(220')은 예를 들면, 습식 식각을 이용하여, 제거될 수 있다. 이어서, 트랜지스터를 완성하기 위해 실리사이드 콘택을 형성하는 것과, 당 업자에게 잘 알려진 통상적이고 부가적인 진 행 단계를 수행하는 것과 같은 순차적이고 통상적인 진행 단계가 트랜지스터를 완성하기 위해서 수행될 수 있다.
본 발명의 다른 실시예들에서, 도 2의 식각 정지 층(240)은 사용될 필요가 없고, 식각 정지 층(240)이 없더라도 제1 활성 영역(110) 상의 포토레지스트 층(250)과 제2 활성 영역(120) 상의 탄소 함유 층(230)은 동시에 제거될 수 있다.
도면과 발명의 상세한 설명에서, 본 발명의 공개된 실시예들이 있고, 특별한 용어들이 사용될 지라도, 이러한 것들은 일반적이고 설명적인 의미에서 사용될 뿐이고, 이하의 청구항에서 드러나는 본 발명의 범위를 제한하려는 목적은 아니다.
상기한 바와 같은 본 발명에 따르면 집적회로 기판의 제2 활성 영역 상의 응력 생성용 나이트라이드 층을 노출시키기 위해서 제1 활성 영역 상의 포토레지스트 층과 집적회로 기판의 제2 활성 영역 상의 탄소 함유 층을 동시에 제거하는 반면에, 제2 활성 영역 상의 응력 생성용 나이트라이드 층의 오염을 감소시키거나 제거시킬 수 있다. 뿐만 아니라, 예를 들면, PFET의 경우, 하나의 마스크를 이용하여, 응력 생성용 나이트라이드 층을 제거하고 제2 활성 영역 내에 소스/드레인 영역의 불순물을 주입하기 위한 제2 활성 영역을 정의할 수 있다. 이에 따라서, 감소된 공정 복잡성 및/또는 감소된 오염이 얻어질 수 있다.
Claims (20)
- 제1 절연성 게이트를 포함하는 제1 활성 영역 및 제2 절연성 게이트를 포함하는 제2 활성 영역을 집적회로 기판 상에 형성하고,응력 생성용 나이트라이드 층, 탄소 함유 층, 식각 정지 층 및 포토레지스트 층을 상기 제1 활성 영역 및 상기 제2 활성 영역 상에 순차적으로 형성하고,상기 제2 활성 영역 상의 상기 식각 정지 층을 노출시키기 위해서 상기 제2 활성 영역 상의 식각 정지 층으로부터 상기 포토레지스트 층을 선택적으로 제거하고, 상기 제1 활성 영역 상의 식각 정지 층 상에는 상기 포토레지스트 층의 일부를 유지하고,상기 제2 활성 영역 상에 노출된 상기 식각 정지 층을 제거하고,상기 제1 활성 영역 상의 상기 식각 정지 층을 노출시키기 위해서 상기 제1 활성 영역 상의 상기 포토레지스트 층을 식각하고, 동시에 상기 제2 활성 영역 상의 상기 응력 생성용 나이트라이드 층을 노출시키기 위해서 상기 제2 활성 영역 상의 탄소 함유 층을 식각하고,상기 제1 활성 영역 상의 탄소 함유 층을 노출시키기 위해 상기 제1 활성 영역 상에 노출된 식각 정지 층을 제거하고,상기 제2 활성 영역 상에 노출된 상기 응력 생성용 나이트라이드 층을 제거하고,상기 제2 활성 영역 내에 소스/드레인 영역을 형성하기 위해 상기 제2 활성 영역으로 불순물을 주입하고, 동시에 상기 제1 활성 영역 상의 상기 탄소 함유 층을 이용하여 제1 활성 영역 상의 응력 생성용 나이트라이드 층으로 불순물이 주입되는 것을 방지하고,상기 제1 활성 영역 상의 상기 응력 생성용 나이트라이드 층으로부터 상기 탄소 함유 층을 제거하고,상기 응력 생성용 나이트라이드 층에 의해서 생성된 상기 제1 활성 영역 내의 응력을 기억시키기 위해서 어닐링하고, 및상기 제1 활성 영역으로부터 상기 응력 생성용 나이트라이드 층을 제거하는 것을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제1항에 있어서,상기 탄소 함유 층은 비정질 탄소 층을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제1항에 있어서,상기 탄소 함유 층은 포토레지스트를 위한 상부 코팅 유기 물질을 포함하는 집적회로 트랜지스터의 형성 방법.
- 삭제
- 제1항에 있어서,상기 제1 절연성 게이트를 포함하는 상기 제1 활성 영역 및 상기 제2 절연성 게이트를 포함하는 상기 제2 활성 영역을 상기 집적회로 기판 상에 형성하는 것은,제1 절연성 게이트, 상기 제1 절연성 게이트로부터 이격되고 맞은 편에 위치하는 소스/드레인 영역 및 상기 소스/드레인 영역과 상기 제1 절연성 게이트의 사이에 위치하는 확장 영역을 포함하는 상기 제1 활성 영역 및제2 절연성 게이트 및 상기 제2 절연성 게이트를 사이에 두고 맞은 편에 위치하는 제1 확장 영역과 제2 확장 영역을 포함하는 상기 제2 활성 영역을 상기 집적회로 기판 상에 형성하는 것을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제1항에 있어서,상기 제1 활성 영역 상의 상기 탄소 함유 층을 노출시키기 위해서 상기 제1 활성 영역 상에서 노출된 상기 식각 정지 층을 제거하는 것과 상기 제2 활성 영역 상에서 노출된 상기 응력 생성용 나이트라이드 층을 제거하는 것은 동시에 수행되는 집적회로 트랜지스터의 형성 방법.
- 제1항에 있어서,상기 제1 활성 영역은 NFET 활성 영역이고, 상기 제2 활성 영역은 PFET 활성 영역인 집적회로 트랜지스터의 형성 방법.
- 제1항에 있어서,상기 순차적으로 형성하는 것은 상기 제1 활성 영역 및 상기 제2 활성 영역의 상부에 옥사이드 층을 형성한 후에 진행되는 집적회로 트랜지스터의 형성 방법.
- 제1 절연성 게이트를 포함하는 제1 활성 영역 및 제2 절연성 게이트를 포함하는 제2 활성 영역을 집적회로 기판 상에 형성하고,응력 생성용 나이트라이드 층, 탄소 함유 층 및 포토레지스트 층을 상기 제1 활성 영역 및 상기 2 활성 영역의 상부를 순차적으로 덮어서 형성하고,상기 제2 활성 영역 상에서 상기 포토레지스트 층을 선택적으로 제거하며, 상기 제1 활성 영역 상에서 상기 포토레지스트 층의 일부를 유지하고,상기 제1 활성 영역 상에서 상기 포토레지스트 층을 식각함과 동시에 상기 제2 활성 영역 상에서 상기 탄소 함유 층을 제거하고,상기 제2 활성 영역 상에서 상기 응력 생성용 나이트라이드 층을 제거하고,상기 제2 활성 영역 내에 소스/드레인 영역을 형성하기 위해서 상기 제2 활성 영역으로 불순물을 주입함과 동시에, 상기 제1 활성 영역 상의 상기 탄소 함유 층에 의해서 상기 제1 활성 영역 상의 상기 응력 생성용 나이트라이드 층으로 불순물의 주입을 방지하고,상기 제1 활성 영역 상의 상기 응력 생성용 나이트라이드 층으로부터 상기 탄소 함유 층을 제거하고,상기 응력 생성용 나이트라이드 층에 의해서 형성된 상기 제1 활성 영역 내의 응력을 기억시키기 위해서 어닐링하고,상기 제1 활성 영역으로부터 상기 응력 생성용 나이트라이드 층을 제거하는 것을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제9항에 있어서,상기 탄소 함유 층은 비정질 탄소 층을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제9항에 있어서,상기 탄소 함유 층은 포토레지스트를 위한 상부 코팅 유기 물질을 포함하는 집적회로 트랜지스터의 형성 방법.
- 삭제
- 제9항에 있어서,상기 제1 절연성 게이트를 포함하는 상기 제1 활성 영역 및 상기 제2 절연성 게이트를 포함하는 상기 제2 활성 영역을 상기 집적회로 기판 상에 형성하는 것은제1 절연성 게이트, 서로 맞은 편에 위치하며 상기 제1 절연성 게이트로부터 이격된 소스/드레인 영역 및 상기 소스/드레인 영역과 상기 제1 절연성 게이트의 사이에 위치하는 확장 영역을 포함하는 상기 제1 활성 영역 및제2 절연성 게이트 및 상기 제2 절연성 게이트를 사이에 두고 맞은 편에 위치하는 제1 확장 영역과 제2 확장 영역을 포함하는 상기 제2 활성 영역을 상기 집적회로 기판 상에 형성하는 것을 포함하는 집적회로 트랜지스터의 형성 방법.
- 제9항에 있어서,상기 제1 활성 영역은 NFET 활성 영역이고, 상기 제2 활성 영역은 PFET 활성 영역인 집적회로 트랜지스터의 형성 방법.
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Families Citing this family (4)
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|---|---|---|---|---|
| US20080179638A1 (en) * | 2007-01-31 | 2008-07-31 | International Business Machines Corporation | Gap fill for underlapped dual stress liners |
| KR100839359B1 (ko) * | 2007-05-10 | 2008-06-19 | 삼성전자주식회사 | 피모스 트랜지스터 제조 방법 및 상보형 모스 트랜지스터제조 방법 |
| KR20090061162A (ko) * | 2007-12-11 | 2009-06-16 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN111933642A (zh) * | 2020-09-18 | 2020-11-13 | 晶芯成(北京)科技有限公司 | 一种半导体器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060076A (ja) | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
| US20040029323A1 (en) | 2000-11-22 | 2004-02-12 | Akihiro Shimizu | Semiconductor device and method for fabricating the same |
| US20040104405A1 (en) | 2002-12-02 | 2004-06-03 | Taiwan Semiconductor Manufacturing Company | Novel CMOS device |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4382827A (en) * | 1981-04-27 | 1983-05-10 | Ncr Corporation | Silicon nitride S/D ion implant mask in CMOS device fabrication |
| US4760033A (en) | 1986-04-08 | 1988-07-26 | Siemens Aktiengesellschaft | Method for the manufacture of complementary MOS field effect transistors in VLSI technology |
| US5024959A (en) * | 1989-09-25 | 1991-06-18 | Motorola, Inc. | CMOS process using doped glass layer |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| US5439834A (en) * | 1994-11-15 | 1995-08-08 | Winbond Electronics Corp. | Method for fabricating a CMOS device with reduced number of photolithography steps |
| US5460998A (en) * | 1995-03-17 | 1995-10-24 | Taiwan Semiconductor Manufacturing Company | Integrated P+ implant sequence in DPDM process for suppression of GIDL |
| JPH09260510A (ja) * | 1996-01-17 | 1997-10-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| TW333671B (en) * | 1996-03-25 | 1998-06-11 | Sanyo Electric Co | The semiconductor device and its producing method |
| JPH10256390A (ja) | 1997-03-06 | 1998-09-25 | Yamaha Corp | 半導体装置の製造方法 |
| KR100247478B1 (ko) | 1997-09-29 | 2000-03-15 | 김영환 | 씨모스 트랜지스터 제조 방법 |
| CN1118103C (zh) * | 1998-10-21 | 2003-08-13 | 李韫言 | 微细加工热辐射红外传感器 |
| US6984482B2 (en) * | 1999-06-03 | 2006-01-10 | Hynix Semiconductor Inc. | Top-coating composition for photoresist and process for forming fine pattern using the same |
| KR20020054898A (ko) | 2000-12-28 | 2002-07-08 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
| KR100365414B1 (en) * | 2001-04-30 | 2002-12-18 | Hynix Semiconductor Inc | Method for forming ultra-shallow junction using laser annealing process |
| JP4173672B2 (ja) * | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US6573172B1 (en) * | 2002-09-16 | 2003-06-03 | Advanced Micro Devices, Inc. | Methods for improving carrier mobility of PMOS and NMOS devices |
| US6825529B2 (en) * | 2002-12-12 | 2004-11-30 | International Business Machines Corporation | Stress inducing spacers |
| KR100913056B1 (ko) | 2002-12-26 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100505676B1 (ko) | 2003-03-10 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법 |
| KR100508756B1 (ko) | 2003-03-12 | 2005-08-17 | 삼성전자주식회사 | 반도체 장치의 트랜지스터 형성 방법 |
| US6902971B2 (en) * | 2003-07-21 | 2005-06-07 | Freescale Semiconductor, Inc. | Transistor sidewall spacer stress modulation |
| KR20040102656A (ko) | 2003-05-28 | 2004-12-08 | 삼성전자주식회사 | 소오스/드레인 신장 구조를 가지는 씨모스 제조방법 |
| US6939814B2 (en) * | 2003-10-30 | 2005-09-06 | International Business Machines Corporation | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
| US20050214998A1 (en) * | 2004-03-26 | 2005-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local stress control for CMOS performance enhancement |
| US7190033B2 (en) * | 2004-04-15 | 2007-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device and method of manufacture |
| US7220630B2 (en) * | 2004-05-21 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for selectively forming strained etch stop layers to improve FET charge carrier mobility |
| US7314836B2 (en) * | 2004-06-30 | 2008-01-01 | Intel Corporation | Enhanced nitride layers for metal oxide semiconductors |
| US7214629B1 (en) * | 2004-11-16 | 2007-05-08 | Xilinx, Inc. | Strain-silicon CMOS with dual-stressed film |
| US7193254B2 (en) * | 2004-11-30 | 2007-03-20 | International Business Machines Corporation | Structure and method of applying stresses to PFET and NFET transistor channels for improved performance |
| US7306983B2 (en) * | 2004-12-10 | 2007-12-11 | International Business Machines Corporation | Method for forming dual etch stop liner and protective layer in a semiconductor device |
| US7288451B2 (en) * | 2005-03-01 | 2007-10-30 | International Business Machines Corporation | Method and structure for forming self-aligned, dual stress liner for CMOS devices |
| US7396724B2 (en) * | 2005-03-31 | 2008-07-08 | International Business Machines Corporation | Dual-hybrid liner formation without exposing silicide layer to photoresist stripping chemicals |
| US7244644B2 (en) * | 2005-07-21 | 2007-07-17 | International Business Machines Corporation | Undercut and residual spacer prevention for dual stressed layers |
| KR101155097B1 (ko) * | 2005-08-24 | 2012-06-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
| DE102005046978B4 (de) * | 2005-09-30 | 2007-10-04 | Advanced Micro Devices, Inc., Sunnyvale | Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung |
| US7309637B2 (en) * | 2005-12-12 | 2007-12-18 | Chartered Semiconductor Manufacturing, Ltd | Method to enhance device performance with selective stress relief |
-
2005
- 2005-11-03 US US11/266,024 patent/US7541234B2/en active Active
-
2006
- 2006-09-15 SG SG200606453-9A patent/SG131845A1/en unknown
- 2006-10-13 KR KR1020060099917A patent/KR100791330B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040029323A1 (en) | 2000-11-22 | 2004-02-12 | Akihiro Shimizu | Semiconductor device and method for fabricating the same |
| JP2003060076A (ja) | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
| US20040104405A1 (en) | 2002-12-02 | 2004-06-03 | Taiwan Semiconductor Manufacturing Company | Novel CMOS device |
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