KR20040102656A - 소오스/드레인 신장 구조를 가지는 씨모스 제조방법 - Google Patents

소오스/드레인 신장 구조를 가지는 씨모스 제조방법 Download PDF

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KR20040102656A
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Abstract

소오스/드레인 신장(Source Drain Extension; SDE) 구조를 가지는 씨모스(CMOS) 제조방법을 제시한다. 이 방법은 반도체기판 상의 소정영역에 제1 및 제2 활성영역을 한정한 후, 상기 제1 및 제2 활성영역들 상에 각각 제1 및 제2 게이트 전극들을 형성하고, 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제1 및 제2 희생 스페이서들을 형성한다. 상기 제1 활성영역을 노출시키는 제1 포토레지스트 패턴을 형성하여 상기 제1 활성영역에 제1 도전형의 소오스/드레인 영역을 형성한 후, 상기 제1 희생 스페이서를 제거한다. 상기 제1 희생 스페이서가 제거된 상기 제1 활성영역에 제1 도전형의 소오스/드레인 신장(SDE) 영역을 형성한다. 상기 제1 포토레지스트 패턴을 제거한 후, 제2 활성영역을 노출시키는 제2 포토레지스트 패턴을 형성하고, 제1 활성영역과 같은 방법으로 제2 도전형의 소오스/드레인 영역 및 제2 도전형의 소오스/드레인 신장(SDE) 영역을 형성한다. 상술한 바와 같이, 소오스/드레인 영역 형성 후 희생 스페이서를 제거하고, 같은 포토공정 내에서 소오스/드레인 신장(SDE) 영역을 형성함으로써, 포토공정 수의 감소를 도모할 수 있다. 결과적으로 공정단순화와 이로 인한 원가절감이 가능하다.

Description

소오스/드레인 신장 구조를 가지는 씨모스 제조방법 {method of fabricating Source/Drain Extension structure type CMOS}
본 발명은 반도체 제조방법에 관한 것으로, 특히 소오스/드레인 신장(Source Drain Extension; SDE)구조를 가지는 씨모스(complementary metal oxidesemiconductor; CMOS)의 제조방법에 관한 것이다.
반도체 장치의 고성능화를 위해서는 트랜지스터의 미세화가 불가결하다. 특히 트랜지스터의 채널 길이 즉, 게이트 길이를 짧게 함으로써 반도체 장치의 고속성을 현저하게 향상시킬 수 있다. 이와 같이 게이트 길이를 짧게 한 경우에는 이른바 쇼트 채널 효과(Short Channel Effect; SCE)의 영향을 저감시키기 위해, 소오스/드레인 신장(SDE) 구조를 채용하는 것이 바람직하다.
소오스/드레인 신장(SDE) 구조는 소오스/드레인 영역보다도 접합 깊이가 얕고, 소오스/드레인 영역과 동일한 도전형의 불순물 확산 영역이 형성된 구조를 의미한다. 이러한 소오스/드레인 신장(SDE) 구조는 불순물 농도에 따라 LDD(Lightly Doped Drain) 구조, MDD(Moderate Doped Drain) 구조로 구분될 수 있다.
도 1a 내지 도 1e는 종래의 소오스/드레인 신장(SDE)구조를 가지는 씨모스(CMOS)의 제조방법을 설명하기 위한 단면도들이다.
도 1a을 참조하면, 활성영역이 한정된 반도체기판(10)상에 게이트 절연막(20)을 형성한다. 상기 활성영역은 엔모스(NMOS) 활성영역(11)과 피모스(PMOS) 활성영역(13)을 포함한다. 상기 활성영역들 상에 게이트 전극들(35a, 35b)을 형성한 후, 그 측벽들에 오프셋 스페이서(45)들을 형성한다.
이어서, 엔모스 활성영역(11)을 노출시키는 제1 포토레지스트패턴(91)을 형성하고, 이를 마스크로 하여 엔형(N-type) 소오스/드레인 신장(SDE) 불순물을 주입한다. 이로써 상기 엔모스 활성영역(11)에는 엔모스 소오스/드레인 신장(SDE) 영역(11a)들이 형성된다.
도 1b을 참조하면, 제1 포토레지스트 패턴(91)을 제거한 후, 피모스 활성영역(13)을 노출시키는 제2포토레지스트 패턴(92)을 형성하고, 이를 마스크로 하여 피형(P-type) 소오스/드레인 신장(SDE) 불순물을 주입한다. 이로써, 상기 피모스 활성영역(13)에는 피모스 소오스/드레인 신장(SDE)영역(13a)들이 형성된다.
도 1c을 참조하면, 제2 포토레지스트 패턴(92)을 제거한 후, 상기 오프셋 스페이서(45)들 상에 게이트 스페이서(55)들을 형성한다. 상기 게이트 스페이서(55)는 산화막과 질화막의 복합막이며, 그 증착은 700℃~800℃에서 진행하는 고온증착공정이다.
이어서, 엔모스 활성영역(11)을 노출시키는 제3 포토레지스트 패턴(93)을 형성하고, 이를 마스크로 하여 엔형 소오스/드레인 불순물을 주입한다. 이로써 상기 엔모스 활성영역(11)에는 엔모스 소오스/드레인 영역(11b)들이 형성된다.
도 1d를 참조하면, 제3 포토레지스트 패턴(93)을 제거한 후, 피모스 활성영역(13)을 노출시키는 제4 포토레지스트 패턴(94)을 형성하고, 이를 마스크로 하여 피형 소오스/드레인 불순물을 주입한다. 이로써 상기 피모스 활성영역(13)에는 피모스 소오스/드레인 영역(13b)들이 형성된다.
도 1e를 참조하면, 제4 포토레지스트 패턴(94)을 제거한 후, 상기 반도체기판(10) 전면에 실리사이데이션(Silicidation) 저지막을 형성한다. 상기 실리사이데이션 저지막 상에 상기 기판 상의 입출력 보호 회로(I/O protection circuit) 영역(미도시)을 덮는 제5 포토레지스트 패턴을 형성 후, 상기 실리사이데이션 저지막을 제거하여 상기 제5 포토레지스트 패턴 하부의 실리사이데이션 저지막 패턴(미도시)을 형성한다. 실리사이데이션 저지막 또한 산화막과 질화막의 복합막이며, 그 증착은 700℃~800℃에서 진행하는 고온증착공정이다.
이어서, 상기 제5 포토레지스트 패턴을 제거하고, 상기 실리사이데이션 저지막 패턴(미도시)을 포함하는 상기 반도체기판(10)을 샐리시데이션(Salicidation; Self Aligned Silicidation)한다. 이로써, 상기 실리사이데이션 저지막 패턴(미도시) 하부의 입출력 보호 회로(I/O protection circuit) 영역(미도시)을 제외한 상기 활성영역들(11, 13) 상의 상기 게이트 전극들(35a, 35b) 상부 및 상기 게이트 전극 스페이서들(55) 주변의 상기 소오스/드레인 영역(11b, 13b)들에 실리사이드(silicide; 17)가 형성된다.
상술한 바와 같이 종래 기술에 따르면, 엔모스 및 피모스 각각의 소오스/드레인 신장(SDE) 영역 형성과 엔모스 및 피모스 각각의 소오스/드레인 영역 형성을 위해 총 4번의 포토공정을 진행하여야 하므로, 공정이 복잡해져 공정원가가 과다해지며, 포토레지스트를 제거할 때마다 트랜지스터가 열화될 우려가 있다.
또한, 고온증착공정인 게이트 스페이서막 형성공정과 샐리시데이션 저지막 형성공정을 모두 실시함에 따라, 트랜지스터의 쇼트 채널 효과(SCE) 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 포토공정 수 감소를 통한 공정 단순화 및 이로 인한 공정원가 절감을 도모할 수 있는 소오스/드레인 신장(SDE) 영역을 가지는 씨모스(CMOS) 제조방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 트랜지스터의 쇼트 채널 효과(SCE) 특성을 향상시킬 수 있는 소오스/드레인 신장(SDE) 영역을 가지는 씨모스(CMOS) 제조방법을 제공함에 있다.
도 1a 내지 도 1e는 종래의 소오스/드레인 신장(SDE)구조를 가지는 씨모스(CMOS)의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 소오스/드레인 신장(SDE)구조를 가지는 씨모스(CMOS)의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
110 : 엔모스 활성영역 130 : 피모스 활성영역
110a, 130a : 소오스/드레인 신장(SDE)영역
110b, 130b : 소오스/드레인 영역 110c, 130c : 포켓 영역
450, 470 : 오프셋 스페이서 510, 530: 희생 스페이서
650 : 게이트 스페이서 170 : 실리사이드 형성 영역
상기 기술적 과제들을 이루기 위하여 본 발명은 소오스/드레인 신장(SDE) 영역을 가지는 씨모스(CMOS) 제조방법을 제공한다.
이 방법은 반도체기판에 서로 이격된 제1 및 제2 활성영역들을 한정하는 것을 포함한다. 상기 제1 및 제2 활성영역들 상부에 각각 제1 및 제2 게이트 전극들을 형성한다. 상기 제1 및 제2 게이트 전극들을 갖는 상기 반도체기판의 전면 상에 희생 스페이서막을 형성한다. 상기 희생 스페이서막을 이방성 식각하여 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제1 및 제2 희생 스페이서들을 형성한다. 상기 제1 및 제2 희생 스페이서들을 갖는 반도체기판 상에 제1 활성영역을 노출시키는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴, 상기 제1 게이트 전극 및 상기 제1 희생 스페이서를 마스크들로 사용하여 상기 제1 활성영역에 제1 불순물들을 주입하여 제1 도전형의 소오스/드레인 영역을 형성한다. 상기 제1 희생 스페이서를 제거한 후, 상기 제1 포토레지스트 패턴 및 상기 제1 게이트 전극을 마스크들로 사용하여 상기 제1 활성영역에 제2 불순물들을 주입하여 상기 제1 게이트 전극 및 상기 제1 도전형의 소오스/드레인 영역 사이의 상기 제1 활성영역에 제1 도전형의 소오스/드레인 신장 영역을 형성한다. 상기 제1 포토레지스트 패턴을 제거한다. 상기 제1 포토레지스트 패턴이 제거된 반도체기판 상에 상기 제2 활성영역을 노출시키는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴, 상기 제2 게이트 전극 및 상기 제2 희생 스페이서를 마스크들로 사용하여 상기 제2 활성영역에 제3 불순물들을 주입하여 제2 도전형의 소오스/드레인 영역을 형성한다. 상기 제2 희생 스페이서를 제거한 후, 상기 제2 포토레지스트 패턴 및 상기 제2 게이트 전극을 마스크들로 사용하여 상기 제2 활성영역에 제4 불순물들을 주입하여 상기 제2 게이트 전극 및 상기 제2 도전형의 소오스/드레인 영역 사이의 상기 제2 활성영역에 제2 도전형의 소오스/드레인 신장 영역을 형성한다. 상기 제2 포토레지스트 패턴을 제거한다.
상기 희생 스페이서막을 형성하기 전에, 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제1 및 제2 오프셋 스페이서를 더욱 형성하는 것이 바람직하다. 이 경우, 상기 오프셋 스페이서들은 상기 희생 스페이서들과 상기 게이트 전극들 사이에 개재된다.
이와는 달리, 상기 희생 스페이서막을 형성하기 전에, 상기 게이트 전극들을 갖는 상기 반도체기판 상에 오프셋 스페이서막을 형성할 수 있다. 상기 희생 스페이서들을 형성한 후에, 상기 희생 스페이서들을 마스크로 하여 상기 오프셋 스페이서막을 식각함으로써 상기 희생 스페이서들 및 상기 게이트 전극들 사이에 개재된 제1 및 제2 예비 오프셋 스페이서들을 형성하되, 상기 예비 오프셋 스페이서들의 하부영역들은 수평방향으로 연장되어 희생 스페이서들 및 상기 활성영역들 사이에개재된 연장부들을 갖도록 형성한다. 상기 제1 도전형의 소오스/드레인 신장(SDE) 영역을 형성하기 전에, 상기 제1 희생 스페이서를 제거함으로써 노출된 상기 제1 예비 오프셋 스페이서의 상기 연장부를 제거하여 상기 제1 게이트 전극 측벽 상에 제1 오프셋 스페이서를 형성한다. 상기 제2 도전형의 소오스/드레인 신장(SDE) 영역을 형성하기 전에, 상기 제2 희생 스페이서를 제거함으로써 노출된 상기 제2 예비 오프셋 스페이서의 상기 연장부를 제거하여 상기 제2 게이트 전극 측벽 상에 제2 오프셋 스페이서를 형성한다.
상기 희생 스페이서들을 제거하는 것은 습식식각을 이용하는 것이 바람직하다.
상기 제2 포토레지스트 패턴을 제거한 후, 상기 게이트 전극들의 측벽들과 중첩되는 게이트 스페이서들을 더욱 형성하는 것이 바람직하다. 상기 게이트 스페이서들이 형성된 기판을 샐리사이데이션하여, 상기 게이트 전극들 상부 및 상기 게이트 스페이서들 주변의 활성영역들에 실리사이드를 형성한다.
상기 게이트 스페이서는 산화막과 질화막의 복합막으로 형성된 것이 바람직하다.
상기 제2 포토레지스트 패턴을 제거한 후, 상기 제2 도전형의 소오스/드레인 신장(SDE)영역이 형성된 기판 상에 실리사이데이션 저지막을 더욱 형성하는 것이 바람직하다. 상기 실리사이데이션 저지막이 형성된 기판 상의 소정영역에 제3 포토레지스트 패턴을 형성한다. 상기 제3 포토레지스트 패턴을 마스크로 하여 상기 실리사이데이션 저지막을 이방성 식각함으로써, 게이트 스페이서들을 형성함과 동시에 상기 제3 포토레지스트 패턴 하부에는 실리사이데이션 저지막 패턴을 형성한다. 상기 제3 포토레지스트 패턴을 제거하여 하부의 상기 실리사이데이션 저지막패턴을 노출시킨다. 상기 게이트 스페이서들과 상기 실리사이데이션 저지막 패턴이 형성된 기판을 샐리사이데이션하여, 상기 게이트 스페이서들과 상기 실리사이데이션 저지막 패턴이 형성된 영역을 제외한 상기 게이트 전극들 상부 및 상기 게이트 스페이서들 주변의 활성영역들에 실리사이드를 형성한다.
상기 실리사이데이션 저지막은 산화막과 질화막의 복합막으로 형성된 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 소오스/드레인 신장(SDE) 구조를 가지는 씨모스(CMOS)의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(100)에 서로 이격된 엔모스 활성영역(110)과 피모스 활성영역(130)을 한정한다. 상기 활성영역들(110, 130) 상에 게이트 절연막(200)과 엔모스 게이트 전극(311)들 및 피모스 게이트 전극(313)들을 형성한다. 상기 게이트 전극(311, 313)들을 갖는 반도체기판(100)의 전면 상에 오프셋 스페이서막(400)을 형성한다. 상기 오프셋 스페이서막 상에 희생 스페이서막(500)을 형성한다. 상기 오프셋 스페이서막(400)을 형성하는 공정은 생략될 수 있다. 이 경우에, 상기 게이트 전극들(311, 313)을 갖는 반도체기판(100)의 전면 상에 상기 희생 스페이서막(500)이 형성된다.
상기 오프셋 스페이서막(400)은 산화막과 질화막의 복합막인 것이 바람직하다.
상기 희생 스페이서막(500)은 스텝 커버리지(step coverage)가 90%이상이고 패턴 밀도에 따른 로딩 이펙트(loading effect)가 10%이하이며, 상기 희생 스페이서막(500)의 제거에 있어 상기 활성영역뿐 아니라 소자분리막 열화현상이 적은 물질인 것이 바람직하다.
상기 희생 스페이서는 ALD(Atomic Layer Deposition) 산화막일 수 있다. ALD산화막의 경우, 상기 조건 중 스텝 커버리지와 로딩 이펙트에 대한 조건을 만족한다. 희생 스페이서의 제거에 있어 상기 활성영역과 소자분리막 열화현상을 줄이기 위해 다공성막으로 형성하는 것이 바람직하며, 이를 위해 500℃이하에서 증착하는 것이 바람직하다.
도 2b를 참조하면, 상기 희생 스페이서막(500)을 이방성 식각하여 상기 오프셋 스페이서막(400)을 노출시킴과 동시에, 상기 엔모스 및 피모스 게이트 전극들(311, 313)의 측벽들과 각각 중첩되는 엔모스 희생 스페이서(510)들 및 피모스 희생 스페이서(530)들을 형성한다. 상기 희생 스페이서들(510, 530)을 식각마스크로 하여 상기 노출된 오프셋 스페이서막(400)을 식각함으로써 상기 희생 스페이서들 (510, 530)및 상기 게이트 전극들(311, 313) 사이에 개재된 엔모스 및 피모스 예비 오프셋 스페이서들(410, 430)을 형성하되, 상기 예비 오프셋 스페이서들(410, 430)의 하부영역들은 수평방향으로 연장되어 희생 스페이서들(510, 530) 및 상기 활성영역들(110, 130) 사이에 개재된 연장부들(410a, 430a)을 갖도록 형성한다. 상기 오프셋 스페이서막(400)을 형성하는 공정이 생략된 경우라면, 예비 오프셋 스페이서들(410, 430)을 형성하는 공정도 생략되므로 상기 게이트 전극들(311, 313)의 측벽 상에는 상기 희생 스페이서들(510, 530)이 형성된다.
이어서, 상기 희생 스페이서들(510, 530)과 상기 예비 오프셋 스페이서(410, 430)들을 갖는 반도체기판(100) 상에 엔모스 활성영역(110)을 노출시키는 제1 포토레지스트 패턴(910)을 형성한다. 상기 제1 포토레지스트 패턴(910), 상기 엔모스 게이트 전극(311)들, 상기 엔모스 희생 스페이서(510)들 및 상기 엔모스 예비 오프셋 스페이서(410)들을 마스크로 사용하여 엔형 소오스/드레인 불순물들을 주입한다. 이로써 상기 엔모스 희생 스페이서(510)들 주변의 엔모스 활성영역(110)에 엔모스 소오스/드레인 영역(110b)들이 형성된다.
도 2c를 참조하면, 상기 제1 포토레지스트 패턴(910)을 마스크로 하여 상기 엔모스 희생 스페이서(510)들을 제거하여 그 하부의 엔모스 예비 오프셋 스페이서(410)들을 노출시킨다. 상기 노출된 엔모스 예비 오프셋 스페이서(410)들을 이방성 식각함으로써 상기 연장부(410a)들을 제거하여 엔모스 오프셋 스페이서(450)들을 형성한다. 상기 오프셋 스페이서(450)는 트랜지스터의 쇼트 채널 효과(SCE) 특성 개선을 위해 형성되는 것이 바람직하다.
상기 엔모스 희생 스페이서(510)들을 제거하는 것은 습식식각을 이용하는 것이 바람직하다.
이어서, 상기 제1 포토레지스트 패턴(910), 상기 엔모스 게이트 전극(311)들 및 상기 엔모스 오프셋 스페이서(450)들을 마스크로 사용하여 엔형 소오스/드레인 신장(SDE) 불순물들과 피형 포켓 불순물들을 차례로 주입한다. 이로써, 상기 엔모스 오프셋 스페이서(450)들 및 상기 엔모스 소오스/드레인 영역(110b)들 사이의 상기 엔모스 활성영역(110)에 엔모스 소오스/드레인 신장(SDE) 영역(110a)들과 엔모스 포켓 영역(110c)들이 형성된다. 상기 엔모스 소오스/드레인 신장(SDE) 영역(110a)들과 엔모스 포겟 영역(110c)은 쇼트 채널 효과(SCE)특성을 개선시키기 위해 형성된다.
상술한 바와 같이, 엔모스 소오스/드레인 영역(110b) 형성 후 엔모스 희생 스페이서(510)를 제거하고, 같은 포토공정 내에서 엔모스 소오스/드레인 신장(SDE) 영역(110a)을 형성함으로써, 포토공정 수의 감소를 도모할 수 있다.
도 2d를 참조하면, 상기 제1 포토레지스트 패턴(910)을 제거한 후, 피모스 활성영역(130)을 노출시키는 제2 포토레지스트 패턴(920)을 형성한다. 상기 제2 포토레지스트 패턴(920), 상기 피모스 게이트 전극(313)들, 상기 피모스 희생 스페이서(530)들 및 상기 피모스 예비 오프셋 스페이서(430)들을 마스크로 사용하여 피형 소오스/드레인 불순물들을 주입한다. 이로써 상기 피모스 희생 스페이서(530)들 주변의 피모스 활성영역(130)에 피모스 소오스/드레인 영역(130b)들이 형성된다.
도 2e를 참조하면, 상기 제2 포토레지스트 패턴(920)을 마스크로 하여 상기 피모스 희생 스페이서(530)들을 제거하여 그 하부의 피모스 예비 오프셋 스페이서(430)들을 노출시킨다. 상기 노출된 피모스 예비 오프셋 스페이서(430)들을 이방성 식각함으로써 상기 연장부(430a)들을 제거하여 피모스 오프셋 스페이서(470)들을 형성한다. 상기 오프셋 스페이서(470)는 트랜지스터의 쇼트 채널 효과(SCE) 특성 개선을 위해 형성되는 것이 바람직하다.
상기 피모스 희생 스페이서(530)들을 제거하는 것은 습식식각을 이용하는 것이 바람직하다.
이어서, 상기 제2 포토레지스트 패턴(920), 상기 피모스 게이트 전극(313)들 및 상기 피모스 오프셋 스페이서(470)들을 마스크로 사용하여 피형 소오스/드레인 신장(SDE) 불순물들과 엔형 포켓 불순물들을 차례로 주입한다. 이로써, 상기 피모스 오프셋 스페이서(470)들 및 상기 피모스 소오스/드레인 영역(130b)들 사이의 상기 피모스 활성영역(130)에 피모스 소오스/드레인 신장(SDE) 영역(130a)들과 피모스 포켓 영역(130c)들이 형성된다. 상기 피모스 소오스/드레인 신장(SDE) 영역(130a)들과 피모스 포겟 영역(130c)들은 쇼트 채널 효과(SCE)특성을 개선시키기 위해 형성된다.
상술한 바와 같이, 피모스 소오스/드레인 영역(130b) 형성 후 피모스 희생 스페이서(530)를 제거하고, 같은 포토공정 내에서 피모스 소오스/드레인 신장(SDE) 영역(130a)을 형성함으로써, 포토공정 수의 감소를 도모할 수 있다.
위와 같이, 엔모스 소오스/드레인 영역(110b) 형성 및 엔모스 소오스/드레인신장(SDE) 영역(110a)을 형성한 후에, 피모스 소오스/드레인 영역(130b) 형성 및 피모스 소오스/드레인 신장(SDE) 영역(130a)을 형성할 수도 있고, 그 반대 순서의 공정진행 또한 가능하다.
도 2f를 참조하면, 상기 제2 포토레지스트 패턴(920)을 제거한 후, 상기 엔모스와 피모스의 소오스/드레인 신장(SDE) 영역(110a, 130a)들이 형성된 반도체기판(100) 전면 상에 실리사이데이션 저지막(600)을 형성하는 것이 바람직하다.
상기 실리사이데이션 저지막(600)은 산화막과 질화막의 복합막인 것이 바람직하다. 상기 실리사이데이션 저지막(600)의 형성은 700℃~800℃에서 진행하는 고온증착공정이다.
도 2g를 참조하면, 상기 실리사이데이션 저지막(600) 상에 상기 기판 상의 입출력 보호 회로(I/O protection circuit) 영역(미도시)을 덮는 제3 포토레지스트 패턴을 형성한다. 상기 제3 포토레지스트 패턴(미도시)을 마스크로 하여 상기 실리사이데이션 저지막(600)을 이방성 식각함으로써, 상기 활성영역들(110, 130)상의 게이트 전극들(311, 313) 측벽과 중첩되는 게이트 스페이서(650)를 형성함과 동시에 상기 제3 포토레지스트 패턴 하부에는 상기 실리사이데이션 저지막 패턴(미도시)을 형성한다.
이어서, 제3 포토레지스트 패턴를 제거하여 상기 실리사이데이션 저지막 패턴(미도시)을 노출시킨 후, 상기 반도체기판(100)을 샐리시데이션(Salicidation; Self Aligned Silicidation)한다. 이로써, 상기 실리사이데이션 저지막 패턴(미도시) 하부의 입출력 보호 회로(I/O protection circuit) 영역(미도시)과 실리사이데이션 저지막인 게이트 스페이서(650)를 제외한 나머지 영역들 즉, 상기 활성영역(110, 130)상의 상기 게이트 전극들(311, 313) 상부 및 상기 게이트 스페이서(650) 주변의 소오스/드레인 영역들(110b, 130b)에 실리사이드(silicide; 170)가 형성된다.
상기 실리사이드는 상기 게이트 전극들(311, 313) 상부와 상기 소오스/드레인 영역들(110b, 130b)의 면저항(sheet resistance)을 낮추어 줌으로써 반도체 소자의 고속동작을 가능케 한다. 그러나, 입출력 보호 회로 영역(미도시)은 면저항이 낮을 경우 정전기에 취약하게 되므로 실리사이데이션 저지막 패턴(미도시)을 형성하여 실리사이드 형성을 방지한다. 또한 실리사이데이션 저지막인 게이트 스페이서(650)에도 실리사이드가 형성되지 않으므로, 상기 게이트 전극들(311, 313) 상부 및 상기 소오스/드레인 영역들(110b, 130b)간의 쇼트를 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면, 소오스/드레인 영역 형성 후 희생 스페이서를 제거하여 같은 포토공정 내에서 소오스/드레인 신장(SDE) 영역을 형성함으로써, 포토공정 수의 감소를 도모할 수 있다. 결과적으로 공정단순화와 이로 인한 원가절감이 가능하다.
또한, 게이트 스페이서와 실리사이데이션 저지막 패턴을 동시에 형성함으로써, 소오스/드레인 신장(SDE) 영역 형성 후의 고온증착공정을 줄여 트랜지스터의 쇼트 채널 효과(SCE) 특성을 향상시킬 수 있다.

Claims (8)

  1. 반도체기판에 서로 이격된 제1 및 제2 활성영역들을 한정하고;
    상기 제1 및 제2 활성영역들 상부에 각각 제1 및 제2 게이트 전극들을 형성하고;
    상기 제1 및 제2 게이트 전극들을 갖는 상기 반도체기판의 전면 상에 희생 스페이서막을 형성하고;
    상기 희생 스페이서막을 이방성 식각하여 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제1 및 제2 희생 스페이서들을 형성하고;
    상기 제1 및 제2 희생 스페이서들을 갖는 반도체기판 상에 제1 활성영역을 노출시키는 제1 포토레지스트 패턴을 형성하고;
    상기 제1 포토레지스트 패턴, 상기 제1 게이트 전극 및 상기 제1 희생 스페이서를 마스크들로 사용하여 상기 제1 활성영역에 제1 불순물들을 주입하여 제1 도전형의 소오스/드레인 영역을 형성하고;
    상기 제1 희생 스페이서를 제거하고;
    상기 제1 포토레지스트 패턴 및 상기 제1 게이트 전극을 마스크들로 사용하여 상기 제1 활성영역에 제2 불순물들을 주입하여 상기 제1 게이트 전극 및 상기 제1 도전형의 소오스/드레인 영역 사이의 상기 제1 활성영역에 제1 도전형의 소오스/드레인 신장 영역을 형성하고;
    상기 제1 포토레지스트 패턴을 제거하고;
    상기 제1 포토레지스트 패턴이 제거된 반도체기판 상에 상기 제2 활성영역을 노출시키는 제2 포토레지스트 패턴을 형성하고;
    상기 제2 포토레지스트 패턴, 상기 제2 게이트 전극 및 상기 제2 희생 스페이서를 마스크들로 사용하여 상기 제2 활성영역에 제3 불순물들을 주입하여 제2 도전형의 소오스/드레인 영역을 형성하고;
    상기 제2 희생 스페이서를 제거하고;
    상기 제2 포토레지스트 패턴 및 상기 제2 게이트 전극을 마스크들로 사용하여 상기 제2 활성영역에 제4 불순물들을 주입하여 상기 제2 게이트 전극 및 상기 제2 도전형의 소오스/드레인 영역 사이의 상기 제2 활성영역에 제2 도전형의 소오스/드레인 신장 영역을 형성하고;
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 씨모스 제조방법.
  2. 제 1항에 있어서,
    상기 희생 스페이서막을 형성하기 전에,
    상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 제1 및 제2 오프셋 스페이서를 형성하는 것을 더욱 포함하는 씨모스 제조방법.
  3. 제 1항에 있어서,
    상기 희생 스페이서막을 형성하기 전에,
    상기 게이트 전극들을 갖는 상기 반도체기판 상에 오프셋 스페이서막을 형성하고;
    상기 희생 스페이서들을 형성한 후에,
    상기 희생 스페이서들을 마스크로 하여 상기 오프셋 스페이서막을 식각함으로써 상기 희생 스페이서들 및 상기 게이트 전극들 사이에 개재된 제1 및 제2 예비 오프셋 스페이서들을 형성하되, 상기 예비 오프셋 스페이서들의 하부영역들은 수평방향으로 연장되어 희생 스페이서들 및 상기 활성영역들 사이에 개재된 연장부들을 갖도록 형성하고;
    상기 제1 도전형의 소오스/드레인 신장(SDE) 영역을 형성하기 전에,
    상기 제1 희생 스페이서를 제거함으로써 노출된 상기 제1 예비 오프셋 스페이서의 상기 연장부를 제거하여 상기 제1 게이트 전극 측벽 상에 제1 오프셋 스페이서를 형성하고;
    상기 제2 도전형의 소오스/드레인 신장(SDE) 영역을 형성하기 전에,
    상기 제2 희생 스페이서를 제거함으로써 노출된 상기 제2 예비 오프셋 스페이서의 상기 연장부를 제거하여 상기 제2 게이트 전극 측벽 상에 제2 오프셋 스페이서를 형성하는 것을 더욱 포함하는 씨모스 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 희생 스페이서들의 제거는
    습식식각을 이용하는 것을 특징으로 하는 씨모스 제조방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제2 포토레지스트 패턴을 제거한 후,
    상기 게이트 전극들의 측벽들과 중첩되는 게이트 스페이서들을 형성하고;
    상기 게이트 스페이서들이 형성된 기판을 샐리사이데이션하여, 상기 게이트 전극들 상부 및 상기 게이트 스페이서들 주변의 활성영역들에 실리사이드를 형성하는 것을 더욱 포함하는 씨모스 제조방법.
  6. 제 5항에 있어서,
    상기 게이트 스페이서는 산화막과 질화막의 복합막으로 형성된 것을 특징으로 하는 씨모스 제조방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제2 포토레지스트 패턴을 제거한 후,
    상기 제2 도전형의 소오스/드레인 신장(SDE)영역이 형성된 기판 상에 실리사이데이션 저지막을 형성하고;
    상기 실리사이데이션 저지막이 형성된 기판 상의 소정영역에 제3 포토레지스트 패턴을 형성하고;
    상기 제3 포토레지스트 패턴을 마스크로 하여 상기 실리사이데이션 저지막을 이방성 식각함으로써, 게이트 스페이서들을 형성함과 동시에 상기 제3 포토레지스트 패턴 하부에는 실리사이데이션 저지막 패턴을 형성하고;
    상기 제3 포토레지스트 패턴을 제거하여 하부의 상기 실리사이데이션 저지막패턴을 노출시키고;
    상기 게이트 스페이서들과 상기 실리사이데이션 저지막 패턴이 형성된 기판을 샐리사이데이션하여, 상기 게이트 스페이서들과 상기 실리사이데이션 저지막 패턴이 형성된 영역을 제외한 상기 게이트 전극들 상부 및 상기 게이트 스페이서들 주변의 활성영역들에 실리사이드를 형성하는 것을 더욱 포함하는 씨모스 제조방법.
  8. 제 7항에 있어서,
    상기 실리사이데이션 저지막은 산화막과 질화막의 복합막으로 형성된 것을 특징으로 하는 씨모스 제조방법.
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* Cited by examiner, † Cited by third party
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KR20120007589A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 반도체 장치의 제조 방법

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