CN111933642A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提出一种半导体器件及其制造方法，包括：提供一衬底；形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；分别形成第一栅极结构和第二栅极结构于所述第一区域和所述第二区域上；形成第一膜层于所述衬底上，所述第一膜层覆盖所述第一栅极结构和所述第二栅极结构；形成缓冲层于所述第一膜层上，所述缓冲层覆盖所述第一膜层；其中，所述缓冲层的厚度小于所述第一膜层的厚度；形成第二膜层于所述缓冲层上，所述第二膜层覆盖所述缓冲层，所述第二膜层的厚度大于所述第一膜层的厚度；移除位于所述第一区域或所述第二区域上的所述第二膜层和所述缓冲层。本发明提出的半导体器件的制造方法可以简化工艺制程。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
目前，在制造半导体器件时，可使用氮化硅在晶体管沟道中引发应力，从而调节沟道 中载流子迁移率。互补型金属氧化物半导体（Complementary Metal-Oxide-Semiconductor，CMOS）结构包括NMOS结构和PMOS结构，对于CMOS结构来说，需要在NMOS结构上沉积具有张应力（tensile stress）的氮化硅层，在PMOS结构上沉积具有压应力（compressive stress）的氮化硅层，以确保NMOS结构和PMOS结构的沟道中载流子具有相同的迁移率。
在现有技术中，通常需要多次使用光罩来定义出NMOS结构和PMOS结构，因此导致制程复杂，工作效率较低。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体器件的制造方法，以简化制程，提高工作效率。
为实现上述目的及其他目的，本发明提成一种半导体器件的制造方法，包括：
提供一衬底；
形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；
分别形成第一栅极结构和第二栅极结构于所述第一区域和所述第二区域上；
形成第一膜层于所述衬底上，所述第一膜层覆盖所述第一栅极结构和所述第二栅极结构；
形成缓冲层于所述第一膜层上，所述缓冲层覆盖所述第一膜层；其中，所述缓冲层的厚度小于所述第一膜层的厚度；
形成第二膜层于所述缓冲层上，所述第二膜层覆盖所述缓冲层，所述第二膜层的厚度大于所述第一膜层的厚度；
移除位于所述第一区域或所述第二区域上的所述第二膜层和所述缓冲层，暴露出所述第一膜层；
其中，所述第一膜层的应力类型和所述第二膜层的应力类型不同。
进一步地，所述第一区域和所述第二区域的离子掺杂类型不同。
进一步地，形成第一栅极结构和所述第二栅极结构的步骤包括：
形成栅极氧化层于所述衬底上；
形成多晶硅层于所述栅极氧化层上；
形成图案化的光阻层于所述多晶硅层上；
根据所述图案化的光阻层，依次刻蚀所述多晶硅层和所述栅极氧化层，以形成所述第一栅极结构和所述第二栅极结构。
进一步地，在形成所述第一膜层之前，还包括在所述第一栅极结构和所述第二栅极结构的两侧形成侧墙，所述侧墙位于所述衬底上。
进一步地，所述第一膜层的应力类型为张应力，所述第二膜层的应力类型为压应力。
进一步地，将保留有所述第二膜层的区域定义为PMOS区。
进一步地，所述第一膜层的应力类型为压应力，所述第二膜层的应力类型为张应力。
进一步地，将保留有所述第二膜层的区域定义为NMOS区。
进一步地，形成所述第一膜层或所述第二膜层的步骤包括：
将所述衬底放置在腔体内；
向所述腔体内通入硅烷和氨气，并对所述腔体进行加热，以在所述衬底上形成所述第一膜层或所述第二膜层。
进一步地，本发明还提出一种半导体器件，包括：
衬底；
浅沟槽隔离结构，位于衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；
第一栅极结构，位于所述第一区域上；
第二栅极结构，位于所述第二区域上；
第一膜层，位于所述衬底上，并覆盖所述第一栅极结构和所述第二栅极结构；
缓冲层，位于所述第一膜层上，所述第一膜层的厚度大于所述缓冲层的厚度；
第二膜层，位于所述缓冲层上，所述第二膜层的厚度大于所述第一膜层的厚度；
其中，所述第一膜层的应力类型和所述第二膜层的应力类型不同。
综上所述，本发明提出一种半导体器件及其制造方法，首先在衬底上形成第一栅极结构和第二栅极结构，第一栅极结构和第二栅极结构分别位于第一区域和第二区域上，然后在形成第一膜层和第二膜层，第一膜层覆盖第一栅极结构和第二栅极结构，第二膜层位于第一膜层上，第二膜层和第一膜层之间还具有缓冲层，第二膜层的厚度大于第一膜层的厚度。然后在第一栅极结构或者第二栅极结构上形成形成图案化的光阻层，然后将第一栅极结构或者第二栅极结构上的缓冲层和第二膜层移除，由于第一膜层的应力类型和第二膜层的应力类型不同，当第一膜层的应力类型为张应力，第二膜层的应力类型为压应力时，保留第二膜层的区域即为PMOS区；当第一膜层的应力类型为压应力，第二膜层的应力类型为张应力时，保留第二膜层的区域及为NMOS区；因此通过一次光罩即可定义出PMOS区和NMOS区，从而通过一次光罩即可定义出PMOS结构和NMOS结构。因此本发明提出的制造方法可以简化制程，提高工作效率。
附图说明
图1：本实施例提出的半导体器件的制造方法流程图。
图2：衬底的结构示意图。
图3：栅极氧化层和多晶硅层的结构示意图。
图4：第一栅极结构和第二栅极结构的结构示意图。
图5：氮化层的结构示意图。
图6：侧墙的结构示意图。
图7：第一膜层的结构示意图。
图8：缓冲层的结构示意图。
图9：第二膜层的结构示意图。
图10：图案化的光阻层的结构示意图。
图11：移除第一区域上的第二膜层和缓冲层的结构示意图。
图12：本实施例提出的半导体器件的结构示意图。
符号说明
101：衬底；102：浅沟槽隔离结构；103：第一区域；104：第二区域；105：栅极氧化层；1051：栅极介质层；106：多晶硅层；1061：栅极层：107：第一栅极结构；108：第二栅极结构；109：氮化层；110：侧墙；111：第一膜层：112：缓冲层；113：第二膜层；114：图案化的光阻层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提出一种半导体器件的制造方法，包括：
S1：提供一衬底；
S2：形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；
S3：分别形成第一栅极结构和第二栅极结构于所述第一区域和所述第二区域上；
S4：形成第一膜层于所述衬底上，所述第一膜层覆盖所述第一栅极结构和第二栅极结构；
S5：形成缓冲层于所述第一膜层上，所述缓冲层覆盖所述第一膜层；其中，所述缓冲层的厚度小于所述第一膜层的厚度；
S6：形成第二膜层于所述缓冲层上，所述第二膜层覆盖所述缓冲层，所述第二膜层的厚度大于所述第一膜层的厚度；
S7：移除位于所述第一区域或所述第二区域上的所述第二膜层和所述缓冲层，暴露出所述第一膜层。
如图2所示，在步骤S1-S2中，首先提供一衬底101，衬底101的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，所述衬底101还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，衬底101还包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底101仅以P型衬底作为示例。
如图2所示，在本实施例中，所述浅沟槽隔离结构102可以通过在衬底101内形成沟槽（未示出）后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构102的材料可以包括氮化硅、氧化硅或氮氧化硅等，所述浅沟槽隔离结构102的材料包括氧化硅。所述浅沟槽隔离结构102纵截面的形状可以根据实际需要进行设定，图2中以浅沟槽隔离结构102纵截面的形状包括倒梯形作为示例；当然，在一些实施例中，所述浅沟槽隔离结构102纵截面的形状还可以为U形等等。
如图2所示，浅沟槽隔离结构102将衬底101隔离成第一区域103和第二区域104，第一区域103和第二区域104均为有源区。第一区域103和第二区域104可以平行间隔排布，也可以根据实际需要任意排布。
如图2所示，在本实施例中，形成浅沟槽隔离结构102之后，形成第一区域103和第二区域104，然后向第一区域103和第二区域104内掺杂离子。第一区域103和第二区域104的离子掺杂类型不同。第一区域103的离子掺杂类型可以为第一离子类型，第二区域104的离子掺杂类型可以为第二离子类型。第一离子类型可以包括硼或铟，第二离子类型可以包括磷或砷。当然，第一区域103的离子掺杂类型也可为第二离子类型，第二区域104的离子掺杂类型也可以为第一离子类型。
如图3所示，在步骤S3中，在衬底101上依次形成栅极氧化层105和多晶硅层106。栅极氧化层105位于衬底101上，且覆盖第一区域103和第二区域106。多晶硅层106位于栅极氧化层105上，多晶硅层106覆盖栅极氧化层105，多晶硅层106的厚度可以大于栅极氧化层105。在本实施例中，可例如通过化学气相沉积（CVD）工艺形成栅极氧化层105，栅极氧化层105的材料可以为氧化硅或氮氧化硅。然后通过化学气相沉积工艺在栅极氧化层105上形成多晶硅层106。需要说明的是，在形成栅极氧化层105和多晶硅层106之后还需要进行退火。
如图3-图4所示，在形成多晶硅层106之后，然后在多晶硅层106形成光刻胶（图中未示出），然后进行曝光，显影，暴露出需要刻蚀的多晶硅层106，然后通过干法刻蚀，湿法刻蚀或干法刻蚀和湿法刻蚀的结合对多晶硅层106和栅极氧化层105进行刻蚀，形成第一栅极结构107和第二栅极结构108。第一栅极结构107位于第一区域103上，第二栅极结构108位于第二区域104上。第一栅极结构107和第二栅极结构108的结构一致。第一栅极结构107包括栅极介质层1051和栅极层1061，栅极层1061位于栅极介质层1051上。栅极氧化层105经过刻蚀工艺之后，形成栅极介质层1051。多晶硅层106经过刻蚀工艺之后，形成栅极层1061。
在一些实施例中，在形成第一栅极结构107和第二栅极结构108之后，还可以在第一栅极结构107和第二栅极结构108中形成硅化物层，该硅化物层位于栅极层1061顶部上。该硅化物层可以例如为硅化镍或硅化钛或硅化钴的一种。通过该硅化物层可以提高第一栅极结构107和第二栅极结构108的性能。
在一些实施例中，在形成第一栅极结构107和第二栅极结构108之后，还可以在位于第一栅极结构107，第二栅极结构108两侧的衬底101中进行掺杂，以形成源极和漏极（未显示）。源极和漏极位于第一区域103和第二区域104中。
如图5-图6所示，在形成第一栅极结构107和第二栅极结构108之后，然后在衬底101上沉积氮化层109，氮化层109覆盖第一栅极结构107和第二栅极结构108。本实施例可例如通过化学气相沉积工艺形成氮化层109。氮化层109用于形成侧墙110。在形成氮化层109之后，对氮化层109进行干法刻蚀，以在第一栅极结构107，第二栅极结构108的两侧均形成侧墙110。本实施例以第一栅极结构107两侧的侧墙110为例进行说明。
如图6所示，在本实施例中，该侧墙110的宽度从第一栅极结构107的顶部至底部逐渐变大，且侧墙110的侧壁为弧面。侧墙110均位于第一区域103中，且侧墙110与浅沟槽隔离结构102之间还具有一定的距离。
如图6所示，在本实施例中，该侧墙110的材料可以为氮化硅。在一些实施例中，侧墙110的材料还可以为氧化硅，氧化硅和氮化硅的层叠结构或者氧化硅-氮化硅-氧化硅的层叠结构。
如图7所示，在步骤S4中，在衬底101上形成第一膜层111，第一膜层111覆盖第一栅极结构107和第二栅极结构108，同时覆盖侧墙110。在本实施例中，例如通过化学气相沉积工艺形成第一膜层111。第一膜层111的材料可以为氮化硅。第一膜层111的形成步骤可以包括：将衬底101放置在腔体内，然后向腔体内通入硅烷和氨气，然后对腔体内进行加热，从而使得硅烷和氨气在衬底101上反应形成第一膜层111。通入硅烷的流量可以为50-60sccm；氨气的流量可以为40-50sccm。腔体内的温度可以为350-400℃。在一些实施例中，还可以向腔体内通入缓冲气体，例如氮气。需要说明的是，第一膜层111的厚度可以根据产品要求及工艺要求进行确定。第一膜层111的应力类型可以为张应力或压应力。本实施例中，第一膜层111的应力类型为张应力。
如图7所示，在一些实施例中，当形成的第一膜层111的应力类型为张应力时，还可以沉积的同时进行原位掺杂，掺入杂质镉或碳。在第一膜层111中掺入镉或碳可以提高第一膜层111的张应力。在一些实施例中，还可以对第一膜层111进入退火工艺，以提高第一膜层111的张应力。
如图8所示，在步骤S5中，在形成第一膜层111之后，在第一膜层111上形成缓冲层112，缓冲层112覆盖第一膜层111，同时缓冲层112覆盖第一栅极结构107和第二栅极结构108。在本实施例中，可以例如通过化学气相沉积工艺形成缓冲层112，缓冲层112的材料可以为碳化硅，碳氮化硅或碳氧化硅。由于缓冲层112具有高硬度，因此缓冲层112可以为蚀刻停止层。在本实施例中，缓冲层112的厚度小于第一膜层111的厚度。
如图9所示，在步骤S6中，在形成缓冲层112之后，在缓冲层112上形成第二膜层113。第二膜层113覆盖缓冲层112。第二膜层113的材料可以为氮化硅。在本实施例中，可例如通过等离子体增强化学气相沉积形成第二膜层113。沉积的温度可以在200-300℃，通过改变硅烷和氨气的流量，以及射频源的功率，可改变第二膜层113中氢的含量，即可形成具有压应力的第二膜层113。在本实施例中，射频的功率例如为1100-1200W，硅烷的流量例如为800-1000sccm，氨气的流量例如为400-700sccm，氮气的流量为10000-12000sccm。在形成第二膜层113之后，还可以对第二膜层113进行退火工艺。
如图9所示，在本实施例中，第一膜层111的应力类型为张应力，第二膜层113的应力类型为压应力。第二膜层113的厚度大于第一膜层111的厚度。当然，在一些实施例中，第一膜层111的应力类型为压应力，第二膜层113的应力类型为张应力。第二膜层113的厚度大于第一膜层111的厚度。总之，第一膜层111和第二膜层113的应力类型不同，且第二膜层113的厚度大于第一膜层111的厚度。
如图10-图11所示，在步骤S7中，在形成第二膜层113之后，在第二膜层113向形成图案化的光阻层114，图案化的光阻层114位于第二栅极结构108上，也就是位于第二区域104上，因此暴露出位于第一栅极结构107上的第二膜层113。然后通过刻蚀工艺移除位于第一栅极结构107上的第二膜层113。在本实施例中，刻蚀第二膜层113的方法可以为干法刻蚀，刻蚀气体可以是含氟的气体。刻蚀气体例如为CF4和CHF3，并掺入惰性气体氩气。CF4的流量例如为100-300sccm，CHF3的流量例如为100-300sccm，氩气的流量例如为100-300sccm。刻蚀气体的压力例如为50-100mtorr，射频源功率例如为200-300W。需要说明的时，在对第二膜层113进行刻蚀时，以缓冲层112作为停止层，防止刻蚀工艺对第一膜层111造成影响。在一些实施例中，还可以使用稀释的氢氟酸对第二膜层113进行刻蚀。在第二膜层113刻蚀完成之后，还需要移除掉位于第一栅极结构107上的缓冲层112，以暴露出位于第一栅极结构107上的第一膜层111。在本实施例中，例如通过稀释的氢氟酸来清洗掉位于第一栅极结构107上的缓冲层112。需要说明的是，还移除位于第一栅极结构107两侧的第二膜层113和缓冲层112。
如图12所示，在移除位于第一栅极结构107上的第二膜层113和缓冲层112之后，采用光阻灰化的方向，将图案化的光阻层114干法刻蚀去除，即可形成具有双应力膜的互补金属氧化物半导体晶体管。
如图12所示，在本实施例中，第一膜层111的应力类型为张应力，第二膜层113的应力类型为压应力。第一区域103上仅有第一膜层111，第二区域104上具有第一膜层111，缓冲层112和第二膜层113，由于第二膜层113的厚度大于第一膜层111的厚度，因此第二膜层113，缓冲层112和第一膜层111形成层叠结构，层叠结构产生的应力类型为压应力。因此可以将第一区域103定义为NMOS区，将第二区域104定义为PMOS区；同时可以将第一区域103上的第一栅极结构107和侧墙110定义为NMOS结构，将第二区域104上的第二栅极结构108和侧墙110定义为PMOS结构。因此，本实施例仅使用一次光罩，即可定义出NMOS区和PMOS区，从而可以简化制程。当然，在一些实施例中，还可以在移除位于第二区域104上的第二膜层113和缓冲层112；保留第一区域103上的第二膜层113和缓冲层112，因此可以将第一区域103定义为PMOS区，将第二区域104定义为NMOS区；从而将位于第一区域103上的第一栅极结构107和侧墙110定义为PMOS结构，将位于第二区域104上的第二栅极结构108和侧墙110定义为NMOS结构。
如图12所示，在一些实施例中，当第一膜层111的应力类型为压应力，第二膜层113的应力类型为张应力时。第一区域103上仅有第一膜层111，第二区域104上具有第一膜层111，缓冲层112和第二膜层113。由于第二膜层113的厚度大于第一膜层111的厚度，因此第一膜层111，缓冲层112和第二膜层113的形成层叠结构，层叠结构产生的应力类型为张应力，因此可以将第一区域103定义为PMOS区，将第二区域104定义为NMOS区；同时可以将位于第一区域103上第一栅极结构107和侧墙110定义为PMOS结构，将位于第二区域104上的第二栅极结构108和侧墙110定义为NMOS结构。因此，本实施例仅使用一次光罩，即可定义出NMOS区和PMOS区，从而可以简化制程。当然，在一些实施例中，当第一区域103上保留有第二膜层113，缓冲层112和第一膜层111，第二区域104上仅有第一膜层111，因此可以将第一区域103定义为NMOS区，将第二区域104定义为PMOS区；从而将位于第一区域103上的第一栅极结构107和侧墙110定义为NMOS结构，将位于第二区域104上的第二栅极结构108和侧墙110定义为PMOS结构。
如图12所示，本实施例还提出一种半导体器件，该半导体器件可以为互补型金属氧化物半导体结构，例如包括PMOS结构和NMOS结构。
如图12所示，该半导体器件包括一衬底101，该衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，所述衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。衬底101还可以为第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型。在本实施例中，衬底101以P型衬底作为示例。
如图12所示，在衬底101形成有多个浅沟槽隔离结构102，浅沟槽隔离结构102划分成多个有源区，本实施例仅显示出第一区域103和第二区域104。第一区域103和第二区域104通过浅沟槽隔离结构102隔开。第一区域103和第二区域104的离子掺杂类型不同。
如图12所示，在第一区域103和第二区域104上分别形成有第一栅极结构107和第二栅极结构108，第一栅极结构107和第二栅极结构108的两侧均具有侧墙110，侧墙110位于第一区域103或第二区域104中。第一栅极结构107和第二栅极结构108的结构一致，第一栅极结构107可以包括栅极介质层和栅极层，栅极层的厚度可以大于栅极介质层的厚度。栅极介质层位于第一区域103上，栅极层位于栅极介质层上。侧墙110的宽度从第一栅极结构107的顶部至底部的逐渐变大。栅极介质层的材料可以为氧化硅，栅极层的材料可以为多晶硅，侧墙110的材料为氮化硅或氧化硅和氮化硅的层叠结构。
如图12所示，在衬底101上还具有第一膜层111，第一膜层111覆盖第一栅极结构107和第二栅极结构108。第一膜层111的材料可以为氮化硅。第一膜层111的应力类型可以为张应力或压应力。在第二区域104的第一膜层111上还具有缓冲层112和第二膜层113，缓冲层112覆盖第二栅极结构108，第二膜层113覆盖缓冲层112。缓冲层112的厚度小于第一膜层111的厚度，第二膜层113的厚度大于第一膜层111的厚度，第一膜层111的应力类型和第二膜层113的应力类型不同。缓冲层112的材料可以为碳化硅，第二膜层113的材料可以为氮化硅。
如图12所示，在第一区域103上仅有第一膜层111，也就是第一栅极结构107上仅有第一膜层111。第二区域104上具有第一膜层111，缓冲层112和第二膜层113，也就是第二栅极结构108上具有第一膜层111，缓冲层112和第二膜层113。第一膜层111的应力类型为张应力，第二膜层113的应用类型为压应力。第一膜层111，缓冲层112和第二膜层113形成的层叠结构的应力类型为压应力，因此可以将第一区域103定义为NMOS区，将第二区域104定义为PMOS区。将位于第一区域103上的第一栅极结构107和侧墙110定义为NMOS结构；将位于第二区域104上的第二栅极结构108和侧墙110定义为PMOS结构。
如图12所示，当第一膜层111的应力类型为压应力，第二膜层113的应力类型为张应力时，第一膜层111，缓冲层112和第二膜层113形成的层叠结构的应力类型为张应力，因此可以将第一区域103定义为PMOS区，将第二区域104定义为NMOS区；同时可以将位于第一区域103上的第一栅极结构107和侧墙定义为PMOS结构；将位于第二区域104上的第二栅极结构108和侧墙110定义为NMOS结构。当然，在一些实施例中，PMOS结构和NMOS结构还可以包括源极和漏极。
如图12所示，在本实施例中，在第一栅极结构107上形成张应力的第一膜层111，同时将第一栅极结构107和侧墙110定义为NMOS晶体管，第一膜层111可以提高NMOS晶体管的导电沟道中载流子的迁移率，从而提高NMOS晶体管响应速率。
如图12所示，在本实施例中，在第二栅极结构108上形成具有压应力的层叠结构（第一膜层111，缓冲层112和第二膜层113），同时将第二栅极结构108和侧墙110定义为PMOS晶体管，该层叠结构可以提高PMOS晶体管空穴的迁移率，从而提高PMOS晶体管响应速率。
如图12所示，在本实施例中，该半导体器件可以应用于半导体集成电路中，可以缩小芯片面积和缩小寄生电容。所述集成电路例如是存储器电路，如随机存取存储器，动态随机存取存储器，同步随机存取存储器，静态随机存取存储器或只读存储器等等。所述集成电路还可以是逻辑器件，如可编程逻辑阵列，专用集成电路，合并式逻辑集成电路，射频电路或任意其他电路器件。所述集成电路还可以用于例如用户电子产品，如个人计算机，便携式计算机，游戏机，蜂窝式电话，个人数字助理，摄像机，数码相机，手机等各种电子产品中。
综上所述，本发明提出一种半导体器件及其制造方法，首先在衬底上形成第一栅极结构和第二栅极结构，第一栅极结构和第二栅极结构分别位于第一区域和第二区域上，然后在形成第一膜层和第二膜层，第一膜层覆盖第一栅极结构和第二栅极结构，第二膜层位于第一膜层上，第二膜层和第一膜层之间还具有缓冲层，第二膜层的厚度大于第一膜层的厚度。然后在第一栅极结构或者第二栅极结构上形成形成图案化的光阻层，然后将第一栅极结构或者第二栅极结构上的缓冲层和第二膜层移除，由于第一膜层的应力类型和第二膜层的应力类型不同，当第一膜层的应力类型为张应力，第二膜层的应力类型为压应力时，保留第二膜层的区域即为PMOS区；当第一膜层的应力类型为压应力，第二膜层的应力类型为张应力时，保留第二膜层的区域及为NMOS区；因此通过一次光罩即可定义出PMOS区和NMOS区，从而通过一次光罩即可定义出PMOS结构和NMOS结构。因此本发明提出的制造方法可以简化制程，提高工作效率。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；
分别形成第一栅极结构和第二栅极结构于所述第一区域和所述第二区域上；
形成第一膜层于所述衬底上，所述第一膜层覆盖所述第一栅极结构和所述第二栅极结构；
形成缓冲层于所述第一膜层上，所述缓冲层覆盖所述第一膜层；其中，所述缓冲层的厚度小于所述第一膜层的厚度；
形成第二膜层于所述缓冲层上，所述第二膜层覆盖所述缓冲层，所述第二膜层的厚度大于所述第一膜层的厚度；
移除位于所述第一区域或所述第二区域上的所述第二膜层和所述缓冲层，暴露出所述第一膜层；
其中，所述第一膜层的应力类型和所述第二膜层的应力类型不同。
2.根据权利要求1所述的制造方法，其特征在于，所述第一区域和所述第二区域的离子掺杂类型不同。
3.根据权利要求1所述的制造方法，其特征在于，形成所述第一栅极结构和所述第二栅极结构的步骤包括：
形成栅极氧化层于所述衬底上；
形成多晶硅层于所述栅极氧化层上；
形成图案化的光阻层于所述多晶硅层上；
根据所述图案化的光阻层，依次刻蚀所述多晶硅层和所述栅极氧化层，以形成所述第一栅极结构和所述第二栅极结构。
4.根据权利要求1所述的制造方法，其特征在于，在形成所述第一膜层之前，还包括在所述第一栅极结构和所述第二栅极结构的两侧形成侧墙，所述侧墙位于所述衬底上。
5.根据权利要求1所述的制造方法，其特征在于，所述第一膜层的应力类型为张应力，所述第二膜层的应力类型为压应力。
6.根据权利要求5所述的制造方法，其特征在于，将保留有所述第二膜层的区域定义为PMOS区。
7.根据权利要求1所述的制造方法，其特征在于，所述第一膜层的应力类型为压应力，所述第二膜层的应力类型为张应力。
8.根据权利要求7所述的制造方法，其特征在于，将保留有所述第二膜层的区域定义为NMOS区。
9.根据权利要求1所述的制造方法，其特征在于，形成所述第一膜层或所述第二膜层的步骤包括：
将所述衬底放置在腔体内；
向所述腔体内通入硅烷和氨气，并对所述腔体进行加热，以在所述衬底上形成所述第一膜层或所述第二膜层。
10.一种半导体器件，其特征在于，包括：
衬底；
浅沟槽隔离结构，位于所述衬底中，所述浅沟槽隔离结构将所述衬底隔离成第一区域和第二区域；
第一栅极结构，位于所述第一区域上；
第二栅极结构，位于所述第二区域上；
第一膜层，位于所述衬底上，并覆盖所述第一栅极结构和所述第二栅极结构；
缓冲层，位于所述第一膜层上，所述第一膜层的厚度大于所述缓冲层的厚度；
第二膜层，位于所述缓冲层上，所述第二膜层的厚度大于所述第一膜层的厚度；
其中，所述第一膜层的应力类型和所述第二膜层的应力类型不同。
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