TWI534864B - 具凹入合併鰭及襯底的絕緣層上半導體鰭式場效電晶體用以加強應力偶合 - Google Patents

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Description

具凹入合併鰭及襯底的絕緣層上半導體鰭式場效電晶體用以加強應力偶合
本發明主要與製造於絕緣層上矽(SOI)基板上之半導體上的非平面式金氧半導體場效電晶體(MOSFETs)有關，其中該MOSFET具有一應力加強層。本發明特別有關於鰭式場效電晶體(FinFET)係具有一合併源汲區(其中該合併區為凹入)及一沉積於該鰭式場效電晶體之該源汲區與閘極堆疊上之應力調整層。
在一篇由T.Ghani等人所著，發表於2003年IEDM上，名為「A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors」的論文中，揭露了在nMOS元件中透過一氮化物層產生張應力，及在pMOS元件中透過凹入式矽鍺源汲極產生壓縮應力的技術。這些元件都是位於一塊狀矽基板上之平面的元件。
在一篇由H.S. Yang等人所著，發表於2004年IEEE的IEDM會議上，名為「Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing」的論文中，揭露了一使用雙重應力襯底(對nMOS為拉伸的應力，對pMOS為壓縮的應力)，並建構於SOI基板的平面元件。
在2005年IEDM會議上一篇名為「Integration and Optimization of Embedded SiGe,Compressive and Tensile Stressed Liner Films,and Stress Memorization in Advanced SOI CMOS Technology」的論文中，M.Hortsmann揭露了一用於部分空乏絕緣層上矽(PD-SOI)互補式金氧半 導體(CMOS)平面式基板的最佳化四方向應力整合。一嵌入式矽鍺的製程與一壓縮應力的襯底膜被用於PMOS內引發壓縮的應變(PMOS應力施加物)。一個應力記憶製程及一個拉伸應力的襯底膜則被用於n型金氧半導體內引發拉伸的應變(NMOS應力施加物)。
由Belyansky等人於2009年12月13日申請的美國專利申請案2009/0152638 A1，描述了一平面式互補金氧半導體(CMOS)電晶體，其中pFET具有一壓縮的氮化物應力層，而nFET具有一拉伸的氮化物層。除此之外，該p型與n型FET氮化物層可以分別被一壓縮氧化層及一拉伸氧化層所覆蓋。
在美國公開的專利申請案2006/0261411 A1中，Hareland等人揭露了一具有完全包圍通道之應力膜(即也在該通道下方)的三閘極元件。
由Atsushi Yagishita在2007年發表於IEEE，07年國際IC設計與技術會議(International Conference on IC Design and Technology 07簡稱ICICDT07)，一篇名為「FinFET SRAM Process Technology for hp32nm Node and Beyond」的論文中，揭露了當一鰭式電晶體的閘極寬度減少時，會減損電流驅動並產生高寄生電阻(增加源汲之串聯電阻)。該論文主張凸出的源汲可以減少寄生電阻、減少源汲之串聯電阻，並且改善電流驅動。該論文亦針對合併凸出源汲(即磊晶合併製程)提出警告，因為：(1)會造成閘極與源汲極間的電容值增加，及(2)增加相鄰nFET與pFET間形成短路的可能。
2006年十月，一篇由H.Shang發表於IEEE 2006年超大型積體電路技術論文摘要座談會，名為「Investigation of FinFET devices for 32nm Technologies and Beyond」的論文中，一鰭式場效電晶體的源汲(S/D)接觸的架構被提出，該架構中個別鰭在不需大型源汲接合墊的情況下，可於之後透過選擇性磊晶合併。根據Shang的研究，多閘極MOSFETs(例如鰭式FET及三閘極FET)是32nm節點與後續具有潛力的候選元件。然而Shang所關注的重點，包含形成狹窄且一致性的鰭，同時提供來自元件延伸區與接觸區的低串聯電阻。除此之外，該等鰭必須以一微腳距擺設，以有效使用佈線空間。先前Shang所主張使用大型源汲接合墊以作為簡化的接 觸架構的範例，並不適用於現實的技術。Shang研究了間隙壁的形成、透過選擇性矽磊晶之凸出源汲(RSD)、矽化以及一種透過選擇性磊晶合併的個別鰭之整合架構(不需大型源汲接合墊)。Shang指出在增加寄生電容與減少寄生電阻間存在著取捨(trade off)。
在美國專利第7851865 B2號，Anderson揭露了位於SOI上的一鰭式FET，該電晶體鰭被沉積在依序位於鰭上一磊晶層上的導電物質(矽化物)所合併。要注意的是，Anderson專利的磊晶層並未將鰭合併，而是由該矽化物將鰭合併。
在美國公開的專利申請案2008/0067613 A1中，Anderson等人揭露一介於鰭間的繞帶，其可包括某些凸出而比其他源汲還要高的源汲。
一篇由H.Kawaski等人發表於2009年IEDM會議名為「Challenges and Solutions of FinFET Integration in an SRAM Cell and a Logic Circuit for 22nm Node and Beyond」的論文，揭露了合併鑽石狀的鰭。
一篇由S.Bangsaruntip發表於2009年IEDM會議名為「High Performance and High Uniform Gate-All-Around Silicon Nanowire MOSFETs with Wire Size Depending Scaling」的論文，揭露了位於SOI基板上、具有懸吊奈米線(而非鰭)的合併源汲。
美國公開的專利申請案2008/0230852 A1中，Yu揭露了在不同電晶體上的鰭可能擁有不一樣的高度。
本發明之一標的係提供一種在SOI基板上製造MOSFET的方法。該方法包含提供具有複數鰭的一基板並在該基板上形成一閘極堆疊。該閘極堆疊有至少一個側壁，側壁上形成一補償間隙壁。一磊晶膜成長基板上，其合併該鰭而形成一磊晶合併層。一虛設間隙壁形成於該部分閘極(以及該補償間隙壁)上，其延伸至該合併磊晶層上。在形成該虛設間隙壁後，該磊晶合併層的至少一部分被移除，以便形成一磊晶合併層間隙壁區域及磊晶合併層側壁。(選擇性地，該移除至少一部份的磊晶合併層會產生一凹入，是以形成一磊晶合併場區域)。接下來，形成具該磊晶合併 側壁(及具該磊晶合併場，如果該選擇有被使用)的一矽化物。最後，沉積一應力襯底於該基板上。
根據本發明的另一個態樣，提供具有鰭狀SOI基板的一MOSFET。該SOI基板包含一絕緣區。該MOSFET具有至少一邊側壁的閘極堆疊。相鄰該側壁為一補償間隙壁，且相鄰至少一部份該補償間隙壁的是一虛設間隙壁。該MOSFET也至少具有一磊晶合併層，其包含了一間隙壁區域，係夾在該絕緣區上及該虛設間隙壁下。在另一個區域，該MOSFET有一場矽化物位於該絕緣上。一應力襯底位於場矽化物上並選擇性地可以同時位於MOSFET的其他區域(例如：該閘極堆疊)。
根據本發明之更另一態樣，一MOSFET具有一源極、一汲極以及一閘極堆疊分隔該源極與汲極。此外，有一通道位於該閘極堆疊下。一矽化物層位於該源極與閘極上，使該矽化物的一部分與該通道垂直。最後，該MOSFET有一應力襯底位於該閘極堆疊及基板上。
一凹入磊晶合併層的優點在於，該襯底與該通道越接近會對通道形成應力傳導的改善，且相較於非凹入3D元件改善了元件的性能。該凹入磊晶合併層區域更進一步的優點在於一垂直矽化物形成於該通道的平面上因而降低延展電阻(spreading resistance)。一個額外的優點在於，透過源汲離子植入後形成虛設間隙壁，該閘極受到屏障而免於可能的矽化物侵蝕以減少該閘極短路的可能性。再另一優點，由於較低的PC對epi邊緣電容(PC-to-epi fringe capacitance)使得有效開關電容(Ceff)減少。
本發明之其他特性與優點將會在結合所附圖的描述後更為明顯，其中圖裡相同的元件符號代表著相同或類似的部分。
10‧‧‧提供一具鰭基板
20‧‧‧形成閘極
30‧‧‧形成補償間隙壁
40‧‧‧沉積磊晶及合併鰭
50‧‧‧形成虛設間隙壁
60‧‧‧凹入合併磊晶
70‧‧‧形成矽化物
80‧‧‧沉積應力襯底
100‧‧‧基板
105‧‧‧鰭
105’‧‧‧磊晶合併層
110‧‧‧高介電常數材料
115‧‧‧金屬閘極
117‧‧‧硬遮罩
120‧‧‧補償間隙壁
122/123‧‧‧源極/汲極
125‧‧‧虛設間隙壁
127‧‧‧磊晶合併側壁
128‧‧‧磊晶合併場區域
129‧‧‧磊晶合併間隙壁區域
130‧‧‧場矽化物
131‧‧‧側壁矽化物
132‧‧‧側壁矽化物131之高度
135‧‧‧應力襯底
140‧‧‧側壁矽化物131與閘極堆疊側壁145間之距離
145‧‧‧閘極堆疊側壁
150‧‧‧磊晶合併間隙壁區域129之高度
155‧‧‧磊晶合併場區域128之厚度
160‧‧‧MOSFET
170‧‧‧MOSFET
180‧‧‧通道
圖1是一根據本發明的一實施例，製造一MOSFET的方法之流程圖。
圖2係說明根據本發明一實施例之一方法的起始點，其中提供一具有鰭的基板及一閘極堆疊。虛線代表沿Y軸方向的剖面示意圖進一步於圖2A與2B中說明。
圖2A係說明根據本發明的一實施例一方法的起始點之剖面示意圖，其係提供一具有鰭的基板及一閘極堆疊。該剖面示意圖沿隨著鰭之Y軸到該閘極堆疊下。
圖2B係說明根據本發明的一實施例一方法起始點之剖面示意圖，在該發明實施例中，提供一具有鰭的基板及一閘極堆疊。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖3A係說明根據本發明的一實施例，一MOSFET在補償間隙壁形成後的剖面圖。該剖面示意圖沿隨著鰭的Y軸到該閘極堆疊下。
圖3B係說明根據本發明的一實施例，一MOSFET在補償間隙壁形成後的剖面圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極。
圖4說明根據本發明方法步驟的一實施例，一MOSFET在一磊晶合併層形成後的剖面示意圖。虛線代表沿Y軸方向的剖面示意圖進一步於圖4A與4B中說明。
圖4A說明根據本發明的一實施例，一MOSFET在一磊晶合併層形成後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖4B說明根據本發明的一實施例，一MOSFET在一磊晶合併層形成後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖5A說明根據本發明的一實施例，一MOSFET在一虛設間隙壁形成後的剖面示意圖。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖5B說明根據本發明的一實施例，一MOSFET在一虛設間隙壁形成後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖6A說明根據本發明的一實施例，一MOSFET在使一磊晶合併層凹入後的剖面示意圖。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖6B說明根據本發明的一實施例，一MOSFET在使一磊晶合併層凹入後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖7A說明根據本發明的一實施例，一MOSFET在矽化後的剖面示意圖。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖7B說明根據本發明的一實施例，一MOSFET在矽化後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖8A說明根據本發明的一實施例，一MOSFET在應力襯底沉積後的剖面示意圖。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖8B說明根據本發明的一實施例，一MOSFET在應力襯底沉積後的剖面示意圖。根據本發明的一實施例，該剖面示意圖沿Y軸穿過該閘極堆疊。
圖9A說明根據本發明的一實施例所製造的一MOSFET，在該發明實施例中該全部磊晶合併場區域128已被全部消耗而形成該場矽化物130。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖9B說明根據本發明的一實施例所製造的一MOSFET，在該發明實施例中該全部磊晶合併場區域128已被全部消耗而形成該場矽化物130。該剖面示意圖沿Y軸穿過該閘極堆疊。
圖10A說明根據本發明的一實施例所製造的一MOSFET。該剖面示意圖沿隨著一合併鰭的Y軸到該閘極堆疊下。
圖10B說明根據本發明的一實施例所製造的一MOSFET。該剖面示意圖沿Y軸穿過該閘極堆疊。
本發明的基本原則在於，透過使一磊晶合併區域凹入並在該合併區域與閘極堆疊上形成一應力襯底，以製造一高性能的鰭式電晶體的方法。該方法將會連同圖1至8進行描述。本發明亦包含一鰭式場效電晶 體結構，具有一凹入的磊晶合併場區，一磊晶合併間隙壁區及一選擇性的垂直矽化物垂直於該基板。除了先前的圖外，該結構將進一步連同圖9至10進行描述。透過與接下來的實施例結合做成本發明詳細之描述。請注意該元件符號只是單純的元件符號，是以，該方法並不必然地受限於該元件符號的數字順序。
圖1是根據本發明的一實施例，製造高性能具有凹入磊晶合併場區域之鰭式場效電晶體的方法步驟之流程圖。步驟10為提供一具有鰭的基板，步驟20為形成一閘極堆疊；步驟30為形成鄰接該閘極堆疊的補償間隙壁；步驟40為成長一磊晶層，其合併該鰭而形成一磊晶合併層；步驟50為形成鄰接閘極堆疊之至少一部分的虛設間隙壁；步驟60為使該磊晶合併層凹入；步驟70為形成具磊晶合併層的矽化物；步驟80為沉積一應力襯底膜。每一個步驟將會在接下來仔細討論。
製造一具有凹入磊晶合併層區域的高性能鰭式場效電晶體開始於提供一基板100如圖2所示。該基板可以是絕緣層上半導體基板(SOI)。SOI基板係由三個部分所製成：一個底部塊狀半導體部、一埋入絕緣部(通常被稱為埋入氧化層buried oxide簡稱BOX)、以及一位於該BOX上的半導體層。在本申請案，位於該BOX上的該半導體層已被蝕刻形成鰭105。是以，在圖2中，元件符號100包含該基板的該塊狀半導體層及該BOX。位於該基板絕緣層上的該半導體即為鰭105。
繼續依圖2，一般而言，該BOX的該絕緣層是一氧化物，較佳為二氧化矽。在絕緣層上已被蝕刻形成鰭105的該半導體，可以是矽、以傳統之n型或p型摻雜物所摻雜的矽、鍺化矽(SiGe)、矽鍺碳(SiGeC)、碳化矽(SiC)，III-V族半導體化合物(例如：砷化銦鎵In1-xGaxAs、磷化銦InP、砷化鎵GaAs)或其他不同的選項。該鰭105的高度範圍可以從大約10nm到大約80nm以及介於之間，但較佳為30nm。該鰭的寬度範圍可以從大約5nm到大約50nm以及介於之間，但較佳為大約10到12nm。該等鰭的腳距(pitch)範圍可以從大約30nm到大約150nm以及介於之間，但較佳為大約40nm。
一閘極堆疊位於該基板上。該閘極堆疊包含兩個部分：一金 屬閘極115及一高介電常數材料110。圖2所示，該具有一金屬閘極115及高介電常數膜110(在此被稱為「high-k」)的SOI基板100，係使用習知的微影技術所形成。
從圖2可以看出該閘極堆疊走向大致與鰭105垂直並且跨越鰭105上。該虛線代表了沿Y軸所獲得鰭式場效電晶體的剖面示意圖之區域。例如，虛線A是沿著該基板100的Y軸，隨著一鰭105穿過該鰭105與閘極堆疊交錯處的一剖面示意圖。在圖2A中，該剖面示意圖顯示基板100、鰭105、high-k 110位於該鰭105上、該金屬閘極115位於該high-k 110上。選擇性地，可以有一硬遮罩117材料留在該金屬閘極115上。
圖2的虛線B也是沿該基板100的Y軸之一剖面示意圖，但這次只有在一區域，其中那裡只有一閘極堆疊。圖2B顯示其剖面示意圖。在圖2B中，有該基板100、high-k材料110、金屬閘極115。可以選擇性地有一硬遮罩117材料留在該金屬閘極115上。
high-k材料的例子包含但不限於，金屬氧化物例如：氧化鉿、氧化矽鉿、氮化鉿矽氧、氧化鑭、氧化鑭鋁、氧化锆、氧化矽锆、氮化锆矽氧、氧化钽、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。該high-k材料可以進一步包含摻雜物如鑭、鋁。沉積該high-k材料可以透過任何一種合適的製程，包含但不限於：原子層沉積(ALD)、分子沉積(MLD)、化學氣相沈積(CVD)、電漿激發化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDCVD)、快速升溫化學氣相沈積(RTCVD)、原址激化輔助沉積(in-situ radical assisted deposition)、超真空化學氣相沉積(UHVCVD)、金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、物理氣相沉積、濺鍍、蒸鍍、離子束沉積，電子束沉積、雷射輔助沉積、化學液相沉積，或任何上述方法的組合。較佳的沉積方法為原子層沉積。該高high-k的厚度範圍可從0.5nm到3nm，但較佳為10到20Å。
合適的金屬閘極材料可包含但不限於：摻雜多晶或非晶矽、鍺、鍺化矽、一金屬(例如：鎢、鈦、鉭、釕、鈷、銅、鋁、鉛、鉑、錫、銀、金)、一導電金屬化合材料(例如：氮化鉭、氮化鈦、矽化鎢、氮化鎢、 氧化釕、矽化鈷、矽化鎳)、奈米碳管、導電碳或任何那些材料的合適組合。該導電材料可以進一步包含在沉積過程或沉積後所併入的摻雜物。該金屬閘極較佳為包含氮化鈦的一底部層接著一多晶矽層。在該多晶矽層頂端可以有一硬遮罩117。該硬遮罩較佳或至少包含氧化矽(SiOx)，雖然也可以單獨或混合使用各種絕緣材料。含有矽及氮的薄膜也適合作為硬遮罩。前面所描述適合用來進行high-k沉積的製程可以用來形成該金屬閘極。該金屬閘極的厚度範圍可從10nm到100nm。在一較佳實施例中，氮化鈦層的厚度大約10nm，多晶矽層的厚度大約40nm到50nm。所沉積的該硬遮罩117，大約20nm，但是在蝕刻該閘極堆疊後可從大約0nm到10nm。
該閘極堆疊的總高度(high-k 110加上金屬閘極115)範圍可從10nm到超過100nm。該閘極堆疊總的總高度較佳超過該鰭大約15nm到40nm。在一較佳實施例中，在步驟20，該閘極堆疊的總高度大約50nm到大約60nm並超過該鰭105大約20nm到30nm。
參考圖3A及3B，形成一補償間隙壁120鄰接該閘極堆疊。為形成一補償間隙壁120，將一薄膜沉積於該基板的該整個平面上然後進行非等向性蝕刻，意指該水平表面蝕刻的速度較該垂直表面快。除此之外，該等鰭的腳距與高度使該等鰭的垂直側壁比該閘極堆疊的垂直側壁還快被蝕刻。如此，當大部分的間隙壁材料從其他表面除去時，該間隙壁材料被留在該閘極堆積的側壁上。因此，補償間隙壁120形成於該閘極堆疊的該垂直側壁上。
在圖3A及3B中，該剖面示意圖顯示出該閘極堆疊的該側壁(亦即該金屬閘極115及high-k材料110的側壁)；據此，可以在這些剖面示意圖中看到該補償間隙壁120。該補償間隙壁120鄰接於該金屬閘極115及high-k材料110的垂直側壁。有些殘餘的補償間隙壁材料120可能會留在該金屬閘極的頂端上或任何殘留下來之硬遮罩材料117的頂端上，然而殘餘材料並沒有在圖中顯示出來。
沉積該補償間隙壁材料，從大約40 Å到大約80 Å以及介於之間，並且較佳是60Å。材料被蝕刻後，該補償間隙壁在其最寬的點可高達50 Å。
該補償間隙壁120可以由氧化矽、氮化矽、碳化矽、氮氧化矽、氮化碳化矽，且較佳為由一氮化矽膜。補償間隙壁120可以使用各種技術來沉積包含：物理氣相沉積、化學氣相沉積、原子層沉積。該補償間隙壁材料可透過具有氟化物之化學物質，例如但不限於：二氟甲烷(CH2F2)、三氟甲烷(CFH3)、四氟甲烷(CF4)、三氟化氮(NF3)及氟化物化學物質組合，以反應性離子蝕刻(RIE)的方式進行蝕刻。
在補償間隙壁120形成之後，可以進行一延伸離子植入。透過一個大約7度的角度植入，接著退火，摻雜物進入該鰭105並可延伸到該補償間隙壁120之下，朝向位於該閘極堆疊下的該鰭105區域(未顯示在圖3C中)。該摻雜物種類通常包含用於p型摻雜的硼或三氟化硼以及用於n型摻雜的砷或磷，雖然其他的種類也可能。在延伸植入後，進行退火。退火的溫度範圍可從大約攝氏800度到大約攝氏1080度以及介於之間。
形成一磊晶合併層。起初，該鰭105為分離的結構；然而，與該鰭105相同材料的一磊晶膜成長於鰭105上。當成長繼續時，該等鰭會越來越寬直到各個鰭105成長在一起。如此，該合併的鰭形成一大型的磊晶合併層105’。該成長製程可以包含一蝕刻要素，以使鰭105側壁上的成長為先而移除鰭105頂端上的成長。在這種狀況下，透過這樣的製程，該等鰭會側向地合併而不會成長得過於垂直。在該磊晶合併步驟後，該金屬閘極115挺立於磊晶合併層105’中。
如圖4所示，該磊晶合併層105’與原本該鰭105大概相同高度，然而，只要該磊晶合併層的頂端較該閘極堆疊的頂端為低，該高度可以有所變化。然而實際上未被閘極堆疊所覆蓋的鰭105與該磊晶合併層105’非常難以區別，他們在圖4中的表示只是為參考目的之用。既然該磊晶合併層105’只形成在該鰭105暴露出來的部分，該鰭105位於該閘極堆疊(high-k 110及金屬閘極115)下的部分無法側向地合併，並且留在該閘極堆疊下。
在圖4A中該剖面示意圖係沿著Y軸並穿越該鰭105。儘管該合併製程使得磊晶合併層105’非常難以從該鰭105區分出來，剖面示意圖4A僅為參考的目的標示出該鰭105。將並非位於該閘極堆疊下的該區域 標示為一磊晶合併層105’也是正確的，因為該區域現在是該磊晶合併層區的一部分。
在圖4B中，該剖面示意圖也沿著Y軸，但這次是穿過該磊晶合併層105’而非該原來的鰭105。是以，該磊晶合併材料被標示為105’。
在該磊晶合併層105’形成後，使用習知方法與材料，該層可以被植入摻雜物以形成該電晶體的源極與汲極(在此被稱為S/D)。
如圖5A及5B所示，製造具有凹入磊晶合併區域的一鰭式場效電晶體涉及形成該虛設間隙壁125。為形成一虛設間隙壁125，在整個基板的表面上沉積一薄膜然後以非等向性進行蝕刻，亦即水平面的蝕刻速度較垂直面的蝕刻速度快。如此，當大部分的間隙壁材料被從其他表面除去時，該間隙壁材料被留在該補償間隙壁120的側壁上。因此，形成鄰接金屬閘極115垂直側壁(其依序被補償間隙壁120所覆蓋)之該虛設間隙壁125。
在圖5A及5B中，該剖面示意圖顯示出該閘極堆疊的側壁(亦即該金屬閘極115及high-k材料110的側壁)，據此，可以在這些剖面示意圖中看到該虛設間隙壁125。該虛設間隙壁125鄰接該金屬閘極115，且較佳有該補償間隙壁120介於該虛設間隙壁125與金屬閘極115之間。須注意，該虛設間隙壁125並不會鄰接該high-k材料110的垂直側壁，因為該磊晶合併層105’阻擋了該虛設間隙壁125使其無法到達該閘極堆疊的底部。如此，在虛設間隙壁125形成後，該磊晶合併層105的一部分’暴露在外，而該磊晶合併層105’的另一部分則被該虛設間隙壁125所覆蓋。
有些殘餘之虛設間隙壁材料125可能會留在該金屬閘極的頂端上或任何殘留下來之硬遮罩材料117的頂端上。由於殘餘材料並非一較佳實施例，並未在圖中顯示。
當該虛設間隙壁材料被沉積時，大約10nm到大約50nm以及介於之間，較佳約40nm厚。在材料被蝕刻後，在最寬的點，該虛設間隙壁可達25nm，且在其最寬的點厚度較佳介於大約10nm到大約15nm。
虛設間隙壁125可以由氧化矽、氮化矽、碳化矽、氮氧化矽、氮化碳化矽膜，較佳為氮化矽(SixNyHz)膜所形成。虛設間隙壁125可以使 用各種技術來沉積包含：物理氣相沉積、化學氣相沉積、原子層沉積。該虛設間隙壁材料透過具有氟化物之化學物質，例如但不限於：二氟甲烷(CH2F2)、三氟甲烷(CFH3)、四氟甲烷(CF4)及氟化物化學物質組合，以反應性離子蝕刻的方式進行蝕刻。
如圖6A-B所示，製造具有凹入磊晶合併區域的一鰭式場效電晶體涉及移除磊晶合併層105’的一部分以形成一磊晶合併場區域128，一磊晶合併側壁127及一磊晶合併間隙壁區域129。該磊晶合併場區域128是該凹入蝕刻後留存之磊晶合併層105’暴露出來的部分。該磊晶合併場區域128厚度可以有所變化。磊晶合併場區域128的厚度可以小到5nm，而較佳大約10nm到大約25nm。
該磊晶合併側壁127，是由蝕刻該磊晶合併層105’暴露在外的部分所形成的結果，而該磊晶合併層105’位於該虛設間隙壁125下的部分則受保護不被蝕刻。該磊晶合併側壁127大體上是垂直的(亦即與該基板垂直)，並且從大約10nm到大約25nm高以及介於之間。
該磊晶合併間隙壁區域129是因受該虛設間隙壁125保護而未被蝕刻之該磊晶合併層105’的那一部分。如此，該磊晶合併間隙壁區域129有一高度大體上與鰭105的高度相等，其大致上與原來磊晶合併層105’的高度相等。
在圖6A及6B中，該剖面示意圖顯示出該閘極堆疊的側壁(亦即該金屬閘極115及high-k材料110的側壁)及虛設間隙壁125，據此，可以在這些剖面示意圖中看到該磊晶合併場區域128，該磊晶合併側壁127及該磊晶合併間隙壁區域129。如此，在凹入該磊晶合併層105’後，一磊晶合併場區域128及一磊晶合併側壁127被形成並暴露出來，同時一磊晶合併間隙壁區域129則被該虛設間隙壁125所覆蓋。
製造具有凹入磊晶合併區域的一鰭式場效電晶體涉及形成具有該磊晶合併場區域128之一矽化物130層，並同時形成具有該磊晶合併側壁127之一側壁矽化物131。
在圖7A及7B中，該剖面示意圖顯示出該閘極堆疊的側壁(亦即該金屬閘極115及high-k材料110的側壁)及虛設間隙壁125，據此， 可以在這些剖面示意圖中看到該磊晶合併場區域128，該磊晶合併側壁127及該磊晶合併間隙壁區域129。如此，可以在圖7A與7B看到具有該磊晶合併場區域128之該矽化物層130的形成，以及形成具有該磊晶合併側壁127之該側壁矽化物131的形成。
該矽化物是透過沉積一金屬膜然後加熱使其與磊晶合併場區域128及磊晶合併側壁127反應所形成。合適的金屬材料包含：銅、鎳、鎢、鉑、鉺、鐿。較佳的金屬是鎳，如此，較佳的矽化物為矽化鎳。該被如此沉積的金屬之厚度從大約10nm到大約50nm。當具有該沉積金屬的基板加熱到一溫度時，範圍從大約攝氏200度到大約攝氏600度及介於之間。
在矽化物形成期間，該磊晶合併場區域128的一部分會被消耗。因此，該矽化物層130的厚度可大約為5nm到大約為30nm，且較佳為10nm，同時該留下未被消耗的磊晶合併場區域128之厚度155可從大約0nm到大約15nm並介於之間，且較佳為5nm(見圖7A及7B)。同樣地，在矽化物形成期間，該磊晶合併側壁127的一部分可被消耗。因此，該側壁矽化物的厚度可大約為5nm到大約為30nm，且較佳為大約10nm。且該側壁矽化物131與該閘極堆疊側壁145間的該距離140從大約10nm到大約50nm並介於之間，且較佳為20nm(見圖7B)。需要注意，在磊晶合併場區域128，該側壁矽化物131可能比該矽化物層130要薄。
再如圖7A所示，需要注意到該矽化物層130水平地沿該磊晶合併場區域128形成。再者，一矽化物沿著該磊晶合併側壁127形成具有一矽化物側壁高度132的一矽化物側壁131。如圖7A中所示，該矽化物側壁131的該高度132是從該矽化物/磊晶合併場區域交界的底部向上量到與磊晶合併間隙壁區129頂端鄰接的該矽化物。在該矽化製程消耗該磊晶合併場區域128的其他實施例，該矽化物側壁131的該高度132，係從該矽化物/基板埋入絕緣體100交界的底部向上量到與該矽化物鄰接的磊晶合併間隙壁區域129頂端(見圖9A與9B)。該矽化物側壁131的該高度132，可以是5nm到大約50nm及介於之間。
最後如圖7B所示，應該要注意的是該磊晶合併間隙壁區域129的該高度150係從大約10nm到大約80nm及介於之間，較佳從大約30nm 到大約50nm及介於之間。
製造具有凹入磊晶合併區域的一鰭式場效電晶體需要於矽化形成後，在該基板上沉積一應力襯底135。在圖8A-B中所顯示的一較佳實施例，該應力襯底覆蓋了該鰭式場效電晶體的全部表面，如此，其亦位於該場區域128和該閘極堆疊(high-k 110與金屬閘極115)及該間隙壁(虛設間隙壁125與補償間隙壁120)上方。在其他實施例，該應力襯底可以恰好形成於下列之一或多個之上：該磊晶合併場區域128、該磊晶合併間隙壁區域129及該補償間隙壁120。
該應力襯底的材料可以包含對NFET具有拉伸應力的氧化矽、碳化矽、氮化矽、氮氧化矽、及氮氧化矽，且相同地對PFET具有壓縮應力的氧化矽、碳化矽、氮化矽、氮氧化矽、及氮氧化矽膜也可以使用。較佳使用具有拉伸應力的氮化矽於NFET、使用具有壓縮應力的氮化矽於PFET元件。該應力襯底的厚度可以從大約20nm到大約100nm及介於之間，而較佳為大約50nm。該應力襯底材料可以透過各種技術來沉積包含：物理氣相沉積、化學氣相沉積、原子層沉積。
從這裡開始接著習知MOSFET的形成步驟。由此，製造具有一凹入磊晶合併區域與垂直矽化物的高效能鰭式場效電晶體之描述可作出結論。當透過目前認為較佳的該實施例作為參考以描述本發明時，應理解本發明並不限於該揭露的實施例。相反地，本發明欲涵蓋該附加專利請求項之精神和範圍內所包含的各種修改和均等安排。該下列專利請求項之範圍應該以最廣的方式進行解讀，以包含所有這類的修改以及均等的結構與功能。
接下來，透過前面描述方法所製造的該鰭狀場效電晶體之實施例說明如下。
圖9A-9B說明透過一凹入磊晶合併方法製造具有一垂直矽化物的一MOSFET 160之實施例。圖9A為沿位於一接面的Y軸剖面示意圖，其中該閘極堆疊跨越一鰭105上。該MOSFET 160包含具有一埋入絕緣區100的一基板，一閘極堆疊位於該埋入絕緣區上，其中一閘極堆疊具有至少一側壁145。該閘極堆疊，如前所述，包含一high-k層110及一金屬 閘極115。該MOSFET 160也包含了鄰接該金屬閘極側壁的一補償間隙壁120，鄰接補償間隙壁之至少一部分的一虛設間隙壁125，位於具有埋入絕緣區100之基板上並位於虛設間隙壁125下的一磊晶合併間隙壁區域129。該MOSFET也有一場矽化物130位於具有埋入絕緣區100的基板上；及一應力襯底135位於該場矽化物130上。
除此之外該MOSFET 160有一磊晶合併側壁127。該磊晶合併側壁是該磊晶合併間隙壁區域129的一側壁。形成具有該磊晶合併側壁127的一側壁矽化物131。該側壁矽化物的高度132已於先前配合圖7A-B及步驟70(形成矽化物)描述過。
圖9B為沿於一接面之Y軸的剖面示意圖，其中該閘極堆疊並未跨越過鰭105，反而該閘極堆疊延伸到該基板埋入絕緣體100。如此，在圖9B，該MOSFET 160的磊晶合併間隙壁區域129鄰接該補償間隙壁120，而不是如圖9A一樣鄰接該鰭105。此外，在圖9B，該補償間隙壁120位於基板埋入氧化物100之上，但在圖9A，有一鰭105介於該補償間隙壁120及該基板埋入氧化物100之間。
除此之外該MOSFET 160如圖9B所示，有一距離140介於該側壁矽化物131及該閘極堆疊側壁145之間，其已於先前配合圖7B及步驟70(形成矽化物)描述過。
參考圖10A及10B，在一較佳的實施例中，一MOSFET 170也可以包含位於該場矽化物130及該基板埋入絕緣體100之間的一磊晶合併場區域128。這裡，在較佳的實施例中，該磊晶合併場區域128是存在的，因為並非所有的磊晶合併場區域都在步驟70的矽化物形成期間被消耗。典型來說，該磊晶合併間隙壁區域129有一厚度150，其較磊晶合併場區域128的厚度155還大。該磊晶合併間隙壁區域129的該厚度150與該磊晶合併場區域128的該厚度155，已於先前配合步驟70、圖7A及7B討論過了。
在另一實施例160或170的MOSFET，一壓力襯底135形成於該場矽化物130之上，較佳也在該閘極堆疊上，其包含該金屬閘極115及high-k層110。
參考圖10A，該MOSFET 170可以進一步描述為具有一源 極(122)/及一汲極(123)。在該等鰭105被合併以形成該磊晶合併層105’後，於步驟40形成該源極與汲極。因此，該源極/汲極(122/123)包含該磊晶合併場區域128及該磊晶合併間隙壁區域129。儘管未表示於圖10A中，該領域習知技藝者應可以理解一部分的該源極/汲極(122/123)也可以延伸到補償間隙壁120下方。該源極/汲極(122/123)甚至可以延伸到該閘極堆疊下，尤其是，當進行步驟30所描述的該延伸植入時。該鰭105介於該源極/汲極(122/123)之間且靠近該high-k層110的區域，被稱為該通道180。該通道位置(意指其長度)可以依據該摻雜而變化，因此，在圖10A中該通道以一個箭頭及參考編號180表示位於該鰭105的頂端。位於該通道之上的是該閘極堆疊，其包含該high-k層110及金屬閘極115。最後，因為該源極/汲極(122/123)包含該磊晶合併場區域128及磊晶合併側壁127，可以說一矽化物層(包含該場矽化物130及該側壁矽化物131)位於該源極與汲極之上，其中該矽化物層(側壁矽化物131)的一部分垂直於該通道。雖然該源極/汲極(122/123)與該通道所作之描述係參考圖10A，相同的概念適用於圖9A。
該凹入磊晶合併層的一個優點在於，相較於其他3D MOSFET該應力襯底較靠近該合併鰭/源汲區域的底部，並因此較靠近該電晶體的通道。且相較非凹入3D元件，該襯底越接近該通道，結果將改善對通道的應力傳輸並改善該元件的效能。特別是，在相同漏電流(leakage current,loff)下，相較於不具有凹入磊晶合併層及應力襯底所製造的非平面元件，利用本發明所製造的元件可以擁有10-25%更好的效能。是以，本發明使MOSFET在可以不需消耗太多能量在高速中運作。
在本發明的一實施例中，該凹入磊晶合併區有更進一步的優點在於，一垂直片段(vertical strip)的矽化物可以被有意地形成。該垂直矽化物係對於晶圓表面是垂直的，亦即與晶圓表面垂直。由於垂直，該矽化物也形成於該通道的平面中，且因此減少延展電阻。延展電阻是指當一載子通過源極或汲極區域所遭遇的電阻，一般而言為200到300 ohm-um，然而在本發明中，電阻減少了50-100 ohm-um。
本發明使用虛設間隙壁的實施例之額外優點在於，源極/汲極離子植入後形成該虛設間隙壁，接下來的矽化步驟期間，該閘極將會受 到保護免於可能的矽化物入侵。控制矽化物入侵以減少閘極短路可能性是很重要的；如此，該虛設間隙壁拓寬鰭式場效電晶體製造的製程窗(process window)。
本發明的另一優點在於，因較低的PC對epi邊緣電容(PC-to-epi fringe capacitances)使有效開關電容(effective switching capacitance,Ceff)減少。磊晶邊緣電容(epi-fringe capacitance)與閘極和磊晶膜(epi)間之耦合電容有關。電容耦合在3D元件的例子中特別嚴重，因為在該等鰭間存在一有限的閒置空間(dead space)。在該等鰭間之閒置空間被該閘極材料所覆蓋的地方寄生電容會增加。該寄生電容的增加是因為一有限閘極對磊晶(gate-to-epi)電容位於該等鰭與該外部磊晶間的閘極材料之處(亦即位於該等鰭與該磊晶間的閘極材料係被間隙壁物所分開的)。減少上述寄生電容的一種結構，將有助於顯著地減緩3-D結構的電容懲罰(capacitance penalty)。透過凹入該磊晶合併區域，電容的減少可以在10-20%的範圍內下降。
當透過目前認為較佳的該實施例作為參考以描述本發明時，應理解本發明並不限於揭露的實施例。相反地，本發明欲涵蓋該附加專利請求項之精神和範圍內所包含的各種修改和均等安排。特別是，使用(或不使用)各種補償間隙壁的組合、使用(或不使用)凸起的源汲以及該凹入的全部或部分重填，均在本說明書的範圍內。下列專利請求項之範圍應該以最廣的方式進行解讀，以包含所有這類的修改以及均等的結構與功能。
10‧‧‧提供一具鰭基板
20‧‧‧形成閘極
30‧‧‧形成補償間隙壁
40‧‧‧沉積磊晶及合併鰭
50‧‧‧形成虛設間隙壁
60‧‧‧凹入合併磊晶
70‧‧‧形成矽化物
80‧‧‧沉積應力襯底

Claims (19)

  1. 一種製造一場效電晶體的方法，包含：提供一具複數鰭的基板；形成在基板上之一閘極堆疊，其中該閘極堆疊有至少一個側壁；形成鄰接該閘極堆疊側壁之一補償間隙壁；成長一磊晶膜，該磊晶膜合併該鰭而形成一磊晶合併層；形成鄰接該補償間隙壁之至少一部分的一虛設間隙壁；除去該磊晶合併層之一部分，以形成一磊晶合併側壁與一磊晶合併間隙壁區域；形成具該磊晶合併側壁的一矽化物，以形成一側壁矽化物；及沉積一應力襯底於該基板上。
  2. 如申請專利範圍第1項所述方法，其中該除去該磊晶合併層之一部分的步驟亦形成一磊晶合併場區域。
  3. 如申請專利範圍第2項所述方法，進一步包含：形成具該磊晶合併場區域的一矽化物，以形成一場矽化物。
  4. 如申請專利範圍第1項所述方法，其中該側壁矽化物有一高度約5nm至約50nm。
  5. 如申請專利範圍第1項所述方法，進一步包含：植入一掺雜物於該鰭，以在該補償間隙壁下形成掺雜延伸。
  6. 如申請專利範圍第1項所述方法，進一步包含：植入一掺雜物於該磊晶合併層，以建造出一源極與一汲極。
  7. 一場效電晶體，包含：一基板具有複數鰭及一埋入絕緣區；一閘極堆疊位於該埋入絕緣區上，其中該閘極堆疊有至少一個側壁；一補償間隙壁鄰接於該閘極堆疊側壁；一虛設間隙壁鄰接至少一部份之該補償間隙壁；一磊晶合併場區域位於該絕緣區上，且位於該虛設間隙壁下；一場矽化物位於該埋入絕緣區上；及一應力襯底位於該場矽化物上。
  8. 如申請專利範圍第7項所述之場效電晶體，進一步包含：一磊晶合併側壁，其中該磊晶合併側壁為該磊晶合併間隙壁區域之一側壁。
  9. 如申請專利範圍第8項所述之場效電晶體，進一步包含：具該磊晶合併側壁之一側壁矽化物。
  10. 如申請專利範圍第9項所述之場效電晶體，其中該側壁矽化物有一高度約5nm至約50nm。
  11. 如申請專利範圍第9項所述之場效電晶體，其中該側壁矽化物與該閘極堆疊側壁之一距離約10nm至約50nm。
  12. 如申請專利範圍第7項所述之場效電晶體，其中該磊晶合併間隙壁區域鄰接該補償間隙壁。
  13. 如申請專利範圍第7項所述之場效電晶體，進一步包含：一磊晶合併場區域，位於該場矽化物與該埋入絕緣區之間，其中該磊晶合併間隙壁區域有一厚度，該厚度大於該磊晶合併場區域的一厚度。
  14. 如申請專利範圍第7項所述之場效電晶體，其中該磊晶合併間隙壁區域有一厚度約10nm至約80nm。
  15. 如申請專利範圍第7項所述之場效電晶體，其中該磊晶合併場區域有一厚度約5nm至約30nm。
  16. 如申請專利範圍第7項所述之場效電晶體，其中該應力襯底位於該閘極堆疊上。
  17. 如申請專利範圍第7項所述之場效電晶體，其中該複數鰭之其中一個的一部份位於該絕緣區與該閘極堆積之間。
  18. 如申請專利範圍第9項所述之場效電晶體，其中該補償間隙壁位於該鰭部分上。
  19. 如申請專利範圍第9項所述之場效電晶體，其中該磊晶合併間隙壁區域鄰接該鰭部分。
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