DE112012004932T5 - SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung - Google Patents

SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung Download PDF

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Abstract

FinFETs und Verfahren zur Herstellung von FinFETs mit einer vertieften Verspannungsschicht. Ein Verfahren schließt das Bereitstellen eines SOI-Substrats mit Rippen, das Bilden eines Gates über den Rippen, das Bilden eines Versatz-Abstandshalters auf dem Gate, das epitaktische Züchten einer Dünnschicht zum Verschmelzen der Rippen, das Abscheiden eines Dummy-Abstandshalters um das Gate herum und das Vertiefen der verschmolzenen epitaktischen Dünnschicht ein. Auf der vertieften verschmolzenen epitaktischen Dünnschicht wird dann ein Silicid gebildet, gefolgt von der Abscheidung einer Verspannungsdünnschicht über dem FinFET. Durch Verwenden eines Prozesses mit vertiefter und verschmolzener Epitaxieschicht kann ein MOSFET mit einem vertikalen Silicid (d. h., senkrecht zum Substrat) gebildet werden. Das senkrechte Silicid verbessert den Ausbreitungswiderstand.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein nicht-planare Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), die auf Halbleiter-auf-Isolator(SOI)-Substraten hergestellt werden, wobei der MOSFET eine verspannungsverbessernde Schicht aufweist. Insbesondere betrifft die Erfindung FinFETs mit einem verschmolzenen Source/Drain-Gebiet, in welchen das verschmolzene Gebiet vertieft ist, und mit einer Verspannungsanpassungsschicht, die über dem Source/Drain-Gebiet und einem Gate-Stapel des FinFET abgeschieden ist.
  • Beschreibung des Stands der Technik
  • In einem Artikel mit dem Titel ”A 90 nm High Volume Manufacturing Logic Technology Featuring Novel 45 nm Gate Length Strained Silicon CMOS Transistors” von T. Ghani et al. in IEDM 2003 werden eine Nitridschicht zur Erzeugung einer Zugspannung in nMOS-Einheiten und vertiefte SiGe-Source/Drains zur Erzeugung einer Druckspannung in pMOS-Einheiten offenbart. Die Einheiten sind planar auf einem massiven Siliciumsubstrat.
  • In einem Artikel mit dem Titel ”Dual Stress Liner for High Performance sub-45 nm Gate Length SOI CMOS Manufacturing” von H. S. Yang et al. in IEEE International Electronic Device Meeting 2004 wird eine auf einem SOI-Substrat hergestellte planare Einheit mit einer Doppelverspannungsschicht (Zugspannung an nMOS und Druckspannung an pMOS) offenbart.
  • In einem Artikel mit dem Titel ”Integration and Optimization of Embedded SiGe, Compressive and Tensile Stressed Liner Films, and Stress Memorization in Advanced SOI CMOS Technologies” in IEDM 2005 offenbart M. Hortsmann eine optimierte 4-Wege-Verspannungsintegration auf einem planaren CMOS-Substrat mit partiell verarmten SOI (PD-SOI). Ein Embedded-SiGe-Prozess und eine unter Druckspannung gesetzte Dünnschicht werden verwendet, um im PMOS eine Druckverspannung zu induzieren (PMOS-”Stressoren”). Ein Spannungsmemorisierungsprozess und eine unter Zugspannung gesetzte Dünnschicht werden verwendet, um im NMOS eine Zugverspannung zu induzieren (NMOS-”Stressoren”).
  • Die US-Patentanmeldung 2009/0152638 A1 von Belyansky et al., eingereicht am 13. Dez. 2009, beschreibt einen Planartransistor mit komplementärem Metall-Oxid-Halbleiter (CMOS), in welchem die pFETs eine Nitrid-Druckverspannungsschicht aufweisen und die nFETs eine Nitrid-Zugverspannungsschicht aufweisen. Zusätzlich kann auf der pFET- und nFET-Nitridschicht jeweils eine Oxid-Druckverspannungsschicht bzw. Oxid-Zugverspannungsschicht angeordnet sein.
  • In der veröffentlichten US-Patentanmeldung Nr. 2006/0261411 A1 offenbaren Hareland et al. eine Tri-Gate-Einheit mit einer Verspannungsdünnschicht, die den Kanal komplett umgibt (d. h., auch unterhalb des Kanals liegt).
  • In einem Artikel mit dem Titel ”FinFET SRAM Process Technology for hp32 nm Node and Beyond” von Atsushi Yagishita, veröffentlicht in 2007 IEEE ICICDT07, wird offenbart, dass eine Verringerung der FinFET-Breite die Stromansteuerung verschlechtert und zu einem hohen parasitären Widerstand (erhöhten Source/Drain-Reihenwiderstand) führt. Der Artikel stellt fest, dass erhöhte Source/Drains den parasitären Widerstand reduzieren, den S/D-Reihenwiderstand senken und den Treiberstrom verbessern. Der Artikel warnt vor der Verschmelzung erhöhter Source/Drains (d. h., vor einem epitaktischen Verschmelzungsprozess), da dies (1) die Kapazität zwischen dem Gate und der Source/Drain erhöht und (2) die Möglichkeit eines Kurzschlusses zwischen benachbarten nFET-Rippen und pFET-Rippen erhöht.
  • In einem Artikel mit dem Titel ”Investigation of FinFET devices for 32 nm Technologies and Beyond” von H. Shang in IEEE 2006 Symposium on VLSI Technology Digest of Technical Papers, Oktober 2006, wird ein FinFET-Source/Drain(S/D)-Kontaktsystem vorgeschlagen, wobei Einzelrippen ohne große S/D-Kontaktstellen später durch selektive Epitaxie verschmelzt werden können. Laut Shang sind Multi-Gate-MOSFETs (wie z. B. der FinFET und Tri-Gate-FET) potentielle Einheiten-Kandidaten für den 32-nm-Knoten und darüber hinaus. Shang zielt jedoch auf die Bildung schmaler und einheitlicher Rippen ab, während gleichzeitig ein niedriger Reihenwiderstand von den Erweiterungs- und Kontaktgebieten der Einheit gewährleistet wird. Zudem müssen die Rippen in einem feinen Abstand angeordnet sein, um die Layout-Fläche effizient zu nutzen. Frühere Veranschaulichungen verwenden große S/D-Kontaktstellen für ein vereinfachtes Kontaktsystem, was Shang ungeeignet für eine realistische Technologie hält. Shang untersucht die Abstandshalter-Bildung, erhöhte S/D (RSD) durch selektive Si-Epitaxie, Silicidierung und ein Integrationssystem für Einzelrippen (ohne große S/D-Kontaktflächen), die durch selektive Epitaxie verschmolzen werden. Laut Shang ist zwischen einer erhöhten parasitären Kapazität und einem verringerten parasitären Widerstand ein Kompromiss vorhanden.
  • In einem US-Patent Nr. 7 851 865 B2 offenbart Anderson einen FinFET auf SOI, wobei die Rippen durch ein leitfähiges Material (Silicid) verschmolzen sind, das über einer Epitaxieschicht abgeschieden ist, die ihrerseits über den Rippen liegt. Es ist anzumerken, dass Andersons Epitaxieschicht die Rippen nicht verschmilzt, statt dessen verschmilzt das Silicid die Rippen.
  • In der veröffentlichten US-Patentanmeldung Nr. 2008/0067613 A1 offenbaren Anderson et al. einen Streifen zwischen Rippen, was beinhalten kann, dass einige erhöhte Source/Drains höher sind als andere.
  • In einem Artikel mit dem Titel ”Challenges and Solutions of FinFET Integration in an SRAM Cell and a Logic Circuit for 22 nm Node and Beyond” in IEDM 2009 offenbaren H. Kawaski et al. verschmolzene rautenförmige Rippen.
  • In einem Artikel mit dem Titel ”High Performance and High Uniform Gate-All-Around Silicon Nanowire MOSFETs with Wire Size Dependent Scaling” von S. Bangsaruntip in IEDM 2009 werden verschmolzene Source/Drains auf einem SOI-Substrat mit aufgehängten Nanodrähten (statt Rippen) offenbart.
  • In der veröffentlichten US-Patentanmeldung Nr. US 2008/0230852 A1 offenbart Yu Rippen in verschiedenen Transistoren, die unterschiedliche Höhen aufweisen können.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Eine Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zur Herstellung von MOSFETs auf SOI-Substraten. Das Verfahren schließt das Bereitstellen eines Substrats mit einer Vielzahl von Rippen und das Bilden eines Gate-Stapels über dem Substrat ein. Der Gate-Stapel weist mindestens eine Seitenwand auf, auf welcher ein Versatz-Abstandshalter gebildet wird. Über dem Substrat wird eine epitaktische Dünnschicht gezüchtet, welche die Rippen verschmilzt, um eine epitaktische Verschmelzungsschicht zu bilden. Ein Dummy-Abstandshalter wird auf dem Teil des Gates (und des Versatz-Abstandshalters) gebildet, der über der epitaktischen Verschmelzungsschicht verläuft. Nach dem Bilden des Dummy-Abstandshalters wird mindestens ein Teil der epitaktischen Verschmelzungsschicht entfernt, was zur Bildung eines epitaktisch verschmolzenen Abstandshalter-Gebiets und einer epitaktisch verschmolzenen Seitenwand führt. (Optional führt die Entfernung eines Teils der epitaktischen Verschmelzungsschicht zu einer Vertiefung, wodurch auch ein epitaktisch verschmolzenes Feldgebiet entsteht). Dann wird mit der epitaktisch verschmolzenen Seitenwand (und dem epitaktisch verschmolzenen Feldgebiet, falls diese Option verwendet wird) ein Silicid gebildet. Schließlich wird über dem Substrat eine Verspannungsschicht abgeschieden.
  • Einem anderen Aspekt der Erfindung gemäß wird ein MOSFET mit einem SOI-Substrat mit Rippen bereitgestellt. Das SOI-Substrat schließt ein Isolator-Gebiet ein. Der MOSFET auch Gate-Stapel mit mindestens einer Seitenwand. Benachbart zur Seitenwand ist ein Versatz-Abstandshalter, und benachbart zu mindestens einem Teil des Versatz-Abstandshalters ist ein Dummy-Abstandshalter. Der MOSFET weist auch eine epitaktische Verschmelzungsschicht auf, die ein Abstandshalter-Gebiet einschließt, das über dem Isolator-Gebiet und unter dem Dummy-Abstandshalter liegt. In einem anderen Gebiet weist der MOSFET über dem Isolator ein Feld-Silicid auf. Eine Verspannungsschicht liegt über dem Feld-Silicid und kann optional gleichzeitig über anderen Bereichen des MOSFET (zum Beispiel dem Gate-Stapel) liegen.
  • Einem weiteren Aspekt der Erfindung gemäß weist ein MOSFET eine Source, einen Drain und einen Gate-Stapel auf, der die Source und den Drain trennt. Darüber hinaus ist unter dem Gate-Stapel ein Kanal angeordnet. Eine Silicid-Schicht ist so auf den Source und Drains angeordnet, dass ein Teil der Silicid-Schicht senkrecht zum Kanal ist. Schließlich weist der MOSFET über dem Gate-Stapel und dem Substrat eine Verspannungsschicht auf.
  • Ein Vorteil der vertieften epitaktischen Verschmelzungsschicht ist, dass die größere Nähe der Verspannungsschicht zum Kanal zu einer verbesserten Spannungsübertragung zum Kanal führt und die Einheiten-Leistung im Vergleich zu nicht vertieften 3D-Einheiten erhöht. Ein weiterer Vorteil des vertieften epitaktisch verschmolzenen Gebiets ist, dass in der Ebene des Kanals ein vertikales Silicid gebildet ist, wodurch der Ausbreitungswiderstand verringert wird. Ein zusätzlicher Vorteil ist, dass durch Bilden von Dummy-Abstandshaltern nach der Source/Drain-Ionenimplantation das Gate vor möglichem Silicid-Einwuchs geschützt wird, um die Möglichkeit eines Gate-Kurzschlusses zu minimieren. Noch ein Vorteil ist, dass die effektive Schaltkapazität (Ceff) aufgrund der niedrigeren PC-to-epi-Streukapazitäten reduziert wird.
  • Weitere Merkmale und Vorteile der Erfindung gehen in Verbindung mit der Beschreibung der beigefügten Zeichnungen hervor, wobei gleiche Bezugszeichen in allen Figuren gleiche oder vergleichbare Teile darstellen.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • 1 ist ein Ablaufplan eines Verfahrens zur Herstellung eines MOSFET gemäß einer Ausführungsform dieser Erfindung;
  • 2 veranschaulicht einen Ausgangspunkt eines Verfahrens gemäß einer Ausführungsform der Erfindung, in welchem ein Substrat mit Rippen und einem Gate-Stapel bereitgestellt wird. Die gestrichelten Linien stellen Querschnitte entlang der y-Achse dar, die in 2A und 2B näher veranschaulicht werden.
  • 2A zeigt einen Querschnitt eines Ausgangspunkts eines Verfahrens gemäß einer Ausführungsform der Erfindung, in welchem ein Substrat mit Rippen und einem Gate-Stapel bereitgestellt wird. Der Querschnitt entlang der y-Achse folgt einer Rippe, wenn sie unter den Gate-Stapel läuft.
  • 2B zeigt einen Querschnitt eines Ausgangspunkts eines Verfahrens gemäß einer Ausführungsform der Erfindung, in welchem ein Substrat mit Rippen und einem Gate-Stapel bereitgestellt wird. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 3A zeigt einen Querschnitt eines MOSFET, nachdem ein Versatz-Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wurde. Der Querschnitt entlang der y-Achse folgt einer Rippe, wenn sie unter den Gate-Stapel läuft.
  • 3B zeigt einen Querschnitt eines MOSFET, nachdem ein Versatz-Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wurde. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 4 zeigt einen Querschnitt eines MOSFET, nachdem eine epitaktische Verschmelzungsschicht einem Verfahrensschritt in einer Ausführungsform der vorliegenden Erfindung gemäß gebildet wurde. Die gestrichelten Linien stellen Querschnitte entlang der y-Achse dar, die in 4A und 4B näher veranschaulicht werden.
  • 4A zeigt einen Querschnitt eines MOSFET, nachdem eine epitaktische Verschmelzungsschicht einer Ausführungsform der vorliegenden Erfindung gemäß gebildet wurde. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 4B zeigt einen Querschnitt eines MOSFET, nachdem eine epitaktische Verschmelzungsschicht einer Ausführungsform der vorliegenden Erfindung gemäß gebildet wurde. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 5A zeigt einen Querschnitt eines MOSFET, nachdem ein Dummy-Abstandshalter einer Ausführungsform der vorliegenden Erfindung gemäß gebildet wurde. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 5B zeigt einen Querschnitt eines MOSFET, nachdem ein Dummy-Abstandshalter einer Ausführungsform der vorliegenden Erfindung gemäß gebildet wurde. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 6A zeigt einen Querschnitt eines MOSFET nachdem eine epitaktische Verschmelzungsschicht einer Ausführungsform der vorliegenden Erfindung gemäß vertieft wurde. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 6B zeigt einen Querschnitt eines MOSFET, nachdem eine epitaktische Verschmelzungsschicht einer Ausführungsform der vorliegenden Erfindung gemäß vertieft wurde. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 7A zeigt einen Querschnitt eines MOSFET nach der Silicidierung gemäß einer Ausführungsform der vorliegenden Erfindung. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 7B zeigt einen Querschnitt eines MOSFET nach der Silicidierung gemäß einer Ausführungsform der vorliegenden Erfindung. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 8A zeigt einen Querschnitt eines MOSFET nach der Abscheidung einer Verspannungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 8B zeigt einen Querschnitt eines MOSFET nach der Abscheidung einer Verspannungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung. Der Querschnitt ist entlang der y-Achse durch den Gate-Stapel gemäß einer Ausführungsform der Erfindung.
  • 9A veranschaulicht einen MOSFET, der einer Ausführungsform der vorliegenden Erfindung gemäß hergestellt wurde, wobei das ganze epitaktisch verschmolzene Feldgebiet 128 bei der Bildung des Feld-Silicids 131 verbraucht wurde. Der Querschnitt entlang der y-Achse folgt einer verschmolzenen Rippe, wenn sie unter den Gate-Stapel läuft.
  • 9B veranschaulicht einen MOSFET, der einer Ausführungsform der vorliegenden Erfindung gemäß hergestellt wurde, wobei das ganze epitaktisch verschmolzene Feldgebiet 128 bei der Bildung des Feld-Silicids 131 verbraucht wurde. Der Querschnitt verläuft entlang der y-Achse durch den Gate-Stapel.
  • 10A veranschaulicht einen MOSFET, der einer Ausführungsform der vorliegenden Erfindung gemäß hergestellt wurde. Der Querschnitt entlang der y-Achse folgt einer Rippe, wenn sie unter den Gate-Stapel läuft.
  • 10B veranschaulicht einen MOSFET, der einer Ausführungsform der vorliegenden Erfindung gemäß hergestellt wurde. Der Querschnitt verläuft entlang der y-Achse durch den Gate-Stapel.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Das Grundprinzip der Erfindung ist ein Verfahren zur Herstellung eines Hochleistungs-FinFET durch Vertiefen eines epitaktisch verschmolzenen Gebiets und Bilden einer Verspannungsschicht über dem verschmolzenen Gebiet und dem Gate-Stapel. Das Verfahren wird in Verbindung mit 1 bis 8 beschrieben. Die Erfindung schließt auch eine Struktur eines FinFET ein, umfassend einen epitaktisch verschmolzenen Feldbereich, der vertieft ist, einen epitaktisch verschmolzenen Abstandshalter-Bereich und ein optionales vertikales Silicid, das senkrecht zum Substrat ist. Zusätzlich zu den vorherigen Figuren wird die Struktur außerdem in Verbindung mit 9 bis 10 beschrieben. Eine ausführliche Beschreibung der Erfindung erfolgt in Kombination mit den folgenden Ausführungsformen. Es ist anzumerken, dass Bezugszeichen lediglich Bezugszeichen sind und das Verfahren daher nicht unbedingt auf die zahlenmäßige Reihenfolge der Bezugszeichen einschränken.
  • 1 ist ein Ablaufplan mit Verfahrensschritten zur Herstellung eines Hochleistungs-FinFET mit einem vertieften epitaktisch verschmolzenen Feldgebiet gemäß einer Ausführungsform der Erfindung. Schritt 10 stellt ein Substrat mit Rippen bereit, Schritt 20 bildet einen Gate-Stapel; Schritt 30 bildet einen Versatz-Abstandshalter benachbart zum Gate-Stapel; Schritt 40 züchtet eine Epitaxieschicht, welche die Rippen verschmilzt, um eine epitaktische Verschmelzungsschicht zu bilden; Schritt 50 bildet Dummy-Abstandshalter benachbart zu mindestens einem Teil des Gate-Stapels; Schritt 60 vertieft das epitaktisch verschmolzene Gebiet; Schritt 70 bildet ein Silicid mit der epitaktischen Verschmelzungsschicht; Schritt 80 scheidet eine Verspannungsdünnschicht ab. Jeder der Schritte wird im Folgenden ausführlich erläutert.
  • Die Herstellung eines Hochleistungs-FinFET mit vertieftem epitaktisch verschmolzenem Gebiet beginnt mit der Bereitstellung eines Substrats 100, wie in 2 gezeigt. Das Substrat kann ein Halbleiter-auf-Isolator-Substrat (SOI) sein. SOI-Substrate bestehen aus drei Teilen: einem unteren massiven Halbleiter-Abschnitt, einem vergrabenen Isolator-Abschnitt (oft als ”BOX” bezeichnet) und einer Halbleiterschicht auf dem BOX. In dieser Anmeldung wurde die Halbleiterschicht auf dem BOX geätzt, um Rippen 105 zu bilden. Daher schließt das Bezugszeichen 100 in 2 die massive Halbleiterschicht und das BOX des Substrats ein. Die Halbleiter-auf-Isolator-Schicht des Substrats sind die Rippen 105.
  • Mit 2 fortfahrend, ist die Isolierschicht des BOX typischerweise ein Oxid, bevorzugt Siliciumdioxid. Die Halbleiter-auf-Isolator-Schicht, die geätzt wurde, um Rippen 105 zu bilden, kann aus Silicium, mit herkömmlichen 'n'- oder 'p'-Dotanden dotiertem Silicium, Silicium-Germanium (SiGe), Silicium-Germanium-Kohlenstoff (SiGeC), Silicium-Kohlenstoff (SiC), III-V-Halbleiterverbindungen (zum Beispiel In1-xGaxAs, InP, GaAs) oder anderen Varianten bestehen. Die Höhe der Rippen 105 kann von etwa 10 nm bis etwa 80 nm liegen, und Bereiche dazwischen, ist aber bevorzugt etwa 30 nm. Die Breite der Rippen kann von etwa 5 nm bis etwa 50 nm liegen, und Bereiche dazwischen, ist aber bevorzugt etwa 10 bis 12 nm. Der Abstand zwischen den Rippen kann von etwa 30 nm bis etwa 150 nm liegen, und Bereiche dazwischen, ist aber bevorzugt etwa 40 nm.
  • Auf dem Substrat liegt ein Gate-Stapel. Der Gate-Stapel schließt zwei Teile ein: ein Metall-Gate 115 und ein Material 110 mit hoher dielektrischer Konstante. 2 zeigt das SOI-Substrat 100 mit einem Metall-Gate 115 und einer Dünnschicht 110 mit hoher dielektrischer Konstante (hierin als ”High-k” bezeichnet), die mit herkömmlichen Strukturierungstechniken gebildet wurden.
  • Aus 2 ist zu ersehen, dass der Gate-Stapel etwa senkrecht zu den Rippen 105 läuft und die Rippen 105 überquert. Die gestrichelten Linien stellen Bereiche dar, in welchen Querschnitte des FinFET entlang der y-Achse verlaufen. Die gestrichelte Linie A ist zum Beispiel ein Querschnitt entlang der y-Achse des Substrats 100, der einer Rippe 105 durch den Schnittpunkt der Rippe 105 mit dem Gate-Stapel folgt. In 2A zeigt der Querschnitt ein Substrat 100, eine Rippe 105, ein High-k 110 über der Rippe 105, und das Metall-Gate 115 über dem High-k 110. Optional ist ein über dem Metall-Gate 115 verbleibendes Hartmaskenmaterial 117 vorhanden.
  • Auch die gestrichelte Linie ”B” in 2 ist ein Querschnitt entlang der y-Achse des Substrats 100, diesmal aber in einem Bereich, in welchem nur ein Gate-Stapel vorhanden ist. 2B zeigt den Querschnitt. In 2B ist das Substrat 100, das High-k-Material 110 und das Metall-Gate 115 zu sehen. Optional ist ein über dem Metall-Gate 115 verbleibendes Hartmaskenmaterial 117 vorhanden.
  • Beispiele für High-k-Materialien schließen, ohne darauf beschränkt zu sein, Metalloxide wie Hafniumoxid, Hafnium-Siliciumoxid, Hafnium-Siliciumoxinitrid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirconiumoxid, Zirconium-Siliciumoxid, Zirconium-Siliciumoxinitrid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat ein. Das High-k-Material kann außerdem Dotanden wie z. B. Lanthan oder Aluminium einschließen. Das High-k-Material kann durch jeden geeigneten Prozess abgeschieden werden, einschließlich, ohne darauf beschränkt zu sein, Atomlagenabscheidung (ALD), Moleküllagenabscheidung (MLD), chemischer Gasphasenabscheidung (CVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), chemischer Gasphasenabscheidung in hochdichtem Plasma (HDPCVD), beschleunigter thermischer chemischer Gasphasenabscheidung (RTCVD), in-situ-radikalunterstützter Abscheidung, chemischer Gasphasenabscheidung in Ultrahochvakuum (UHVCVD), metallorganischer chemischer Gasphasenabscheidung (MOCVD), Molekularstrahl-Epitaxie (MBE), physikalischer Gasphasenabscheidung, Sputtern, Verdampfung, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützter Abscheidung, chemischer Lösungsabscheidung oder einer Kombination aus diesen Verfahren. Das Abscheidungsverfahren ist bevorzugt ALD. Die High-k-Dicke kann im Bereich von 0,5 bis 3 nm liegen, ist aber bevorzugt 10 bis 20 Angström.
  • Geeignete Metall-Gate-Materialien können, ohne darauf beschränkt zu sein, dotiertes polykristallines oder amorphes Silicium, Germanium, Silicium-Germanium, ein Metall (z. B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber und Gold), ein leitfähiges metallisches Verbindungsmaterial (z. B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid und Nickelsilicid), Kohlenstoff-Nanoröhrchen, leitfähigen Kohlenstoff oder eine geeignete Kombination aus diesen Materialien einschließen. Das leitfähige Material kann außerdem Dotanden aufweisen, die während oder nach der Abscheidung eingebracht werden. Bevorzugt schließt das Metall-Gate eine untere Titannitrid-Schicht ein, gefolgt von einer Polysilicium-Schicht. Auf der Polysilicium-Schicht kann eine Hartmaske 117 liegen. Die Hartmaske ist bevorzugt aus oder enthält mindestens ein Siliciumoxid (SiOx), auch wenn eine Vielzahl von Isoliermaterialien einzeln oder in Kombination verwendet werden können. Als Hartmaske ist auch eine Silicium und Stickstoff enthaltende Dünnschicht geeignet. Geeignete Prozesse, die oben für die High-k-Abscheidung beschrieben wurden, können auch zum Bilden des Metall-Gates verwendet werden. Die Dicke des Metall-Gates kann im Bereich von 10 nm bis 100 nm liegen. In einer bevorzugten Ausführungsform ist die Dicke der Titannitrid-Schicht etwa 10 nm, und die Dicke der Polysilicium-Schicht ist etwa 40 nm bis 50 nm. Die Hartmaske 117 ist im abgeschiedenen Zustand etwa 20 nm, kann aber nach dem Ätzen des Gate-Stapels 0 nm bis 10 nm sein.
  • Die Gesamthöhe des Gate-Stapels (High-k 110 zuzüglich des Metall-Gates 115) kann im Bereich von 10 nm bis über 100 nm liegen. Bevorzugt übersteigt die Gesamthöhe des Gate-Stapels die Rippen um etwa 15 nm bis 40 nm. In einer bevorzugten Ausführungsform ist die Gesamthöhe des Gate-Stapels in Schritt 20 etwa 50 nm bis etwa 60 nm und übersteigt die Höhe der Rippen 105 um etwa 20 nm bis 30 nm.
  • Bezug nehmend auf 3A und 3B, wird ein Versatz-Abstandshalter 120 benachbart zum Gate-Stapel gebildet. Um einen Versatz-Abstandshalter 120 zu bilden, wird auf der gesamten Oberfläche des Substrats eine Dünnschicht abgeschieden und dann anisotrop geätzt, was bedeutet, dass die horizontalen Flächen schneller ätzen als die vertikalen Flächen. Zudem ermöglichen der Abstand und die Höhe der Rippen es den vertikalen Seitenwänden der Rippen, schneller geätzt zu werden als die vertikalen Seitenwände des Gate-Stapels. Dadurch bleibt das Abstandshalter-Material auf der Seitenwand des Gate-Stapels, während es von anderen Flächen weitgehend entfernt wird. Als Ergebnis werden Versatz-Abstandshalter 120 auf den vertikalen Seitenwänden des Gate-Stapels gebildet.
  • Die Querschnitte in 3A und 3B zeigen die Seitenwand des Gate-Stapels (d. h., Seitenwände des Metall-Gates 115 und High-k-Materials 110); demnach ist in diesen Querschnitten der Versatz-Abstandshalter 120 zu sehen. Der Versatz-Abstandshalter 120 ist benachbart zu den vertikalen Seitenwänden des Metall-Gates 115 und High-k-Materials 110. Etwas Restmaterial des Versatz-Abstandshalters 120 kann auf dem Metall-Gate oder auf verbleibendem Hartmaskenmaterial 117 zurückbleiben, in den Figuren wird Restmaterial jedoch nicht gezeigt.
  • Das Material des Versatz-Abstandshalters im abgeschiedenen Zustand misst etwa 40 Angstrom bis etwa 80 Angstrom und Bereiche dazwischen, und bevorzugt 60 Angström. Nach dem Ätzen des Materials kann der Versatz-Abstandshalter an seinem breitesten Punkt bis zu 50 Angström messen.
  • Der Versatz-Abstandshalter 120 kann aus Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Silicium-Oxinitrid, Silicium-Kohlenstoffnitrid gebildet sein und ist bevorzugt eine Siliciumnitrid-Dünnschicht. Der Versatz-Abstandshalter 120 kann mit einer Vielzahl von Techniken physikalischer Gasphasenabscheidung, chemischer Gasphasenabscheidung und Atomlagenabscheidung abgeschieden werden. Das Material des Versatz-Abstandshalters wird durch reaktives Ionenätzen (RIE) geätzt, mit Chemikalien auf Fluorgrundlage wie z. B., ohne darauf beschränkt zu sein, CH2F2, CHF3, CF4, NF3 oder einer Kombination aus Chemikalien auf Fluorgrundlage.
  • Nach dem Bilden der Versatz-Abstandshalter 120 kann eine Erweiterungsionenimplantation durchgeführt werden. Durch Implantieren in einem Winkel von etwa 7 Grad, gefolgt von einem Tempern, dringen Dotanden in die Rippe 105 ein und verbreiten sich unter dem Versatz-Abstandshalter 120 und zum Gebiet der Rippen 105 unter dem Gate-Stapel (in 3C nicht gezeigt). Die Dotandenspezies schließen allgemein B- oder BF2-Spezies für eine p-Typ-Dotierung und As oder P für eine n-Typ-Dotierung ein, auch wenn andere Spezies möglich sind. Nach der Erweitungsimplantation wird ein Tempern durchgeführt. Die Tempertemperatur kann im Bereich von etwa 800°C bis etwa 1080°C liegen, und Bereiche dazwischen.
  • Eine epitaktische Verschmelzungsschicht wird gebildet. Am Anfang sind die Rippen 105 Einzelstrukturen; auf den Rippen 105 wird jedoch eine Epitaxie-Dünnschicht aus demselben Material wie die Rippen 105 gezüchtet. Mit dem Fortschreiten des Wachstums werden die Rippen immer breiter, bis die Einzelrippen 105 zusammenwachsen. Dadurch bilden die verschmolzenen Rippen eine epitaktisch verschmolzene Schicht 105'. Der Wachstumsprozess kann eine derartige Ätzkomponente einschließen, dass das Aufgewachsene auf den Oberseiten der Rippen 105 dem Aufgewachsenen auf den Seitenwänden der Rippen 105 gegenüber bevorzugt entfernt wird. Bei solch einem Prozess verschmelzen die Rippen seitlich, ohne zu sehr vertikal zu wachsen, wenn überhaupt. Nach dem epitaktischen Verschmelzungsschritt ist das Metall-Gate 115 stolz auf die epitaktische Verschmelzungsschicht 105'.
  • In 4 wird die epitaktische Verschmelzungsschicht 105' mit etwa derselben Höhe wie die ursprüngliche Rippe 105 gezeigt, obwohl die Höhe variieren kann, solange die Oberseite der epitaktischen Verschmelzungsschicht 105' niedriger ist als die Oberseite des Gate-Stapels. Obwohl die nicht vom Gate-Stapel bedeckten Rippen 105 in Wirklichkeit von der epitaktischen Verschmelzungsschicht 105' kaum zu unterscheiden sind, werden sie in 4 zu Referenzzwecken gezeigt. Da die epitaktische Verschmelzungsschicht 105' nur auf dem freiliegenden Teil der Rippen 105 gebildet wird, kann der unter dem Gate-Stapel (High-k 110 und Metall-Gate 115) liegende Teil der Rippen 105 nicht seitlich verschmelzen und bleibt unter dem Gate-Stapel.
  • In 4A verläuft der Querschnitt entlang der y-Achse und durch eine Rippe 105. Selbst wenn die epitaktische Verschmelzungsschicht 105' durch den Verschmelzungsprozess kaum von der Rippe 105 zu unterscheiden ist, ist die Rippe 105 im Querschnitt 4A nur zu Referenzzwecken angegeben. Es wäre auch zutreffend, den nicht unter dem Gate-Stapel liegenden Bereich als epitaktische Verschmelzungsschicht 105' zu bezeichnen, da er nun Teil des epitaktischen Verschmelzungsgebiets ist.
  • Auch in 4B verläuft der Querschnitt entlang der y-Achse, diesmal aber durch die epitaktische Verschmelzungsschicht 105' statt durch die ursprüngliche Rippe 105. Daher ist das epitaktische Verschmelzungsmaterial mit 105' angegeben.
  • Nachdem die epitaktische Verschmelzungsschicht 105' gebildet wurde, kann die Schicht mit Dotanden implantiert werden, um mit herkömmlichen Verfahren und Materialien Source und Drains (hierin S/D) des Transistors zu bilden.
  • Bezug nehmend auf 5A und 5B, beinhaltet die Herstellung eines FinFET mit vertieftem epitaktisch verschmolzenem Gebiet das Bilden des Dummy-Abstandshalters 125. Um einen Dummy-Abstandshalter 125 zu bilden, wird über der gesamten Oberfläche des Substrats eine Dünnschicht abgeschieden und dann anisotrop geätzt, was bedeutet, dass die horizontalen Flächen schneller ätzen als die vertikalen Flächen. Dadurch bleibt das Abstandshalter-Material auf der Seitenwand des Versatz-Abstandshalters 120, während es von anderen Flächen weitgehend entfernt wird. Als Ergebnis werden Dummy-Abstandshalter 125 benachbart zu den vertikalen Seitenwänden des Metall-Gates 115 gebildet, die ihrerseits von Versatz-Abstandshaltern 120 bedeckt sind.
  • Querschnitte in 5A und 5B zeigen die Seitenwand des Gate-Stapels (d. h., Seitenwände des Metall-Gates 115 und High-k-Materials 110); demnach ist der Dummy-Abstandshalter 125 in diesen Querschnitten zu sehen. Der Dummy-Abstandshalter 125 ist benachbart zum Metall-Gate 115 und weist bevorzugt den Versatz-Abstandshalter 120 auf, der zwischen dem Dummy-Abstandshalter 125 und dem Metall-Gate 115 liegt. Es ist anzumerken, dass der Dummy-Abstandshalter 125 nicht an den vertikalen Seitenwänden des High-k-Materials 110 angrenzt, da die epitaktische Verschmelzungsschicht 105 den Dummy-Abstandshalter 125 daran hindert, den Boden des Gate-Stapels zu erreichen. Nach dem Bilden des Dummy-Abstandshalters 125 ist ein Teil der epitaktischen Verschmelzungsschicht 105' daher freiliegend, und ein anderer Teil der epitaktischen Verschmelzungsschicht 105' ist vom Dummy-Abstandshalter 125 bedeckt.
  • Etwas Restmaterial vom Dummy-Abstandshalter 125 kann auf der Oberseite des Metall-Gates oder auf der Oberseite des verbleibenden Hartmaskenmaterials 117 zurückbleiben. Da in der bevorzugten Ausführungsform kein Restmaterial vorhanden ist, wird es in den Figuren nicht gezeigt.
  • Das Material des Dummy-Abstandshalters ist im abgeschiedenen Zustand 10 nm bis 50 nm, und Bereiche dazwischen, und bevorzugt etwa 40 nm dick. Nach dem Ätzen des Materials kann der Dummy-Abstandshalter an seinem breitesten Punkt etwa 25 nm messen, und bevorzugt etwa 10 nm bis 15 nm an seinem breitesten Punkt.
  • Der Dummy-Abstandshalter 125 kann aus Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Silicium-Oxinitrid oder Silicium-Kohlenstoffnitrid gebildet sein und ist bevorzugt eine Siliciumnitrid(SixNyHz)-Dünnschicht. Der Dummy-Abstandshalter 125 kann mit einer Vielzahl von Techniken einschließlich physikalischer Gasphasenabscheidung, chemischer Gasphasenabscheidung und Atomlagenabscheidung abgeschieden werden. Das Dummy-Abstandshalter-Material wird durch reaktives Ionenätzen (RIE) mit Chemikalien auf Fluorgrundlage geätzt, wie z. B., ohne darauf beschränkt zu sein, CH2F2, CHF3, CF4 und Kombinationen aus Chemikalien auf Fluorgrundlage.
  • Auf 6A bis B Bezug nehmend, beinhaltet die Herstellung eines FinFET mit vertieftem epitaktischem Verschmelzungsgebiet das Entfernen eines Teils der epitaktischen Verschmelzungsschicht 105', um ein epitaktisch verschmolzenes Feldgebiet 128, eine epitaktisch verschmolzene Seitenwand 127 und ein epitaktisch verschmolzenes Abstandshalter-Gebiet 129 zu bilden. Das epitaktisch verschmolzene Feldgebiet 128 ist der freiliegende Teil der epitaktischen Verschmelzungsschicht 105', der nach der Vertiefungsätzung übrig bleibt. Die Dicke des Feldgebiets 128 kann variieren. Die Dicke des Feldgebiets 128 kann so wenig wie 5 nm betragen und ist bevorzugt etwa 15 nm bis etwa 20 nm.
  • Die epitaktisch verschmolzene Seitenwand 127 wird durch Ätzen des freiliegenden Teils der epitaktischen Verschmelzungsschicht 105' gebildet, wobei der unter dem Dummy-Abstandshalter 125 liegende Teil der epitaktischen Verschmelzungsschicht 105' vor dem Ätzen geschützt ist. Die epitaktisch verschmolzene Seitenwand ist ungefähr vertikal (d. h., senkrecht zum Substrat) und etwa 10 nm bis etwa 25 nm hoch, und Bereiche dazwischen.
  • Das epitaktisch verschmolzene Abstandshalter-Gebiet 129 ist der Teil der epitaktischen Verschmelzungsschicht 105', der nicht geätzt wurde, da er durch den Dummy-Abstandshalter 125 geschützt war. Daher weist das epitaktisch verschmolzene Abstandshalter-Gebiet eine Höhe auf, die ungefähr der Höhe der Rippe 105 entspricht, welche etwa der Höhe der ursprünglichen epitaktischen Verschmelzungsschicht 105' entspricht.
  • Die Querschnitte in 6A und 6B zeigen die Seitenwand des Gate-Stapels (d. h., Seitenwände des Metall-Gates 115 und High-k-Materials 110) und des Dummy-Abstandshalters 125; demnach sind in diesen Querschnitten das epitaktisch verschmolzene Feldgebiet 128, die epitaktisch verschmolzene Seitenwand 127 und das epitaktisch verschmolzene Abstandshalter-Gebiet 129 zu sehen. Nach dem Vertiefen der epitaktischen Verschmelzungsschicht 105' sind ein epitaktisch verschmolzenes Feldgebiet 128 und eine epitaktisch verschmolzene Seitenwand 127 gebildet und freiliegend, während ein epitaktisch verschmolzenes Abstandshalter-Gebiet 129 vom Dummy-Abstandshalter 125 bedeckt ist.
  • Die Herstellung eines FinFET mit vertieftem epitaktisch verschmolzenem Gebiet beinhaltet ein Bilden einer Silicidschicht 130 mit dem epitaktisch verschmolzenen Feldgebiet 128 und ein gleichzeitiges Bilden eines Seitenwand-Silicids 131 mit der epitaktisch verschmolzenen Seitenwand 127.
  • Die Querschnitte in 7A und 7B zeigen die Seitenwand des Gate-Stapels (d. h., Seitenwände des Metall-Gates 115 und High-k-Materials 110) und des Dummy-Abstandshalters 125; demnach sind in diesen Querschnitten das epitaktisch verschmolzene Feldgebiet 128, die epitaktisch verschmolzene Seitenwand 127 und das epitaktisch verschmolzene Abstandshalter-Gebiet 129 zu sehen. Daher sind in 7A und 7B die mit dem epitaktisch verschmolzenen Feldgebiet 128 gebildete Silicid-Schicht 130 und das mit der epitaktisch verschmolzenen Seitenwand 127 gebildete Seitenwandsilicid 131 zu sehen.
  • Das Silicid wird durch Abscheiden einer Metall-Dünnschicht und deren anschließendes Erwärmen gebildet, so dass diese mit dem epitaktisch verschmolzenen Feldgebiet 128 und der epitaktisch verschmolzenen Seitenwand 127 reagiert. Geeignete Metallmaterialien schließen Cobalt, Nickel, Wolfram, Platin, Erbium oder Ytterbium ein. Das bevorzugte Metall ist Nickel, und daher ist das bevorzugte Silicid ein Nickelsilicid. Die Dicke des Metalls im abgeschiedenen Zustand ist von etwa 10 nm bis etwa 50 nm. Wenn das Substrat mit dem abgeschiedenen Metall wird auf eine Temperatur im Bereich von etwa 200°C bis etwa 600°C und Bereiche dazwischen erwärmt.
  • Während der Silicid-Bildung wird ein Teil des epitaktisch verschmolzenen Feldgebiets 128 verbraucht. Als Ergebnis kann die Dicke der Silicid-Schicht 130 etwa 5 nm bis etwa 30 nm sein und ist bevorzugt etwa 10 nm, während die Dicke 155 des verbleibenden, unverbrauchten epitaktisch verschmolzenen Feldgebiets 128 im Bereich von etwa 0 nm bis etwa 15 nm liegt, und Bereiche dazwischen, und bevorzugt 5 nm ist (siehe 7A und 7B). Dementsprechend kann während der Silicid-Bildung ein Teil der epitaktisch verschmolzenen Seitenwand 127 verbraucht werden. Als Ergebnis kann die Dicke des Seitenwand-Silicids 131 etwa 5 nm bis etwa 30 nm sein und ist bevorzugt etwa 10 nm. Und der Abstand 140 zwischen dem Seitenwand-Silicid 131 und der Gate-Stapel-Seitenwand 145 ist von etwa 10 nm bis etwa 50 nm, und Bereiche dazwischen, und ist bevorzugt 20 nm (siehe 7D). Es ist anzumerken, dass das Seitenwand-Silicid 131 dünner als die Silicidschicht 130 im epitaktisch verschmolzenen Feldgebiet 128 sein kann.
  • Wieder auf 7A Bezug nehmend, ist anzumerken, dass die Silicid-Schicht 130 sich horizontal entlang des epitaktisch verschmolzenen Feldgebiets 128 bildet. Darüber hinaus wird entlang der epitaktisch verschmolzenen Seitenwand 127 ein Silicid gebildet, um eine Silicid-Seitenwand 131 mit einer Silicid-Seitenwandhöhe 132 zu bilden. Wie in 7A gezeigt, wird die Höhe 132 der Silicid-Seitenwand 131 von der Unterseite der Grenzfläche Silicid/epitaktisch verschmolzenes Feldgebiet und bis zum Silicid benachbart zur Oberseite des epitaktisch verschmolzenen Abstandshalter-Gebiets 129 gemessen. In anderen Ausführungsformen, in welchen der Silicid-Prozess das epitaktisch verschmolzene Feldgebiet 128 verbraucht, wird die Höhe 132 der Silicid-Seitenwand 131 von der Unterseite der Grenzfläche Silicid/im Substrat 100 vergrabener Isolator und bis zum Silicid benachbart zur Oberseite des epitaktisch verschmolzenen Abstandshalter-Gebiets 129 gemessen (siehe 9A und 9B). Die Höhe 132 des Seitenwand-Silicids 131 kann 5 nm bis etwa 50 nm sein, und Bereiche dazwischen.
  • Bezug nehmend auf 7B ist schließlich anzumerken, dass die Höhe 150 des epitaktisch verschmolzenen Abstandshalter-Gebiets 129 von etwa 10 nm bis etwa 80 nm ist, und Bereiche dazwischen, und bevorzugt von etwa 30 nm bis etwa 50 nm, und Bereiche dazwischen.
  • Die Herstellung eines FinFET mit vertieftem epitaktisch verschmolzenem Gebiet beinhaltet das Abscheiden einer Verspannungsschicht 135 über dem Substrat nach der Silicid-Bildung. In einer bevorzugten Ausführungsform, die in 8A bis B gezeigt wird, bedeckt die Verspannungsschicht die gesamte Oberfläche des FinFET, wodurch sie über den Feldregionen 128 sowie über dem Gate-Stapel (High-k 110 und Metall-Gate 115) und den Abstandshaltern (Dummy- 125 und Versatz-Abstandshalter 120) liegt. In anderen Ausführungsformen kann die Verspannungsschicht nur über einem oder mehreren vom Folgenden gebildet sein: dem epitaktisch verschmolzenen Feldgebiet 128, dem epitaktisch verschmolzenen Abstandshalter-Gebiet 129 und dem Versatz-Abstandshalter 120.
  • Das Verspannungsschicht-Material kann für NFETs Siliciumoxid, Siliciumcarbid, Siliciumnitrid, Silicium-Oxinitrid und Siliciumcarbonitrid mit Zugspannung einschließen, und für PFETs können dementsprechend Siliciumoxid, Siliciumcarbid, Siliciumnitrid, Silicium-Oxinitrid und Siliciumcarbonitrid-Dünnschichten mit Druckspannung verwendet werden. Bevorzugt wird für eine NFET-Einheit Siliciumnitrid mit Zugspannung verwendet, und für eine PFET-Einheit wird Siliciumnitrid mit Druckspannung verwendet. Die Dicke der Verspannungsschicht kann von etwa 20 nm bis etwa 100 nm sein, und Bereiche dazwischen, ist aber bevorzugt etwa 50 nm. Das Verspannungsschicht-Material kann durch eine Vielzahl von Verfahren einschließlich physikalischer Gasphasenabscheidung, chemischer Gasphasenabscheidung und Atomlagenabscheidung abgeschieden werden.
  • Von diesem Punkt an folgen herkömmliche MOSFET-Bildungsschritte. Damit ist die Beschreibung des Verfahrens zur Herstellung von Hochleistungs-FinFETs mit einem vertieften epitaktisch verschmolzenen Gebiet und vertikalem Silicid abgeschlossen. Auch wenn die vorliegende Erfindung in Bezug auf das beschrieben wurde, was gegenwärtig als die bevorzugten Ausführungsformen betrachtet wird, versteht es sich, dass die Erfindung sich nicht auf die offenbarten Ausführungsformen beschränkt. Im Gegenteil, die Erfindung soll verschiedene Modifikationen und äquivalente Anordnungen abdecken, die im Geist und Umfang der beiliegenden Ansprüche liegen. Dem Umfang der folgenden Ansprüche ist die weiteste Auslegung zu geben, damit er alle derartigen Modifikationen und äquivalenten Strukturen und Funktionen umfasst.
  • Als Nächstes werden Ausführungsformen der mit den zuvor beschriebenen Verfahren hergestellten FinFETs veranschaulicht.
  • 9A bis 9B zeigen eine Ausführungsform eines MOSFET 160 mit einem vertikalen Silicid, das durch ein Verfahren mit vertiefter epitaktischer Verschmelzungsschicht hergestellt wurde. 9A ist ein Querschnitt entlang der y-Achse an einer Stelle, an welcher der Gate-Stapel eine Rippe 105 überquert. Der MOSFET 160 weist ein Substrat mit einem vergrabenen Isolator-Gebiet 100 und einen Gate-Stapel über dem vergrabenen Isolator-Gebiet auf, wobei der Gate-Stapel mindestens eine Seitenwand 145 hat. Der Gate-Stapel weist eine High-k-Schicht 110 und ein Metall-Gate 115 auf, die zuvor beschrieben wurden. Der MOSFET 160 weist auch einen Versatz-Abstandshalter 120, der an der Seitenwand des Gate-Stapels angrenzt, einen Dummy-Abstandshalter 125, der an mindestens einem Teil des Versatz-Abstandshalters angrenzt, und ein epitaktisch verschmolzenes Abstandshalter-Gebiet 129 über dem Substrat mit dem vergrabenen Isolator-Gebiet 100 und unter dem Dummy-Abstandshalter 125 auf. Der MOSFET weist auch ein Feld-Silicid 130 über dem Substrat mit dem vergrabenen Isolator-Gebiet 100 auf; und eine Verspannungsschicht 135 über dem Feld-Silicid 130.
  • Zudem weist der MOSFET 160 eine epitaktisch verschmolzene Seitenwand 127 auf. Die epitaktisch verschmolzene Seitenwand ist eine Seitenwand des epitaktisch verschmolzenen Abstandshalter-Gebiets 129. Ein Seitenwand-Silicid 131 wurde mit der epitaktisch verschmolzenen Seitenwand 127 gebildet. Die Höhe 132 des Seitenwand-Silicids wurde zuvor in Verbindung mit 7A bis B und Schritt 70 (Silicid-Bildung) beschrieben.
  • 9B ist ein Querschnitt entlang der y-Achse an einer Stelle, an welcher der Gate-Stapel keine Rippe 105 überquert, sondern sich stattdessen zum im Substrat vergrabenen Isolator 100 erstreckt. Daher ist das epitaktisch verschmolzene Abstandshalter-Gebiet 129 des MOSFET 160 in 9B benachbart zum Versatz-Abstandshalter 120, statt wie in 9A benachbart zur Rippe 105 zu sein. Darüber hinaus liegt in 9B der Versatz-Abstandshalter 120 über dem im Substrat vergrabenen Oxid 100, in 9A ist aber zwischen dem Versatz-Abstandshalter 120 und dem im Substrat vergrabenen Oxid 100 eine Rippe 105 vorhanden.
  • Zudem weist der in 9B gezeigte MOSFET 160 zwischen dem Seitenwand-Silicid 131 und der Gate-Stapel-Seitenwand 145 einen Abstand 140 auf, der zuvor in Verbindung mit 7B und Schritt 70 (Silicid-Bildung) beschrieben wurde.
  • Auf 10A und 10B Bezug nehmend, weist ein MOSFET 170 in einer bevorzugten Ausführungsform zwischen dem Feld-Silicid 130 und dem im Substrat vergrabenen Isolator 100 auch ein epitaktisch verschmolzenes Feldgebiet 128 auf. Hier ist in der bevorzugten Ausführungsform das epitaktisch verschmolzene Feldgebiet 128 vorhanden, weil es während der Silicid-Bildung von Schritt 70 nicht vollständig verbraucht wurde. Das epitaktisch verschmolzene Abstandshalter-Gebiet 129 hat typischerweise eine Dicke 150, die größer ist als eine Dicke 155 des epitaktisch verschmolzenen Feldgebiets 128. Die Dicke 150 des epitaktisch verschmolzenen Abstandshalter-Gebiets 129 und die Dicke 155 des epitaktisch verschmolzenen Feldgebiets 128 sind zuvor in Verbindung mit Schritt 70 und 7A und 7B erläutert worden.
  • In jeder Ausführungsform 160 oder 170 des MOSFET liegt eine Verspannungsschicht 135 über dem Feld-Silicid 130 und bevorzugt auch über dem Gate-Stapel, der das Metall-Gate 115 und die High-k-Schicht 110 einschließt.
  • Bezug nehmend auf 10A, kann der MOSFET 170 außerdem als eine Source (122)/und einen Drain (123) aufweisend beschrieben werden. Die Source und Drains werden in Schritt 40 gebildet, nachdem die Rippen 105 verschmolzen wurden, um die epitaktische Verschmelzungsschicht 105' zu bilden. Als Ergebnis schließen die Source/Drains (122/123) das epitaktisch verschmolzene Feldgebiet 128 und das epitaktisch verschmolzene Abstandshalter-Gebiet 129 ein. Auch wenn dies in 10A nicht dargestellt ist, wird ein Fachmann erkennen, dass ein Teil der Source/Drains (122/123) auch unter dem Versatz-Abstandshalter 120 verlaufen kann. Die Source/Drains (122/123) können selbst unter dem Gate-Stapel verlaufen, insbesondere, wenn die in Schritt 30 beschriebene Erweiterungsimplantation durchgeführt wurde. Das Gebiet der Rippe 105 zwischen den Source/Drains (122/123) und in der Nähe der High-k-Schicht 110 wird als der Kanal 180 bezeichnet. Die Kanalposition (d. h., seine Länge) kann abhängig von der Dotierung variieren, weshalb der Kanal in 10A durch die Pfeile und das Bezugszeichen 180 auf der Oberseite der Rippe 105 angegeben ist. Über dem Kanal liegt der Gate-Stapel, der die High-k-Schicht 110 und das Metall-Gate 115 einschließt. Da die Source/Drain (122/123) das epitaktisch verschmolzene Feldgebiet 128 und die epitaktisch verschmolzene Seitenwand 127 einschließt, lässt sich sagen, dass auf der Source und dem Drain eine Silicid-Schicht (einschließlich des Feld-Silicids 130 und des Seitenwand-Silicids 131) liegt, wobei ein Teil der Silicid-Schicht (das Seitenwand-Silicid 131) senkrecht zum Kanal ist. Obwohl die Beschreibung der Source/Drain (122/123) und des Kanals Bezug nehmend auf 10A erfolgte, gelten die gleichen Konzepte für 9A.
  • Ein Vorteil der vertieften epitaktischen Verschmelzungsschicht ist, dass die Verspannungsschicht im Vergleich zu anderen 3D-MOSFETs näher am Boden des verschmolzenen Rippen- und Source/Drain-Bereichs und somit näher am Kanal des Transistors liegt. Die größere Nähe der Verspannungsschicht zum Kanal führt im Vergleich zu nicht vertieften 3D-Einheiten zu einem besseren Spannungstransfer zum Kanal und verbessert die Leistung der Einheit. Insbesondere kann eine Einheit, die der vorliegenden Erfindung gemäß hergestellt wurde, bei demselben Leckstrom (”Ioff”) eine um 10 bis 25% bessere Leistung haben als eine nicht-planare Einheit, die ohne vertiefte epitaktische Verschmelzungsschicht und Verspannungsschicht hergestellt wurde. Als Ergebnis ermöglicht die vorliegende Erfindung einem MOSFET, bei hohen Geschwindigkeiten betrieben zu werden, ohne zu viel Strom zu verbrauchen.
  • Ein weiterer Vorteil des vertieften epitaktisch verschmolzenen Gebiets in einer Ausführungsform der vorliegenden Erfindung ist, dass ein vertikaler Silicid-Streifen gewollt gebildet werden kann. Das vertikale Silicid ist in Bezug auf die Wafer-Oberfläche vertikal, was heißt, dass es senkrecht zur Wafer-Oberfläche ist. Da es vertikal ist, ist das Silicid auch in der Ebene des Kanals gebildet und verringert dadurch den Ausbreitungswiderstand. Der Ausbreitungswiderstand ist der Widerstand, den ein Träger bei der Ausbreitung durch das Source- oder Drain-Gebiet erfährt und beträgt typischerweise 200 bis 300 Ohm-um, doch in der vorliegenden Erfindung wird der Widerstand um 50 bis 100 Ohm-um reduziert.
  • Ein zusätzlicher Vorteil einer Ausführungsform der Erfindung, die Dummy-Abstandshalter verwendet, ist, dass durch die Bildung der Dummy-Abstandshalter nach der Source/Drain-Ionenimplantation das Gate vor einem möglichen Silicid-Einwuchs während eines nachfolgenden Silicidierungsschritts geschützt ist. Die Beherrschung des Silicid-Einwuchses ist wichtig, um die Möglichkeit eines Gate-Kurzschlusses zu minimieren; daher erweitert der Dummy-Abstandshalter das Prozessfenster der FinFET-Herstellung.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung ist, dass die effektive Schaltkapazität (Ceff) aufgrund der niedrigeren PC-to-epi-Streukapazitäten reduziert wird. Eine epitaktische Streukapazität bezieht sich auf die kapazitive Kopplung zwischen dem Gate und der Epitaxie-Dünnschicht (Epi-Dünnschicht). Die kapazitive Kopplung ist bei 3D-Einheiten besonders hoch, da ein endlicher ”toter” Raum zwischen den Rippen vorhanden ist. An Stellen, wo der tote Raum zwischen den Rippen vom Gate-Material bedeckt ist, nimmt die parasitäre Kapazität zu. Die parasitäre Kapazität nimmt zu, da zwischen dem Gate-Material im Raum zwischen den Rippen und der Außenseite der Epitaxieschicht eine endliche Gate-Epitaxieschicht-Kapazität vorhanden ist (d. h., das Gate-Material im Raum zwischen den Rippen und der Epitaxieschicht ist durch einen oder mehrere Abstandshalter getrennt). Eine Struktur, die diese parasitäre Kapazität reduziert, wird dazu beitragen, den Kapazitätsnachteil der 3D-Struktur auf signifikante Weise zu mindern. Durch Vertiefen des epitaktischen Verschmelzungsgebiets wird die Verringerung der parasitären Kapazität im Bereich von 10 bis 20% gesenkt.
  • Auch wenn die vorliegende Erfindung in Bezug auf das beschrieben wurde, was gegenwärtig als die bevorzugten Ausführungsformen betrachtet wird, versteht es sich, dass die Erfindung sich nicht auf die offenbarten Ausführungsformen beschränkt. Im Gegenteil soll die Erfindung verschiedene Modifikationen und äquivalente Anordnungen abdecken, die im Geist und Umfang der beiliegenden Ansprüche liegen. Insbesondere liegen verschiedene Kombinationen von Versatz-Abstandshaltern, die verwendet werden (oder nicht), erhöhten Source/Drains, die verwendet werden (oder nicht), und das volle oder partielle Nachfüllen der Vertiefung im Umfang der Patentschrift. Dem Umfang der folgenden Ansprüche ist die weiteste Auslegung zu geben, damit er alle derartigen Modifikationen und äquivalenten Strukturen und Funktionen umfasst.

Claims (20)

  1. Verfahren zur Herstellung eines MOSFET, aufweisend: Bereitstellen eines Substrats mit einer Vielzahl von Rippen; Bilden eines Gate-Stapels über dem Substrat, wobei der Gate-Stapel mindestens eine Seitenwand hat; Bilden eines Versatz-Abstandshalters benachbart zu der Seitenwand des Gate-Stapels; Züchten einer epitaktischen Dünnschicht, welche die Rippen verschmilzt, um eine epitaktische Verschmelzungsschicht zu bilden; Bilden eines Dummy-Abstandshalters benachbart zu mindestens einem Teil des Versatz-Abstandshalters; Entfernen eines Teils der epitaktischen Verschmelzungsschicht, um eine epitaktisch verschmolzene Seitenwand und ein epitaktisch verschmolzenes Abstandshalter-Gebiet zu bilden; Bilden eines Silicids mit der epitaktisch verschmolzenen Seitenwand, um ein Seitenwand-Silicid zu bilden; und Abscheiden einer Verspannungsschicht über dem Substrat.
  2. Verfahren nach Anspruch 1, wobei durch den Schritt des Entfernens eines Teils der epitaktischen Verschmelzungsschicht auch ein epitaktisch verschmolzenes Feldgebiet gebildet wird.
  3. Verfahren nach Anspruch 2, außerdem aufweisend: Bilden eines Silicids mit dem epitaktisch verschmolzenen Feldgebiet, um ein Feld-Silicid zu bilden.
  4. Verfahren nach Anspruch 1, wobei das Seitenwand-Silicid eine Höhe von etwa 5 nm bis etwa 50 nm aufweist.
  5. Verfahren nach Anspruch 1, außerdem aufweisend: Implantieren der Rippen mit einem Dotanden, um unter dem Versatz-Abstandshalter dotierte Erweiterungen zu bilden.
  6. Verfahren nach Anspruch 1, außerdem aufweisend: Implantieren der epitaktischen Verschmelzungsschicht mit einem Dotanden, um eine Source und einen Drain zu bilden.
  7. MOSFET, aufweisend: ein Substrat mit einer Vielzahl von Rippen und einem vergraben Isolator-Gebiet; einen Gate-Stapel über dem vergrabenen Isolator-Gebiet, wobei der Gate-Stapel mindestens eine Seitenwand aufweist; einen Versatz-Abstandshalter benachbart zu der Seitenwand des Gate-Stapels; einen Dummy-Abstandshalter benachbart zu mindestens einem Teil des Versatz-Abstandshalters; ein epitaktisch verschmolzenes Abstandshalter-Gebiet über dem Isolator-Gebiet und unter dem Dummy-Abstandshalter; ein Feld-Silicid über dem vergrabenen Isolator-Gebiet; und eine Verspannungsschicht über dem Feld-Silicid.
  8. MOSFET nach Anspruch 7, außerdem aufweisend: eine epitaktisch verschmolzene Seitenwand, wobei die epitaktisch verschmolzene Seitenwand eine Seitenwand des epitaktisch verschmolzenen Abstandshalter-Gebiets ist.
  9. MOSFET nach Anspruch 8, außerdem aufweisend: ein Seitenwand-Silicid, das mit der epitaktisch verschmolzenen Seitenwand gebildet ist.
  10. MOSFET nach Anspruch 9, wobei das Seitenwand-Silicid eine Höhe von etwa 5 nm bis etwa 50 nm aufweist.
  11. MOSFET nach Anspruch 9, wobei ein Abstand zwischen dem Seitenwand-Silicid und der Seitenwand des Gate-Stapels etwa 10 nm bis etwa 50 nm beträgt.
  12. MOSFET nach Anspruch 7, wobei das epitaktisch verschmolzene Abstandshalter-Gebiet benachbart zu dem Versatz-Abstandshalter ist.
  13. MOSFET nach Anspruch 7, außerdem aufweisend: ein epitaktisch verschmolzenes Feldgebiet zwischen dem Feld-Silicid und dem vergrabenen Isolator-Gebiet, wobei das epitaktisch verschmolzene Abstandshalter-Gebiet eine Dicke aufweist, die größer ist als eine Dicke des epitaktisch verschmolzenen Feldgebiets.
  14. MOSFET nach Anspruch 7, wobei das epitaktisch verschmolzene Abstandshalter-Gebiet eine Dicke von etwa 10 nm bis etwa 80 nm aufweist.
  15. MOSFET nach Anspruch 7, wobei das epitaktisch verschmolzene Feldgebiet eine Dicke von etwa 5 nm bis etwa 30 nm aufweist.
  16. MOSFET nach Anspruch 7, wobei die Verspannungsschicht über dem Gate-Stapel liegt.
  17. MOSFET nach Anspruch 7, wobei ein Abschnitt einer von der Vielzahl von Rippen zwischen dem Isolator-Gebiet und dem Gate-Stapel liegt.
  18. MOSFET nach Anspruch 9, wobei der Versatz-Abstandshalter über dem Rippenabschnitt liegt.
  19. MOSFET nach Anspruch 9, wobei das epitaktisch verschmolzene Abstandshalter-Gebiet benachbart zu dem Rippenabschnitt ist.
  20. MOSFET, aufweisend: eine Source; einen Drain; einen Gate-Stapel, der zwischen der Source und dem Drain liegt; einen Kanal unter dem Gate-Stapel, und der zwischen der Source und dem Drain liegt; eine Silicid-Schicht auf der Source und dem Drain, wobei in einem Abschnitt der Silicid-Schicht ist senkrecht zum Kanal ist; und eine Verspannungsschicht über dem Gate-Stapel und dem Substrat.
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