DE102010037736B4 - Tunnel-Feldeffekttransistoren - Google Patents

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Abstract

Halbleitervorrichtung (1), die aufweist:• einen ersten Drainbereich (10) eines ersten Leitfähigkeitstyps, der in einem ersten Bereich eines Substrats (100) angeordnet ist;• einen ersten Sourcebereich (40) eines zweiten Leitfähigkeitstyps, der in dem Substrat (100) angeordnet ist, wobei der zweite Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist;• einen ersten Kanalbereich (30), der zwischen den ersten Sourcebereich (40) und den ersten Drainbereich (10) elektrisch gekoppelt ist, wobei der erste Sourcebereich (40) unter zumindest einem Abschnitt des ersten Kanalbereichs (30) liegt; und• einen ersten dotierten Bereich (50) des ersten Leitfähigkeitstyps, der zwischen dem ersten Sourcebereich (40) und dem ersten Drainbereich (10) angeordnet ist und den ersten Sourcebereich (40) und den ersten Drainbereich (10) berührt;• einen ersten Gatestapel (55, 70), der über dem ersten Kanalbereich (30) liegt.

Description

  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und in speziellen Ausführungsformen Tunnel-Feldeffekttransistoren.
  • Für fast vier Jahrzehnte basierte der Fortschritt der Mikroelektronik, wie durch das Mooresche Gesetz definiert, auf der ständigen Optimierung von kosteneffizienten Materialien, Prozessen und Technologien. Für Technologien unter 100 nm wurde eine herkömmliche Skalierung zu einer Herausforderung.
  • Die Skalierung ohne Verlust der Leistung erfordert eine Verkleinerung von Source/Drain-Bereichen und der Gateoxiddicke, um eine ausreichende Gatesteuerung aufrechtzuerhalten. In der Praxis hat jedoch das Tempo der Skalierung sowohl des Gateoxids als auch der Source/Drain-Übergänge abgenommen. Die Gateoxidskalierung hat sich aufgrund eines erhöhten Gateleckstroms verlangsamt, während die Source/Drain-Übergangs-Skalierung aufgrund eines erhöhten Widerstandes aufgrund der Unfähigkeit, die Dotierungsmateriallöslichkeit zu erhöhen, behindert wurde. Praktisch zeigt sich dies als Erhöhung von Kurzkanaleffekten wie z.B. einer Drain-induzierten Sperrschichtabsenkung. Der Verlust der Gatesteuerung und die Erhöhung der DIBL führen zu erhöhten Leckströmen in MOS-Transistoren unter 100 nm.
  • Der Leckstrom unter dem Schwellenwert kann mit einer erhöhten Kanaldotierung unterdrückt werden, jedoch nur mit einem signifikanten Nachteil im Einschaltstrom aufgrund der beträchtlichen Verringerung der Mobilität aufgrund der hohen Dotierungsniveaus, die erforderlich sind, um den Sourcebereich vom Drainbereich zu isolieren. Siliziumtechnologien mit lokaler Spannung wurden eingeführt, um den Leistungsverlust zu kompensieren. In solchen Technologien wurde der Kanal oder insbesondere der Inversionsbereich verspannt, um die Mobilität der Vorrichtung während des Betriebs zu verstärken. Dies half, den Verlust zu kompensieren, der durch den Verlust der Mobilität aufgrund beispielsweise einer erhöhten Coulomb-Streuung bei hohen Dotierungsniveaus auftritt, was erforderlich war, um Leckströme aufrechtzuerhalten. Trotzdem skalieren Spannungstechnologien nicht mit einer weiteren Schrumpfung von Geometrien und bedeutenderweise sättigen die Elektronenmobilitäten mit der Spannung.
  • Ein direktes Mittel zum Erhöhen der Gatesteuerung ohne Erhöhen der Gatetunnelleckströme besteht darin, die Dielektrizitätskonstante des Gatedielektrikums zu erhöhen. Somit wurden Dielektrika mit hohem k auch eingeführt, um die Gatesteuerung zu verbessern. Selbst diese können jedoch nicht ausreichen, um die Gatesteuerung jenseits der Technologien unter 30 nm sicherzustellen.
  • Eine direkte Konsequenz der schlechten Gatesteuerung ist die hohe Steigung dieser äußerst skalierten Vorrichtungen unter dem Schwellenwert. Ein typischer Transistor erfordert mindestens eine 10000-fache Differenz zwischen dem Ausschaltstrom, wenn der Transistor nicht aktiviert ist, und dem Einschaltstrom. Vorrichtungen mit hoher Steigung unter dem Schwellenwert erfordern eine viel höhere Änderung der Gatespannung, um eine erforderliche (~ 10000) Änderung des Stroms durch den Transistor zu erzeugen. Vorrichtungen mit niedriger Leistung haben strengere Anforderungen zwischen den Einschalt- und Ausschaltstromverhältnissen. Ein Verhältnis von 107 ist beispielsweise für Vorrichtungen mit niedriger Leistung mit niedrigen Leckströmen erwünscht. Vorrichtungen mit Steigungen unter dem Schwellenwert können diese Anforderungen für Vorrichtungen mit niedriger Leistung nicht erfüllen. Für diese Vorrichtungen führt das einfache Erhöhen der Schwellenspannung, um den Ausschaltstrom zu verbessern (verringern), zu sehr schlechten Einschaltströmen, was die Ansteuerleistung des Transistors verschlechtert. Was daher erforderlich ist, sind Vorrichtungen mit niedriger Steigung unter dem Schwellenwert, die eine gute Einschaltstromleistung bereitstellen.
  • Aus dem Dokument US 6 617 643 B1 ist eine Halbleitervorrichtung in Form eins Tunnel-Feldeffekttransistors bekannt. Das Halbleiterbauelement weist ein leicht dotiertes Substrat eines ersten Leitfähigkeitstyps auf. Das leicht dotierte Substrat enthält einen ersten stark dotierten Bereich eines ersten Leitfähigkeitstyps, der in dem Substrat ausgebildet ist, und eine leicht dotierte Schicht eines ersten Leitfähigkeitstyps, die auf dem Substrat und dem ersten stark dotierten Bereich angeordnet ist.
  • Aus dem Dokument US 2007 / 0 267 619 A1 ist ein Speicher mit einem ersten Tunnel-Feldeffekttransistor bekannt mit einem ersten Drain und einer ersten Source, wobei der erste Drain mit einem ersten resistiven Speicherelement verbunden ist. Der Speicher enthält ferner einen zweiten Tunnel-Feldeffekttransistor, der einen zweiten Drain enthält und die erste Source teilt, wobei der zweite Drain mit einem zweiten resistiven Speicherelement verbunden ist.
  • Durch Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder verhindert und technische Vorteile werden im Allgemeinen erreicht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung besitzt eine Halbleitervorrichtung einen ersten Drainbereich eines ersten Leitfähigkeitstyps, der in einem ersten Bereich eines Substrats angeordnet ist, einen ersten Sourcebereich eines zweiten Leitfähigkeitstyps, der in dem Substrat angeordnet ist, wobei der zweite Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist. Die Vorrichtung besitzt ferner einen ersten Kanalbereich, der zwischen den ersten Sourcebereich und den ersten Drainbereich elektrisch gekoppelt ist, wobei der erste Sourcebereich unter zumindest einem Abschnitt des ersten Kanalbereichs liegt, einen ersten dotierten Bereich des ersten Leitfähigkeitstyps, der zwischen dem ersten Sourcebereich und dem ersten Drainbereich angeordnet ist und den ersten Sourcebereich und den ersten Drainbereich berührt, und einen ersten Gatestapel, der über dem ersten Kanalbereich liegt.
  • In einer Ausgestaltung kann die Halbleitervorrichtung ferner einen zweiten Sourcebereich des zweiten Leitfähigkeitstyps aufweisen, der im Substrat und benachbart zum ersten Kanalbereich angeordnet ist.
  • In noch einer Ausgestaltung kann die Halbleitervorrichtung kann der erste dotierte Bereich mit einer niedrigeren Nettodotierung dotiert sein als der erste Sourcebereich.
  • In noch einer Ausgestaltung kann der erste dotierte Bereich mit einer niedrigeren Nettodotierung dotiert sein als der erste Drainbereich.
  • In noch einer Ausgestaltung kann die Halbleitervorrichtung ferner einen zweiten Drainbereich des ersten Leitfähigkeitstyps aufweisen, der im Substrat angeordnet ist, wobei der erste Kanalbereich zwischen dem ersten Drainbereich und dem zweiten Drainbereich angeordnet ist.
  • In noch einer Ausgestaltung kann die Halbleitervorrichtung ferner einen zweiten dotierten Bereich des zweiten Leitfähigkeitstyps aufweisen, der zwischen dem ersten Sourcebereich und dem zweiten Drainbereich angeordnet ist.
  • In noch einer Ausgestaltung kann der erste Kanalbereich ein anderes Halbleitermaterial als der erste Sourcebereich aufweisen.
  • In noch einer Ausgestaltung kann der erste Kanalbereich Germanium aufweisen.
  • In noch einer Ausgestaltung kann der Germaniumgehalt mindestens 15 % bezogen auf die Konzentration sein.
  • In noch einer Ausgestaltung kann der erste Kanalbereich Kohlenstoff aufweisen.
  • In noch einer Ausgestaltung kann der Kohlenstoffgehalt weniger als etwa 1 % sein.
  • In noch einer Ausgestaltung kann ein Übergang zwischen dem ersten Kanalbereich und dem ersten Sourcebereich unter mechanischer Spannung stehen.
  • In noch einer Ausgestaltung kann der erste Sourcebereich eine Kristallorientierung aufweisen, die einen Tunnelstrom am Übergang zwischen dem ersten Kanalbereich und dem ersten Sourcebereich verstärkt, wobei die Kristallorientierung des Kanalbereichs anders sein kann als eine Kristallorientierung innerhalb des Substrats, wobei das Substrat ein Halbleiterauf-Isolator-Substrat aufweisen kann.
  • In noch einer Ausgestaltung kann die Halbleitervorrichtung ferner aufweisen einen zweiten Drainbereich des zweiten Leitfähigkeitstyps, der in einem zweiten Bereich des Substrats angeordnet ist; einen zweiten Sourcebereich des ersten Leitfähigkeitstyps, der im Substrat angeordnet ist; einen zweiten Kanalbereich, der zwischen den zweiten Sourcebereich und den zweiten Drainbereich elektrisch gekoppelt ist, wobei der zweite Sourcebereich unter zumindest einem Abschnitt des zweiten Kanalbereichs liegt; und einen zweiten Gatestapel, der über dem zweiten Kanalbereich liegt.
  • In noch einer Ausgestaltung kann der erste Kanalbereich und der erste Sourcebereich unter einem ersten Typ von mechanischer Spannung stehen und wobei der zweite Kanalbereich und der zweite Sourcebereich unter einem zweiten Typ von mechanischer Spannung stehen, wobei der erste Typ von mechanischer Spannung und der zweite Typ von mechanischer Spannung entgegengesetzte Typen von Spannung sein können.
  • In noch einer Ausgestaltung kann der erste Leitfähigkeitstyp ein n-Typ sein.
  • In noch einer Ausgestaltung kann am Übergang zwischen dem ersten Sourcebereich und dem ersten Kanalbereich der Gradient der Nettodotierungskonzentration geringer sein als etwa 3 nm/Dekade, wobei der Gradient der Nettodotierungskonzentration angibt, über welche Tiefe sich die Nettodotierungskonzentration um einen Faktor von 10 cm-3 ändert.
  • In noch einer Ausgestaltung kann der erste Kanalbereich mit einem Dotierungsmaterial des ersten Leitfähigkeitstyps mit einem ersten Dotierungsniveau dotiert sein, wobei die Nettodotierung des ersten Kanalbereichs geringer sein kann als das erste Dotierungsniveau.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt. Das Verfahren kann aufweisen ein Ausbilden eines ersten Sourcebereichs eines ersten Leitfähigkeitstyps in einem Substrat; ein Ausbilden eines Kanalbereichs, der eine obere Oberfläche des ersten Sourcebereichs kontaktiert, wobei der Kanalbereich über dem Substrat angeordnet ist; ein Ausbilden eines Gatestapels über dem Kanalbereich; ein Ausbilden eines ersten Drainbereichs eines zweiten Leitfähigkeitstyps im Substrat, wobei der erste Drainbereich im Substrat benachbart zu einer ersten Seitenwand des Gatestapels ausgebildet wird, wobei der zweite Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist; und ein Ausbilden eines ersten dotierten Bereichs des ersten Leitfähigkeitstyps zwischen dem ersten Source- und dem ersten Drainbereich wobei der erste dotierte Bereich den ersten Sourcebereich und den ersten Drainbereich berührt.
  • In einer Ausgestaltung kann das Verfahren ferner aufweisen das Ausbilden eines zweiten Sourcebereichs des ersten Leitfähigkeitstyps, der im Substrat und benachbart zum Gatestapel angeordnet ist, wobei der Kanalbereich zwischen dem ersten Sourcebereich und dem zweiten Sourcebereich angeordnet werden kann.
  • In noch einer Ausgestaltung kann ein zweiter Drainbereich benachbart zur zweiten Seitenwand von der ersten Seitenwand des Gatestapels ausgebildet werden, während der erste Drainbereich ausgebildet wird.
  • In noch einer Ausgestaltung kann der Kanalbereich mittels eines Epitaxialwachstumsprozesses gebildet werden.
  • In noch einer Ausgestaltung kann der Kanalbereich Germanium mit mindestens 15 % Germanium aufweisen.
  • In noch einer Ausgestaltung kann der Kanalbereich Kohlenstoff aufweisen.
  • In noch einer Ausgestaltung kann der Kohlenstoffgehalt geringer sein als etwa 1 %.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt. Das Verfahren kann aufweisen ein Ausbilden eines Sourcebereichs in einem Substrat eines ersten Leitfähigkeitstyps, wobei der Sourcebereich ein zweiter Leitfähigkeitstyp ist, wobei die zweite Leitfähigkeit zum ersten Leitfähigkeitstyp entgegengesetzt ist; ein Ausbilden eines Kanalbereichs über dem Substrat, wobei zumindest ein Teil einer unteren Oberfläche des Kanalbereichs eine obere Oberfläche des Sourcebereichs kontaktiert; ein Ausbilden eines Gatestapels über einer oberen Oberfläche des Kanalbereichs, wobei die obere Oberfläche des Kanalbereichs und die untere Oberfläche des Kanalbereichs in entgegengesetzte Richtungen weisen; ein Ausbilden eines ersten Silizidbereichs, der den Kanalbereich kontaktiert und im Substrat angeordnet ist; und ein Ausbilden eines zweiten Silizidbereichs, der im Sourcebereich angeordnet ist.
  • In einer Ausgestaltung kann das Verfahren ferner das Ausbilden einer ersten Abstandsschicht und einer zweiten Abstandsschicht benachbart zum Gatestapel aufweisen.
  • In noch einer Ausgestaltung kann die erste Abstandsschicht und die zweite Abstandsschicht dielektrische Materialien mit hohem k aufweisen;
  • In noch einer Ausgestaltung kann gemäß dem Verfahren: vor dem Ausbilden des ersten Silizidbereichs und des zweiten Silizidbereichs ein sekundäres Gatedielektrikum auf Seitenwänden des Gatestapels ausgebildet werden; und eine Epitaxialschicht benachbart zum sekundären Gatedielektrikum ausgebildet werden.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden der ersten Abstandsschicht und der zweiten Abstandsschicht nach dem Ausbilden des ersten Silizidbereichs und des zweiten Silizidbereichs erfolgen.
  • In noch einer Ausgestaltung kann die erste Abstandsschicht und die zweite Abstandsschicht dielektrische Materialien mit niedrigem k aufweisen.
  • In noch einer Ausgestaltung kann der Sourcebereich auf einer Rippe oder Finne ausgebildet werden, die über dem Substrat angeordnet ist, wobei der Kanalbereich an den Seitenwänden und der oberen Oberfläche der Rippe oder Finne angeordnet ist und wobei der Gatestapel die Rippe oder Finne von der Oberseite und den Seiten umgibt.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt. Das Verfahren kann aufweisen ein Ausbilden eines Pseudogatestapels über einem Substrat; ein Ausbilden eines Drainbereichs eines ersten Leitfähigkeitstyps benachbart zu einer ersten Seitenwand des Pseudogatestapels; ein Ausbilden eines ersten Sourcebereichs eines zweiten Leitfähigkeitstyps benachbart zu einer zweiten Seitenwand des Pseudogatestapels, wobei der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp entgegengesetzte Leitfähigkeitstypen sind; ein Entfernen des Pseudogatestapels, wobei zumindest ein Bereich des Substrats zwischen dem ersten Sourcebereich und dem Drainbereich freigelegt wird; ein Ausbilden eines Kanalbereichs auf dem freiliegenden Bereich des Substrats mittels eines Epitaxialwachstumsprozesses; und ein Ausbilden eines Gatestapels über dem Kanalbereich.
  • In einer Ausgestaltung kann der Kanalbereich und der Gatestapel auf den Drainbereich und den ersten Sourcebereich selbstausgerichtet sein.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden eines zweiten Sourcebereichs durch Implantieren eines Dotierungsmaterials des zweiten Leitfähigkeitstyps vor dem Ausbilden des Kanalbereichs aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Ausheilen des Substrats nach dem Implantieren des Dotierungsmaterials und vor dem Ausbilden des Kanalbereichs aufweisen.
  • In noch einer Ausgestaltung kann das Implantieren vom Drainbereich abgewinkelt sein.
  • In noch einer Ausgestaltung kann eine obere Oberfläche des Substrats einen zweiten Sourcebereich mit dem zweiten Leitfähigkeitstyp aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Ausbilden eines dotierten Bereichs des ersten Leitfähigkeitstyps vor dem Entfernen des Pseudogatestapels aufweisen, wobei der dotierte Bereich um den Drainbereich angeordnet ist.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Implantieren eines Diffusionsinhibitors vor dem Ausbilden des Kanalbereichs aufweisen.
  • In noch einer Ausgestaltung kann der Diffusionsinhibitor Kohlenstoff und/oder Fluor aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner das Durchführen einer Amorphisierungsimplantation aufweisen.
  • In noch einer Ausgestaltung kann die Amorphisierungsimplantation das Implantieren von Germanium aufweisen.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und von deren Vorteilen wird nun auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:
    • 1 eine strukturelle Ausführungsform eines Tunnel-Feldeffekttransistors gemäß einer Ausführungsform der Erfindung ist;
    • 2 mit den 2A und 2B strukturelle Ausführungsformen eines TFET gemäß Ausführungsformen der Erfindung darstellt;
    • 3 mit den 3A und 3B eine Ausführungsform der Erfindung eines Doppeldrain-TFET (DDTFET) darstellt;
    • 4 mit den 4A und 4B eine Draufsicht eines isolierten TFET gemäß einer Ausführungsform der Erfindung darstellt;
    • 5 mit den 5A und 5B einen Doppelkamm-TFET gemäß einer Ausführungsform der Erfindung darstellt, wobei 5A eine Draufsicht darstellt und wobei 5B eine Querschnittsansicht darstellt;
    • 6 mit den 6A bis 6D eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit einem TFET darstellt;
    • 7 mit den 7A bis 7D verschiedene Stufen der Herstellung eines TFET gemäß einer Ausführungsform der Erfindung darstellt;
    • 8 eine alternative Vorrichtungsstruktur darstellt, die unter Verwendung des in 7 dargestellten Verfahrens hergestellt wird;
    • 9 mit den 9A und 9B eine TFET-Vorrichtung mit mehreren Gates gemäß einer Ausführungsform der Erfindung darstellt, wobei 9A eine Draufsicht darstellt, wobei 9B eine Querschnittsansicht darstellt;
    • 10 mit den 10A bis 10E verschiedene Stufen bei der Ausbildung eines TFET gemäß einer Ausführungsform der Erfindung darstellt; und
    • 11 mit den 11A bis 11E verschiedene Stufen bei der Ausbildung eines TFET gemäß einer Ausführungsform der Erfindung darstellt.
  • Die Herstellung und Verwendung der Ausführungsformen der vorliegenden Erfindung werden nachstehend im Einzelnen erörtert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte schafft, die in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die erörterten spezifischen Ausführungsformen erläutern lediglich spezifische Weisen zur Herstellung und Verwendung der Erfindung und begrenzen den Schutzbereich der Erfindung nicht.
  • Trotz Fortschritten in herkömmlichen MOSFETs ist eine Spannungsskalierung immer noch sehr schwierig, wenn sie nicht bereits gestoppt ist. Einer der Hauptgründe ist die grundlegende Grenze für das Betreiben dieser Transistoren, die auch Hub unter dem Schwellenwert genannt wird. Der Hub unter dem Schwellenwert legt die Fähigkeit fest, den Transistor mit einer Änderung der Gatespannung (VGS) zu sperren. Herkömmliche MOSFETs basieren auf der thermionischen Emission von Ladungsträgern über einer Sperrschicht (Kanal). Folglich besitzt der Hub unter dem Schwellenwert (S) eine grundlegende Grenze von 2,3 kB T/q, wobei kB die Boltzmann-Konstante ist, T die Temperatur ist und q die Elektronenladung ist. Bei Raumtemperatur ist der Hub unter dem Schwellenwert etwa 60 mV/Dekade. Tatsächlich haben reale Vorrichtungen, die ein nicht ideales Verhalten aufgrund einer schlechten DIBL aufweisen, einen viel höheren Hub unter dem Schwellenwert. Eine direkte Konsequenz dieser begrenzten Skalierung der Steigung unter dem Schwellenwert zeigt sich als Nicht-Skalierbarkeit der Leistungsversorgung (VDD), da ein großes VDD erforderlich ist, um einen ausreichenden Einschaltstrom zu erzeugen.
  • Transistoren auf der Basis einer Tunnelung von Band zu Band bieten ein Mittel zum Senken des Hubs unter dem Schwellenwert. Folglich kann ein Tunnel-Feldeffekttransistor kleine Leckströme im Vergleich zu herkömmlichen MOSFETs bieten. TFETs haben eine p-i-n-Diode in umgekehrter Polarität, wobei der i-Bereich durch ein Gate gesteuert wird. Wenn der Inversionskanal an der Oberfläche des i-Bereichs ausgebildet ist, sind die Bandkanten in einer Weise gebogen, dass eine starke Tunnelung von Band zu Band auftritt. Da der Tunnelmechanismus nicht durch thermionische Emission gesteuert wird, können Hübe unter dem Schwellenwert weit unter 60 mV/Dekade erreicht werden. Tatsächlich sind Hübe unter dem Schwellenwert von nicht höher als 10 mV/Dekade mit TFETs erreichbar.
  • Im Vergleich zu herkömmlichen MOSFETs weisen TFETs schlechte Einschaltströme auf, was folglich ihren Nutzen verhindert. Ein Grundproblem von TFET-Vorrichtungen besteht darin, dass das Tunneln über einen sehr kleinen Bereich stattfindet, was zu einem niedrigen Einschaltstrom pro Vorrichtungsbreite führt. Typischerweise bildet nur ein kleiner Bereich benachbart zur Sourcekante und unter dem Gate den Tunnelübergang. Ausführungsformen der Erfindung beseitigen diese Begrenzungen durch Ausbilden eines gategesteuerten Tunnelübergangs über eine große Fläche innerhalb der Vorrichtung. Diese vergrößerte Fläche erhöht den Einschaltstrom der Vorrichtung.
  • Eine strukturelle Ausführungsform des Tunnel-Feldeffekttransistors (TFET) wird mit Bezug auf 1 beschrieben. Zusätzliche strukturelle Ausführungsformen werden mit Bezug auf 2 bis 5 und 8 bis 9 beschrieben. Verschiedene Verfahren zur Herstellung der Halbleitervorrichtung gemäß Ausführungsformen der Erfindungen werden mit Bezug auf 6, 7, 10 und 11 beschrieben.
  • 1 ist eine strukturelle Ausführungsform eines Tunnel-Feldeffekttransistors gemäß einer Ausführungsform der Erfindung.
  • Mit Bezug auf 1 ist ein Tunnel-Feldeffekttransistor 1 über einem Substrat 100 ausgebildet. Das Substrat 100 ist in einer Ausführungsform ein Silizium-auf-Isolator-Substrat (SOI-Substrat). In alternativen Ausführungsformen können massive Siliziumsubstrate als Substrat 100 verwendet werden. Isolationsbereiche 60 sind über dem Substrat 100 angeordnet, wie in 1 gezeigt. Die Isolationsbereiche 60 weisen ein geeignetes Isolationsmaterial auf und weisen Oxide oder ein Oxid, das mit einem Nitrid oder einem äquivalenten Material verkleidet ist, auf. Als Beispiel weisen die Isolationsbereiche 60 Flachgraben-Isolationsbereiche auf.
  • Ein erster dotierter Bereich 10 mit einem ersten Leitfähigkeitstyp ist benachbart zum Isolationsbereich 60 angeordnet. In einer Ausführungsform ist der erste Leitfähigkeitstyp eine Leitfähigkeit vom n-Typ und in einem Fall ist der erste dotierte Bereich 10 ein stark dotierter Bereich vom n-Typ. Der erste dotierte Bereich 10 kann durch Dotieren eines Abschnitts des Substrats 100 mit Arsen-, Antimon- und/oder Phosphoratomen ausgebildet werden. In einer Ausführungsform weist der erste dotierte Bereich 10 eine Dotierung von mindestens 1019 cm-3 und in einer anderen Ausführungsform größer als 1020 cm-3 auf.
  • Ein zweiter dotierter Bereich 20 mit einem zweiten Leitfähigkeitstyp ist benachbart zu einem anderen Isolationsbereich 60 angeordnet, wie in 1 gezeigt. Der zweite Leitfähigkeitstyp ist entgegengesetzt zum ersten Leitfähigkeitstyp. Der zweite dotierte Bereich 20 ist mit einer Dotierung vom p-Typ stark dotiert. In einer Ausführungsform kann der zweite dotierte Bereich 20 durch Dotieren eines Abschnitts des Substrats 100 mit Bor- und/oder Indiumatomen ausgebildet werden. In einer Ausführungsform weist der zweite dotierte Bereich 20 eine Dotierung von mindestens 1019 cm-3 und in einer anderen Ausführungsform größer als 1020 cm-3 auf.
  • Ein Kanalbereich 30 ist zwischen dem ersten dotierten Bereich 10 und dem zweiten dotierten Bereich 20 angeordnet. In einer Ausführungsform weist der Kanalbereich 30 ein Material mit einer geringeren Bandlücke auf als das Halbleitermaterial des Substrats 100. Wenn das Substrat Silizium aufweist, dann weist der Kanalbereich in verschiedenen Ausführungsformen eine Bandlücke von weniger als jener von Silizium auf. In einer Ausführungsform weist der Kanalbereich 30 Siliziumgermanium auf. In einer Ausführungsform weist der Kanalbereich 30 mindestens 15 % Germanium (Molenbruch) und in einem Fall etwa 30 % Germanium (Molenbruch) auf. In anderen Ausführungsformen kann der Kanalbereich 30 Verbundhalbleiter mit schmaler Bandlücke mit einer Bandlücke von weniger als Silizium wie z.B. InSb, InAs und dergleichen aufweisen.
  • In verschiedenen Ausführungsformen besitzt der Kanalbereich 30 einen niedrig dotierten Bereich. In einer Ausführungsform ist der Kanalbereich 30 eigenleitend. Alternativ ist der Kanalbereich, obwohl er niedrig dotiert ist, störstellenleitend mit dem ersten Leitfähigkeitstyp. In verschiedenen Ausführungsformen ist die Dotierung im Kanalbereich 30 geringer als 5 × 1018 cm-3 und in einer Ausführungsform geringer als 5 × 1017 cm-3. Der Kanalbereich 30 ist eine dünne Schicht von etwa 1 nm bis etwa 10 nm in verschiedenen Ausführungsformen und etwa 2 nm bis etwa 4 nm in einer Ausführungsform.
  • Ein Gatedielektrikum 55 ist über dem Kanalbereich 30 angeordnet. In einer Ausführungsform weist das Gatedielektrikum 55 ein Oxid (z.B. SiO2), ein Nitrid (z.B. Si3N4) oder eine Kombination von Oxid und Nitrid (z.B. SiON oder eine Oxid-Nitrid-Oxid-Sequenz) auf. In anderen Ausführungsformen kann ein dielektrisches Material mit hohem k als Gatedielektrikum 55 verwendet werden.
  • Eine Gateelektrode 70 ist über dem Kanalbereich 30 und dem Gatedielektrikum 55 angeordnet. Die Gateelektrode 70 ist ein leitendes Material und weist eine dotierte Polysiliziumschicht und/oder ein Metall auf. In verschiedenen Ausführungsformen kann die Gateelektrode 70 TiN, TiC, HfN, TaN, TaC, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, YbSix, ErSix, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW aufweisen. In einer Ausführungsform weist die Gateelektrode 70 eine dotierte Polysiliziumschicht auf, die über einer Metallschicht wie z.B. einer TiN-Schicht liegt.
  • Eine Abstandsschicht 80 ist benachbart zur Gateelektrode 70 angeordnet. Die Abstandsschicht 80 kann eine einzelne Schicht sein oder kann mehrere Schichten aus verschiedenen Materialien aufweisen. In einer Ausführungsform weist die Abstandsschicht 80 eine Oxidschicht auf. In einer anderen Ausführungsform weist die Abstandsschicht 80 mindestens eine Oxidschicht und eine Nitridschicht auf.
  • Ein niedrig dotierter Bereich 50 ist unter dem und benachbart zum ersten dotierten Bereich 10 angeordnet. Der niedrig dotierte Bereich 50 ist unter einem Abschnitt des Kanalbereichs 30 und unter einem Abschnitt der Gateelektrode 70 angeordnet. In verschiedenen Ausführungsformen weist der niedrig dotierte Bereich 50 dieselbe Leitfähigkeit wie der erste dotierte Bereich 10 auf. Alternativ weist der niedrig dotierte Bereich 50 dieselbe Leitfähigkeit wie der zweite dotierte Bereich 20 auf. Der niedrig dotierte Bereich 50 weist jedoch eine niedrigere Dotierung auf als der erste dotierte Bereich 10. In einer Ausführungsform weist der niedrig dotierte Bereich 50 eine Dotierung von etwa 1018 cm-3 bis etwa 5 × 1019 cm-3 auf.
  • Ein stark dotierter Bereich 40 ist unter einem restlichen Abschnitt des Kanalbereichs 30 angeordnet. Wie in 1 dargestellt, liegt der stark dotierte Bereich 40 benachbart zum niedrig dotierten Bereich 50. Der stark dotierte Bereich 40 weist dieselbe Leitfähigkeit wie der zweite dotierte Bereich 20 auf. Folglich weisen der stark dotierte Bereich 40 und der niedrig dotierte Bereich 50 entgegengesetzte Dotierungstypen auf.
  • Der erste dotierte Bereich 10 ist mit einem ersten Potentialknoten (Drainspannung VDS) gekoppelt, wohingegen der zweite dotierte Bereich 20 mit einem zweiten Potentialknoten (in einer Ausführungsform geerdet) gekoppelt ist. Die Gateelektrode 70 ist mit einem Gatepotentialknoten (VGS) gekoppelt.
  • Der Tunnelübergang des n-Kanal-TFET wird aktiviert, wenn der erste Potentialknoten mit einem positiven Potential gekoppelt wird und der zweite dotierte Bereich 20 mit Masse oder einem negativen Potential gekoppelt wird und der Gatepotentialknoten mit einem positiven Potential gekoppelt wird. Wenn der Gatepotentialknoten (VGS) im durchgesteuerten Zustand positiv erhöht wird (der erste Potentialknoten liegt auf hoch), wird ein Inversionsbereich im Kanalbereich 30 gebildet. Valenzbandelektronen vom zweiten dotierten Bereich 20 und vom stark dotierten Bereich 40 tunneln in das Leitungsband des Kanalbereichs 30 und werden in den ersten dotierten Bereich 10 gefegt, was den Einschaltstrom der Vorrichtung erzeugt.
  • Der gesamte Einschaltstrom durch den TFET hängt von der Fläche, durch die das Tunneln stattfindet, und von der Größe des Tunnelstroms an jedem Punkt im Tunnelübergang ab. In verschiedenen Ausführungsformen bilden mindestens zwei unterschiedliche Grenzflächen einen Tunnelübergang. Eine erste Grenzfläche zwischen dem zweiten dotierten Bereich 20 und dem Kanalbereich 30 und eine zweite Grenzfläche zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 bilden einen Tunnelübergang. In verschiedenen Ausführungsformen wird die Größe des Tunnelstroms durch jeden des Tunnelübergangs so gesteuert, dass das Tunneln zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 maximiert wird.
  • Der Tunnelstrom an jedem Punkt entlang des Tunnelübergangs hängt vom elektrischen Feld am Übergang und von der Differenz der Energiebandlücke Eg zwischen dem zweiten dotierten Bereich 20, der der Source ist, und dem Kanalbereich 30 ab. Eine allgemein verwendete empirische Beziehung, die den Tunnelstrom ITJ durch eine in Sperrrichtung vorgespannte Diode wie im TFET beschreibt, ist definiert als I TJ = A ε 2 E g 1 2 exp ( − B E g 3 / 2 ε ) ,
    Figure DE102010037736B4_0001
    wobei A und B Konstanten für ein gegebenes Material sind und Eg die Bandlücke des Materials, durch das das Tunneln stattfindet, ist. Angelegte Spannungen (Menge an Vorspannung in Sperrrichtung, die den Tunnelübergang bildet) und die Dotierung, die das elektrische Feld (E) bestimmen, wirken sich folglich auf den Tunnelstrom aus. Folglich wird für eine feste Vorrichtungsgeometrie der Tunnelstrom ITJ maximiert, indem abrupte Übergänge zwischen dem zweiten dotierten Bereich 20 und dem Kanalbereich 30 und zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 vorhanden sind.
  • In verschiedenen Ausführungsformen variiert die Nettodotierungskonzentration abrupt am Übergang zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 und zwischen dem zweiten dotierten Bereich 20 und dem Kanalbereich 30. In einer Ausführungsform bilden der zweite dotierte Bereich 20 und der Kanalbereich 30 einen Übergang mit einer Nettodotierung mit einer Abruptheit von weniger als 5 nm/Dekade (d.h. das Nettodotierungsprofil fällt um 1 Dekade über eine Tiefe von 5 nm in der Konzentration ab, z.B. von 1019 cm-3 auf 1018 cm-3) und in einer Ausführungsform weniger als 3 nm/Dekade. In einer anderen Ausführungsform bilden der stark dotierte Bereich 40 und der Kanalbereich 30 einen Übergang mit einer Nettodotierung mit einer Abruptheit von weniger als 5 nm/Dekade und in einer Ausführungsform weniger als 3 nm/Dekade.
  • In einer Ausführungsform ist der Kanalbereich 30 mit dem Dotierungsmaterial vom ersten Leitfähigkeitstyp auf ein erstes Konzentrationsniveau dotiert. Der Kanalbereich 30 ist mit dem zweiten Leitfähigkeitstyp gegendotiert, um eine viel niedrigere Nettodotierung zu erreichen. In verschiedenen Ausführungsformen wird dies durchgeführt, um einen abrupten Übergang am Tunnelübergang zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 und zwischen dem zweiten dotierten Bereich 20 und dem Kanalbereich 30 sicherzustellen. Die Dotierung vom stark dotierten Bereich 40 und/oder vom zweiten dotierten Bereich 20 kann in den Kanalbereich 30 abfallen und die Dotierung im Kanalbereich kompensieren, wodurch die Nettodotierung vom ersten Konzentrationsniveau auf ein niedrigeres Niveau verringert wird. Vorteilhafterweise verbessert die Abruptheit des Nettodotierungsprofils auch die Verwendung einer solchen Gegendotierung.
  • Wie vorstehend angegeben, wird in verschiedenen Ausführungsformen das Material am Tunnelübergang so ausgewählt, dass die Konstante B maximiert wird und der Bandlückenfaktor Eg verringert wird. In einer Ausführungsform wird die Bandlücke unter Verwendung einer Spannung modifiziert oder zugeschnitten. Die Spannung modifiziert nicht nur die Bandlücke, sondern auch die effektive Masse der Ladungsträger (was die Materialkonstante B modifiziert). Eine einachsige Druckspannung entlang einer <100>-Richtung, die auf ein (100)-Siliziumsubstrat aufgebracht wird, verringert beispielsweise die effektive Masse von Löchern, was folglich die Konstante B verringert. Eine Verringerung von B erhöht die Tunnelrate. Ebenso induziert eine vertikale Druckspannung (oder zweiachsige Spannung entlang der Transportebene) eine Teilung der Unterbänder des Leitungsbandminimums oder trägt dazu bei, was zu einer Erhöhung der Belegung der Unterbänder mit einer niedrigeren effektiven Masse führt. Die Spannung kann auch verwendet werden, um Kanalmobilitäten der Transistoren zu verbessern. In verschiedenen Ausführungsformen sind die Richtung und das Niveau der Spannung so ausgewählt, dass die Erhöhung der Kanalmobilität und der Tunnelstrom zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 optimiert werden, was zum Stromfluss in der Inversionsschicht des Kanalbereichs 30 senkrecht ist. Diese Spannung kann in verschiedenen Ausführungsformen unter Verwendung von Spannungsauskleidungen, Germaniumimplantation, Spannungserinnerung und/oder eingebetteten Epitaxialsourcebereichen oder Epitaxialdrainbereichen hinzugefügt werden.
  • In einer alternativen Ausführungsform ist das Substrat 100 so gewählt, dass die effektive Ladungsträgermasse an den Tunnelübergängen verringert ist. Wie vorstehend beschrieben, hängt der Tunnelstrom von den Materialkonstanten (effektive Ladungsträgermasse) ab, die von der Kristallstruktur am Tunnelübergang abhängen. In einer Ausführungsform weist der stark dotierte Bereich 40 eine Kristallorientierung auf, die so gewählt ist, dass der Tunnelstrom am Übergang erhöht ist. In einem Fall weist der stark dotierte Bereich 40 eine andere Kristallorientierung (oder eine andere Kristalloberfläche) als das massive Substrat 100 auf, wodurch der Tunnelstrom erhöht wird. In einem Fall weist der stark dotierte Bereich 40 eine (110)-Oberfläche auf, während das Substrat 100 eine (100)-Oberfläche aufweist. Alternativ weist das Substrat 100 selbst vielmehr eine (110)-Oberfläche als die herkömmliche (100)-Oberfläche auf, wodurch ein stark dotierter Bereich 40 mit einer (110)-Oberfläche gebildet ist.
  • Verschiedene Ausführungsformen der Erfindung weisen sowohl n-Kanal-TFETs als auch p-Kanal-TFETs auf. Die obige Ausführungsform wurde bisher für einen n-Kanal-TFET beschrieben. Für einen p-Kanal-TFET ist die ganze Dotierung umgekehrt. Folglich ist in einem p-Kanal-TFET der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp ist der n-Typ. Folglich weist der erste dotierte Bereich 10 (Drain) eine p+-Dotierung auf und der zweite dotierte Bereich 20 (Source) weist einen n+-Leitfähigkeitstyp auf. Ebenso weist in einem p-Kanal-TFET der niedrig dotierte Bereich 50 eine Dotierung vom p-Typ auf und der stark dotierte Bereich 40 weist eine Dotierung vom n-Typ auf. In einer Ausführungsform sind die p-Kanal-TFETs verspannt, um den Tunnelstrom zu verbessern. In einer anderen Ausführungsform sind die p-Kanal-TFETs verspannt, um den Tunnelstrom zu verbessern, während die n-Kanal-TFETs nicht verspannt sind. Alternativ sind sowohl die n-Kanal-TFETs als auch p-Kanal-TFETs in verschiedenen Ausmaßen verspannt, um beide Einschaltströme in beiden Vorrichtungen zu maximieren.
  • Ausführungsformen der Erfindung weisen CMOS-Vorrichtungen auf, die unter Verwendung von p-Kanal-TFETs und n-Kanal-TFETs ausgebildet werden. In einer Ausführungsform ist der Drain eines n-Kanal-TFET (z.B. ist die erste Leitfähigkeit der n-Typ, so dass der erste dotierte Bereich 10 mit dem n-Typ dotiert ist) mit einem herkömmlichen PMOS-Transistor gekoppelt, was einen komplementären Inverter ähnlich einer CMOS-Schaltung bildet. Ebenso ist in einer anderen Ausführungsform der Drain eines p-Kanal-TFET (z.B. der erste dotierte Bereich 10) mit einem herkömmlichen NMOS-Transistor gekoppelt, was einen komplementären Inverter bildet. Alternativ kann ein p-Kanal-TFET mit einem n-Kanal-TFET kombiniert sein, was einen komplementären TFET-Inverter (CTFET) bildet.
  • In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 zumindest unter einem Abschnitt des Kanalbereichs 30 liegen. In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 unter zumindest 10 % der unteren Oberfläche des Kanalbereichs 30 liegen. In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 unter zumindest 25 % der unteren Oberfläche des Kanalbereichs 30 liegen. In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 unter zumindest 50 % der unteren Oberfläche des Kanalbereichs 30 liegen. In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 unter zumindest 75 % der unteren Oberfläche des Kanalbereichs 30 liegen. In einer oder mehreren Ausführungsformen kann der stark dotierte Bereich 40 unter im Wesentlichen der ganzen unteren Oberfläche des Kanalbereichs 30 liegen.
  • Im Gegensatz zu einem vertikalen Transistor ist jedoch in verschiedenen Ausführungsformen eine Inversionsschicht, die unter dem Gatedielektrikum 55 ausgebildet ist, in einer lateralen Richtung orientiert. Insbesondere liegt der Stromfluss in der Inversionsschicht in der lateralen Richtung, während der Stromfluss über den Tunnelübergang entlang der lateralen oder vertikalen Richtung liegen kann.
  • In einer oder mehreren Ausführungsformen können der stark dotierte Bereich 40 und der erste dotierte Bereich 10 in einem Abstand voneinander angeordnet sein, aber zu einer oberen Oberfläche des Substrats 100 parallel angeordnet sein (oder zur Inversionsschicht parallel angeordnet sein, die unter dem Gatedielektrikum 55 ausgebildet ist). In einer oder mehreren Ausführungsformen können der stark dotierte Bereich 40 und der erste dotierte Bereich 10 in einer lateralen Richtung in einem Abstand voneinander angeordnet sein.
  • In einer oder mehreren Ausführungsformen weist der Kanalbereich 30 eine erste Abmessung auf, die größer ist als eine zweite Abmessung, wobei die erste Abmessung zum Substrat 100 parallel ist (parallel zum Stromfluss in der Inversionsschicht) und die zweite Abmessung zum Substrat 100 senkrecht ist. In einer oder mehreren Ausführungsformen weist der Kanalbereich eine laterale Abmessung auf, die größer ist als eine vertikale Abmessung.
  • 2, die 2A und 2B aufweist, stellt strukturelle Ausführungsformen eines TFET gemäß Ausführungsformen der Erfindung dar.
  • 2A stellt eine Ausführungsform dar, wobei das Substrat 100 direkt benachbart zum ersten dotierten Bereich 10 und zum zweiten dotierten Bereich 20 angeordnet ist. Der erste dotierten Bereich 10 und der zweite dotierte Bereich 20 können beispielsweise eine vergrabene Oxidschicht des Substrats 100 kontaktieren. In 2A kann sich der erste dotierte Bereich 10 bis zum Substrat 100 erstrecken, so dass der niedrig dotierte Bereich 50 nur lateral benachbart ist. Ebenso kann sich der zweite dotierte Bereich 20 bis zum Substrat 100 erstrecken, so dass der stark dotierte Bereich 40 den zweiten dotierten Bereich 20 nur lateral unter dem Kanalbereich 30 kontaktiert.
  • 2B stellt einen TFET dar, der mit einer Dreifach-Wannen-Technologie ausgebildet ist. Wie in der Ausführungsform von 1 beschrieben, kann der TFET entweder eine p-Kanal-Vorrichtung oder eine n-Kanal-Vorrichtung sein. Im Gegensatz zur vorherigen Ausführungsform ist jedoch der TFET über einem Wannenbereich 110 ausgebildet. Für einen n-Kanal-TFET ist der Wannenbereich 110 als n-Bereich dotiert, wohingegen für einen p-Kanal-TFET der Wannenbereich 110 als Leitfähigkeit vom p-Typ dotiert ist.
  • Der TFET ist durch einen dritten dotierten Bereich 120 mit einem ersten Leitfähigkeitstyp isoliert. Der dritte dotierte Bereich 120 ist ein niedrig dotierter Bereich. Ein erster dotierter Bereich 10 mit einem ersten Leitfähigkeitstyp ist benachbart zum dritten dotierten Bereich 120 angeordnet. Ebenso ist der zweite dotierte Bereich 20 mit einer zweiten Leitfähigkeit benachbart zum dritten dotierten Bereich 120 angeordnet und von diesem durch einen Isolationsbereich 60 getrennt. Die Ausbildung des Tunnelübergangs ist ähnlich zur in 1 beschriebenen Vorrichtung.
  • 3, die 3A und 3B aufweist, stellt eine Ausführungsform der Erfindung eines Doppeldrain-TFET (DDTFET) dar.
  • In 3A ist der erste dotierte Bereich 10 mit einer Dotierung der ersten Leitfähigkeit, der mit Bezug auf 1 beschrieben wurde, auf beiden Seiten des TFET angeordnet. Der zweite dotierte Bereich 20 mit dem zweiten Leitfähigkeitstyp ist unter dem Kanalbereich 30 angeordnet. Folglich ist ein Tunnelübergang zwischen dem Kanalbereich 30 und dem zweiten dotierten Bereich 20 über die Länge des Sourcebereichs LSOURCE hergestellt. Der niedrig dotierte Bereich 50 mit dem ersten Leitfähigkeitstyp ist zwischen dem ersten dotierten Bereich 10 und dem zweiten dotierten Bereich 20 angeordnet. 3B stellt die in 3A gezeigte Vorrichtung entlang der Breite der Vorrichtung dar. Der Sourcebereich ist entlang der Breite kontaktiert, wie in 3B gezeigt.
  • 4, die 4A und 4B aufweist, stellt eine Draufsicht eines isolierten TFET gemäß einer Ausführungsform der Erfindung dar.
  • In 4A sind Isolationsbereiche 60 in einem Substrat angeordnet und aktive Bereiche sind innerhalb der Isolationsbereiche 60 ausgebildet. Die aktiven Bereiche bilden den TFET und weisen zwei Drainbereiche (erste dotierte Bereiche 10), die mit einer Drainspannung VD gekoppelt sind, und einen Sourcebereich (zweiter dotierter Bereich 20), der mit einer Sourcespannung VS gekoppelt ist, auf. Eine Gateleitung bildet die Gateelektrode 70 und ist mit einer Gatespannung VG gekoppelt. Wie in 4A dargestellt, erstreckt sich der zweite dotierte Bereich 20 unter der Gateelektrode 70 und zwischen den zwei ersten dotierten Bereichen 10. Ein niedrig dotierter Bereich 50 ist zwischen dem ersten dotierten Bereich 10 und dem zweiten dotierten Bereich 20 angeordnet und unter einem Kanalbereich (nicht dargestellt) angeordnet. Die Querschnittsansicht des TFET entlang der Linie 3A ist ähnlich zu der mit Bezug auf 3A beschriebenen.
  • 4B stellt eine alternative Ausführungsform dar, wobei die Gateelektrode sich um einen zweiten TFET 2 benachbart zum ersten TFET 1 windet und diesen bildet. Der erste TFET 1 und der zweite TFET 2 sind mit einem gemeinsamen Drainbereich miteinander gekoppelt. Obwohl nur zwei TFETs gezeigt sind, können in verschiedenen Ausführungsformen mehrere von solchen fingerartigen TFETs ausgebildet sein.
  • 5, die 5A und 5B aufweist, stellt einen Doppelkamm-TFET gemäß einer Ausführungsform der Erfindung dar, wobei 5A eine Draufsicht darstellt und wobei 5B eine Querschnittsansicht darstellt.
  • Eine einzelne Gateleitung mit der Gateelektrode 70 ist über einem Substrat angeordnet. Ein erster dotierter Bereich 10 und ein zweiter dotierter Bereich 20 sind in Reihen angeordnet, die durch einen niedrig dotierten Bereich 50 getrennt sind. Die Querschnittsansicht des TFET am Tunnelübergang (z.B. entlang der Linie 3A) ist wie in 3A beschrieben. Die Querschnittsansicht entlang der Linie 5B ist in 5B gezeigt. Da die Vorrichtung von 3A ein Doppeldrain-TFET mit einem Source unter der Gateleitung ist, sind in dieser Ausführungsform Kontakte mit dem Source periodisch hergestellt, wie in der Draufsicht von 5A dargestellt.
  • 6, die 6A bis 6D aufweist, stellt eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit einem TFET dar.
  • Mit Bezug auf 6A wird ein Halbleiterkörper 25 bereitgestellt. In der einen Ausführungsform ist der Halbleiterkörper 25 ein Siliziumwafer. Einige Beispiele des Halbleiterkörpers 25 sind ein massives einkristallines Siliziumsubstrat (oder eine darauf gezüchtete oder anderweitig darin ausgebildete Schicht), eine Schicht aus {110}-Silizium auf einem {100}-Siliziumwafer, eine Schicht eines Silizium-auf-Isolator-Wafers (SOI-Wafers) oder eine Schicht eines Germanium-auf-Isolator-Wafers (GeOI-Wafers).
  • In verschiedenen Ausführungsformen wird der Halbleiterkörper 25 dotiert. Zum Ausbilden eines p-Kanal-TFET wird der Halbleiterkörper 25 mit einer Dotierung vom n-Typ dotiert. Der Halbleiterkörper 25 wird beispielsweise mit Phosphor oder Arsen zu einer Dotierung von etwa 1018 cm-3 bis etwa 1019 cm-3 dotiert. Zum Ausbilden eines n-Kanal-TFET wird der Halbleiterkörper 25 alternativ mit einer Dotierung vom p-Typ dotiert. Der Halbleiterkörper 25 wird beispielsweise mit Bor zu einer Dotierung von etwa 1018 cm-3 bis etwa 1019 cm-3 dotiert. Der Halbleiterkörper 25 wird auch mit eine Diffusion verhindernden Störstellen wie z.B. Kohlenstoff, Fluor und Stickstoff in verschiedenen Ausführungsformen dotiert.
  • Mit Bezug auf 6B wird eine Epitaxialschicht auf dem Halbleiterkörper 25 gezüchtet, die einen Kanalbereich 30 bildet. Die Epitaxialschicht kann durch einen geeigneten Prozess wie z.B. chemische Gasphasenabscheidung, Molekularstrahl-Epitaxie und dergleichen gezüchtet werden. Der Kanalbereich 30 ist in verschiedenen Ausführungsformen eine dünne Schicht von etwa 1 nm bis etwa 10 nm und in einer Ausführungsform etwa 2 nm bis etwa 4 nm. In einigen Ausführungsformen kann der Kanalbereich 30 mit einem Dotierungsmaterial des ersten Leitfähigkeitstyps implantiert werden. Alternativ kann der Kanalbereich 30 während des Epitaxialwachstumsprozesses in situ dotiert werden.
  • Die Epitaxialschicht kann Germanium aufweisen, um die Bandlücke des Kanalbereichs 30 zu verkleinern. Die Epitaxialschicht kann andere Verbundhalbleitermaterialien aufweisen. Beispiele sind InSb, InAr, InP, usw. Außerdem kann die Epitaxialschicht Störstellen wie z.B. Kohlenstoff, Fluor oder dergleichen aufweisen, um eine Dotierungsmaterialdiffusion zu verhindern.
  • Ein Gatestapel wird über dem Kanalbereich 30 ausgebildet, wie in 6C dargestellt. Ein Gatedielektrikum 55 wird über freiliegenden Abschnitten des Kanalbereichs 30 abgeschieden. In einer Ausführungsform weist das Gatedielektrikum 55 ein Oxid (z.B. SiO2), ein Nitrid (z.B. Si3N4) oder eine Kombination eines Oxids und Nitrids (z.B. SiON oder eine Oxid-Nitrid-Oxid-Sequenz) auf. In anderen Ausführungsformen wird ein dielektrisches Material mit hohem k mit einer Dielektrizitätskonstante von etwa 5,0 oder größer als Gatedielektrikum 55 verwendet. Das Gatedielektrikum 55 kann eine einzelne Materialschicht aufweisen oder alternativ kann das Gatedielektrikum 55 zwei oder mehr Schichten aufweisen.
  • Das Gatedielektrikum 55 kann durch chemische Gasphasenabscheidung (CVD), Atomschichtabscheidung (ALD), metallorganische chemische Gasphasenabscheidung (MOCVD), physikalische Gasphasenabscheidung (PVD) oder Strahlgasphasenabscheidung (JVD) als Beispiele abgeschieden werden. In anderen Ausführungsformen kann das Gatedielektrikum 55 unter Verwendung von anderen geeigneten Abscheidungsverfahren oder thermischen Aufwachsverfahren abgeschieden werden. Das Gatedielektrikum 55 weist eine Dicke von etwa 10 Ä bis etwa 60 Ä in einer Ausführungsform auf, obwohl alternativ das Gatedielektrikum 55 andere Abmessungen aufweisen kann. Obwohl in einigen Ausführungsformen sowohl n-Kanal-TFETs als auch p-Kanal-TFETs dasselbe Gatedielektrikum aufweisen können; könnten in alternativen Ausführungsformen p-Kanal-TFETs und n-Kanal-TFETs jeweils ein unterschiedliches Gatedielektrikummaterial aufweisen.
  • Die Gateelektrode 70 wird über dem Gatedielektrikum 55 durch Strukturieren und Ätzen einer auf dem Gatedielektrikum 55 ausgebildeten Gateschicht ausgebildet. Die Gateelektrode 70 weist ein Halbleitermaterial auf, wie z.B. in einer Ausführungsform Polysilizium oder amorphes Silizium, obwohl alternativ Metalle wie z.B. TiN für die Gateelektrode 70 verwendet werden können. Die Gateelektrode 70 mit einer Dicke zwischen etwa 400 Ä und 2000 Ä kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungsverfahren abgeschieden werden.
  • Unter Verwendung einer Maske, die unter Verwendung von herkömmlichen Lithographieverfahren ausgebildet wird, wird nur eine Seite des Halbleiterkörpers 25 benachbart zur Gateelektrode 70 geöffnet. Eine Drainimplantation wird durchgeführt, um Dotierungsmaterialien in den Halbleiterkörper 25 hinzuzufügen. Die Drainimplantation führt Dotierungsmaterialien eines ersten Leitfähigkeitstyps ein. Die Drainimplantationen werden so gewählt, dass ein niedrig dotierter Bereich 50 von etwa 80 bis 200 nm und in einer Ausführungsform etwa 100 nm ausgebildet wird. In verschiedenen Ausführungsformen werden zum Ausbilden eines n-Kanal-TFET Phosphor-, Arsen- und/oder Antimonatome implantiert. In einer Ausführungsform werden Phosphoratome mit etwa 15 keV bis 50 keV mit einer Dosis von etwa 1013 cm-2 bis etwa 5 × 1014 cm-2 implantiert. In einer anderen Ausführungsform werden alternativ Arsenatome mit einer Energie von etwa 30 keV bis etwa 60 keV in den Halbleiterkörper 25 mit einer Dosis von etwa 1013 cm-2 bis etwa 5 × 1014 cm-2 implantiert. In verschiedenen Ausführungsformen werden zum Ausbilden eines p-Kanal-TFET Boratome implantiert. In einer Ausführungsform werden Boratome mit etwa 10 keV bis 50 keV mit einer Dosis von etwa 1013 cm-2 bis etwa 5 × 1014 cm-2 implantiert. Eine optionale Ausheilung wird nach der Implantation durchgeführt, um die Beschädigung durch die Implantation zu entfernen.
  • Mit Bezug auf 6D werden Abstandsschichten 80 benachbart zur Gateelektrode 70 ausgebildet. Die Abstandsschichten 80 werden aus einem Isolationsmaterial wie z.B. einem Oxid und/oder einem Nitrid ausgebildet. Die Abstandsschichten 80 werden typischerweise durch die Abscheidung einer konformen Schicht, gefolgt von anisotropem Ätzen, ausgebildet. Der Prozess kann für mehrere Schichten wiederholt werden, wie erwünscht. In einigen Fällen kann, wenn die Gateelektrode 70 Polysilizium ist, mindestens eine erste Schicht der Abstandsschichten 80 durch Polyoxidation ausgebildet werden.
  • Nach dem Ausbilden der Abstandsschichten 80 werden die Source- und Drainbereiche des TFET ausgebildet. Ein erster Teil des Halbleiterkörpers 25 (entweder links oder rechts von der Gateelektrode 70) wird blockiert und implantiert. Ein Bereich auf der linken Seite der Gateelektrode 70 wird beispielsweise implantiert, um den ersten dotierten Bereich 10 auszubilden. In einer Ausführungsform werden zum Ausbilden eines n-Kanal-TFET Phosphoratome mit etwa 2 keV bis 10 keV mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert. In einer anderen Ausführungsform werden alternativ Arsenatome mit einer Energie von etwa 2 keV bis etwa 10 keV in den Halbleiterkörper 25 mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert. In einer alternativen Ausführungsform werden zum Ausbilden eines p-Kanal-TFET Boratome mit einer Energie von etwa 500 eV bis etwa 5 keV mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert. Alternativ kann BF2 als Quelle zum Einführen von Boratomen verwendet werden.
  • Nach dem Blockieren des ersten dotierten Bereichs 10 wird ein zweiter Bereich auf der rechten Seite der Gateelektrode 70 implantiert, um den zweiten dotierten Bereich 20 auszubilden. Der erste dotierte Bereich 10 und der zweite dotierte Bereich 20 können in einer umgekehrten Reihenfolge implantiert werden. In einer Ausführungsform werden zum Ausbilden des Sourcebereichs eines n-Kanal-TFET Boratome mit einer Energie von etwa 500 eV bis etwa 5 keV mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert. Alternativ kann BF2 als Quelle zum Einführen von Boratomen verwendet werden. In einer alternativen Ausführungsform werden zum Ausbilden des Sourcebereichs eines p-Kanal-TFET Phosphoratome mit etwa 2 keV bis 10 keV mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert. In einer anderen Ausführungsform werden alternativ Arsenatome mit einer Energie von etwa 2 keV bis etwa 10 keV in den Halbleiterkörper 25 mit einer Dosis von etwa 1014 cm-2 bis etwa 5 × 1015 cm-2 implantiert.
  • Eine Source/Drain-Ausheilung folgt den Implantationen. Dies wird durchgeführt, um die Implantationsbeschädigung zu entfernen und die Übergänge auszubilden. In verschiedenen Ausführungsformen wird dieser Ausheilungsschritt bei einer Temperatur zwischen etwa 700 °C und etwa 1200 °C für eine Zeit zwischen etwa 0,1 ms und etwa 1 s durchgeführt. Eine schnelle thermische Ausheilung (RTA) kann beispielsweise bei einer Temperatur von 1090 °C für 0,1 s durchgeführt werden.
  • In einigen Ausführungsformen kann der erste dotierte Bereich 10 oder der zweite dotierte Bereich 20 unter Verwendung eines Epitaxialprozesses ausgebildet werden. Eine Aussparung wird beispielsweise im Halbleiterkörper 25 ausgebildet und ein Epitaxialhalbleiter wird aus dem Inneren der Aussparung gezüchtet. Dies ermöglicht eine Spannung am Kanalbereich 30 und am Tunnelübergang zwischen dem Kanalbereich 30 und dem zweiten dotierten Bereich 20 oder am Tunnelübergang zwischen dem Kanalbereich 30 und dem stark dotierten Bereich 40, um den Tunnelstrom zu erhöhen. Alternativ kann eine Spannungsauskleidung über dem Halbleiterkörper 25 und der Gateelektrode 70 ausgebildet werden, um eine weitere Spannung in den Kanalbereich 30 und die Tunnelübergänge einzuführen.
  • Die weitere Bearbeitung geht wie in einem herkömmlichen Halbleiterfertigungsprozess vor sich. Silizidbereiche werden beispielsweise auf dem ersten dotierten Bereich 10 und dem zweiten dotierten Bereich 20 ausgebildet und Source- und Drainkontakte können ausgebildet werden. Ebenso wird die Gateelektrode 70 kontaktiert.
  • 7, die 7A bis 7D aufweist, stellt verschiedene Stufen der Herstellung eines TFET gemäß einer Ausführungsform der Erfindung dar.
  • Mit Bezug auf 7A wird eine erste Maskenschicht 220 unter Verwendung von Lithographie auf einem Substrat 100 abgeschieden und strukturiert. Das Substrat 100 wird so dotiert, dass es ein n-Typ für einen n-Kanal-TFET oder ein p-Typ für einen p-Kanal-TFET ist. Die Dotierung im Substrat 100 weist etwa 1016 cm-3 bis etwa 1018 cm-3 auf.
  • Ein stark dotierter Bereich 40 wird in der Fläche ausgebildet, die mit der ersten Maskenschicht 220 geöffnet ist. Der stark dotierte Bereich 40 wird so ausgebildet, dass er ein Bereich vom p-Typ ist, wenn der TFET ein n-Kanal-TFET ist. Ansonsten weist der stark dotierte Bereich eine Dotierung vom n-Typ auf. Der stark dotierte Bereich 40 weist eine Dotierung von etwa 1018 cm-3 bis etwa 1020 cm-3 auf.
  • Die erste Maskenschicht 220 wird geätzt und entfernt und eine zweite Maskenschicht 230 wird über dem Substrat 100 abgeschieden, wie in 7B dargestellt. Ein Kanalbereich 30 wird auf dem freiliegenden Substrat 100, das nicht von der zweiten Maskenschicht 230 bedeckt ist, epitaxial gezüchtet. Der Kanalbereich 30 weist Germanium oder andere Materialien zum Verschmälern der Bandlücke des Kanalbereichs 30 auf. Eine Gatedielektrikumschicht 260 und eine Gateschicht 270 werden über dem Kanalbereich 30 ausgebildet, die beispielsweise wie in vorherigen Ausführungsformen beschrieben abgeschieden werden.
  • Mit Bezug auf 7C werden die Gatedielektrikumschicht 260 und die Gateschicht 270 unter Ausbildung des Gatedielektrikums 55 und der Gateelektrode 70 strukturiert. Wie als nächstes in 7D dargestellt, werden Abstandsschichten 80 benachbart zur Gateelektrode 70 ausgebildet. In einer Ausführungsform weisen die Abstandsschichten 80 dielektrische Materialien mit hohem k auf, um die Gatekopplung zu verstärken. Das Dielektrikum mit hohem k hilft, den Widerstand des Transistors zu minimieren, indem die Inversionsladung unter der Abstandsschicht 80 zwischen dem (auszubildenden) Drain und dem stark dotierten Bereich 40 erhöht wird. Der freiliegende stark dotierte Bereich 40 und das Substrat 100 werden unter Bildung eines Sourcebereichs 291 und eines Drainbereichs 292 silizidiert. Die weitere Bearbeitung fährt fort, wie in vorherigen Ausführungsformen beschrieben.
  • 8 stellt eine alternative Vorrichtungsstruktur dar, die unter Verwendung des in 7 dargestellten Verfahrens hergestellt wird.
  • Mit Bezug zuerst auf 8 wird nach dem Strukturieren der Gatedielektrikumschicht 260 und der Gateschicht 270 (7C) eine Gateabstandsschicht 61 als Abstandsschicht zur Gateelektrode 70 ausgebildet. Die Gateabstandsschicht 61 weist etwa dieselbe Dicke wie das Gatedielektrikum 55 auf und weist etwa dieselbe Materialzusammensetzung wie das Gatedielektrikum 55 auf. Ein zweiter Epitaxialprozess wird durchgeführt, um das freiliegende Substrat 100 zu erhöhen und einen erhöhten Bereich 250 und einen Kanalbereich 30 auszubilden, der vertikal ist. Der erhöhte Bereich 250 wird mit der Gateelektrode 70 durch die Gateabstandsschicht 61 kapazitiv gekoppelt. Die anschließende Bearbeitung folgt den Schritten, wie mit Bezug auf 7D beschrieben. Im Gegensatz zum Transistor von 7D liegt in dieser Ausführungsform der Bereich unter der Gateabstandsschicht 61 direkt unter einem Gatedielektrikum (Gateabstandsschicht 61). Folglich besitzt diese Vorrichtung einen viel niedrigeren Widerstand aufgrund der Ausbildung einer kontinuierlichen Inversionsschicht im Kanalbereich 30 und im erhöhten Bereich 250. Die Elektronen, die den Tunnelübergang zwischen dem stark dotierten Bereich 40 und dem Kanalbereich 30 durchqueren, treffen auf keinen Widerstand beim Erreichen des Drainbereichs 292 des TFET. Vorteilhafterweise können in dieser Ausführungsform die Abstandsschichten 80 nun als Abstandsschichten mit niedrigem k ausgebildet werden, was die parasitäre Kopplung mit anderen Kontakten innerhalb der Metallisierungsschichten minimiert.
  • 9, die 9A und 9B aufweist, stellt eine TFET-Vorrichtung mit mehreren Gates gemäß einer Ausführungsform der Erfindung dar. 9A stellt eine Draufsicht dar, wohingegen 9B eine Querschnittsansicht eines Doppelgate-Transistors entlang einer Rippe oder Finne 310 darstellt. Der TFET mit mehreren Gates kann unter Verwendung des in 7 dargestellten Verfahrens hergestellt werden.
  • Mit Bezug auf 9A windet sich eine Gateelektrode 70 um eine Rippe oder Finne 310, was den TFET mit mehreren Gates bildet. Eine Querschnittsansicht der Rippe oder Finne 310 ist in 9B dargestellt. Die Rippe oder Finne 310 weist den Kanalbereich 30 und den stark dotierten Bereich 40 auf, die den Tunnelübergang bilden. Silizide, die den Sourcebereich 291 und den Drainbereich 292 bilden, sind in der Rippe oder Finne 310 angeordnet. Der Kanalbereich 30 wird in allen Oberflächen der Rippe oder Finne 310 epitaxial ausgebildet, was die Ausbildung des Tunnelübergangs um die Rippe oder Finne 310 erleichtert. Die vergrößerte Oberfläche des Tunnelübergangs 310 erhöht den Ansteuerstrom des TFET signifikant. Abstandsschichten 80 werden aus Materialien mit hohem k ausgebildet, wie in den mit Bezug auf 7 beschriebenen Ausführungsformen, um die Widerstände innerhalb des Kanalbereichs 30 zu verringern.
  • 10, die 10A bis 10E aufweist, stellt verschiedene Stufen bei der Ausbildung eines TFET gemäß einer Ausführungsform der Erfindung dar.
  • Mit Bezug auf 10A werden ein Pseudogatedielektrikum 65 und eine Pseudogateschicht 66 über einem Substrat 100 strukturiert. Die Pseudogateschicht 66 ist eine Ätzstoppschicht und weist ein geeignetes Dielektrikum wie z.B. SiN auf. Das Pseudogatedielektrikum 65 weist ein Metall oder Polysilizium auf, das die genaue Strukturierung und leichte Entfernung erleichtert.
  • Nach dem Implantieren des ersten dotierten Bereichs 10 und des zweiten dotierten Bereichs 20 werden Pseudoabstandsschichten 68 ausgebildet (10B). Der erste dotierte Bereich 10 weist einen ersten Leitfähigkeitstyp auf, wohingegen der zweite dotierte Bereich 20 einen entgegengesetzten zweiten Leitfähigkeitstyp aufweist, wie in vorherigen Ausführungsformen beschrieben. Das Substrat ist in einer Ausführungsform ein erster Leitfähigkeitstyp.
  • In einigen Ausführungsformen kann der erste dotierte Bereich 10 oder der zweite dotierte Bereich 20 unter Verwendung eines Epitaxialprozesses ausgebildet werden. Beispielsweise wird eine Aussparung im Halbleiterkörper 25 ausgebildet und ein Epitaxialhalbleiterwafer wird aus dem Inneren der Aussparung gezüchtet. Dies ermöglicht eine Spannung am Kanalbereich 30 und am Tunnelübergang zwischen dem Kanalbereich 30 und dem zweiten dotierten Bereich 20 oder am Tunnelübergang zwischen dem Kanalbereich 30 und dem stark dotierten Bereich 40, um den Tunnelstrom zu erhöhen.
  • Eine Maskenschicht 69 wird abgeschieden und planarisiert, die das freiliegende Substrat 100 bedeckt (10C). Unter Verwendung der Maskenschicht 69 als Maske werden die Pseudogateschicht 66 und dann das Pseudogatedielektrikum 65 geätzt und entfernt. In einer Ausführungsform wird die Pseudoabstandsschicht 68 entfernt, während in einigen Ausführungsformen die Pseudoabstandsschicht 68 nicht entfernt werden kann und für die Maskierung von anschließenden Implantationen verwendet werden kann. Eine Implantation von Dotierungsatomen 53 mit einem zweiten Leitfähigkeitstyp kann durchgeführt werden, um einen stark dotierten Bereich 40 und einen niedrig dotierten Bereich 50 auszubilden. In verschiedenen Ausführungsformen kompensiert die Implantation den höher dotierten ersten dotierten Bereich 10 nicht und bildet stattdessen den niedrig dotierten Bereich 50, wodurch der erste dotierte Bereich 10 und der stark dotierte Bereich 40 getrennt werden. In einigen Ausführungsformen kann die Implantation in einem Winkel durchgeführt werden, wodurch die Kompensation des ersten dotierten Bereichs 10 minimiert wird.
  • Eine weitere Implantation eines Diffusionsinhibitors kann durchgeführt werden, bevor oder nachdem die Dotierungsatome 53 implantiert sind. Beispiele von Diffusionsinhibitoren sind Kohlenstoff, Fluor, Stickstoff und dergleichen. Der Diffusionsinhibitor verhindert die Ausdiffusion von Dotierungsmaterialien aus dem stark dotierten Bereich 40 und in den Kanalbereich, der anschließend ausgebildet wird.
  • Eine Amorphisierungsimplantation wie z.B. Silizium oder Germanium kann durchgeführt werden, falls erforderlich, um die Implantationsdefekte zu entfernen. Alternativ kann in einigen Ausführungsformen auch eine Unteramorphisierungsimplantation verwendet werden. Die Unteramorphisierungsimplantation wird gewählt, um einen amorphen Bereich zu erzeugen, wenn sie zur bereits existierenden Beschädigung hinzugefügt wird. In einer Ausführungsform kann Germanium mit Dosen, die höher sind als etwa 1 × 1014 cm-2, mit Energien von etwa 5 keV bis etwa 30 keV für die Amorphisierung verwendet werden. Implantationen von Germanium mit höherer Dosis, falls sie geeignet verwendet werden, können auch den vorteilhaften Effekt des Verringerns des Bandlückendeltas am gebildeten Tunnelübergang haben (obere Oberfläche des stark dotierten Bereichs 40 und auszubildender Kanalbereich).
  • Mit Bezug als nächstes auf 10D wird ein Kanalbereich 30 im freiliegenden Substrat 100 epitaxial gezüchtet. In einigen Ausführungsformen kann eine Implantation von Dotierungsatomen mit einem ersten Leitfähigkeitstyp im Kanalbereich 30 durchgeführt werden. Alternativ kann der Kanalbereich 30 während des Epitaxialwachstumsprozesses in situ dotiert werden. Dies hilft, einen abrupten Übergang mit dem stark dotierten Bereich 40 zu bilden. Dies kann beispielsweise irgendeine Verringerung der Abruptheit beseitigen, die durch die Absonderung von Dotierungsmaterialien des zweiten Leitfähigkeitstyps im Kanalbereich 30 entsteht. Wenn beispielsweise Bor verwendet wird (als Dotierungsmaterial vom zweiten Leitfähigkeitstyp), um den stark dotierten Bereich 40 auszubilden, kann sich während der anschließenden Wärmebearbeitung Bor vorzugsweise in den Kanalbereich 30 absondern, insbesondere wenn der Kanalbereich 30 eine SiGe-Legierung aufweist. In solchen Fällen kann ein langsamer diffundierendes Dotierungsmaterial eines Dotierungsmaterials der ersten Leitfähigkeit wie z.B. Arsen oder Antimon in den Kanalbereich 30 benachbart zum Übergang zwischen dem Kanalbereich 30 und dem stark dotierten Bereich 40 implantiert werden. Folglich kann die Abruptheit der Nettodotierung so zugeschnitten werden, dass sie viel schärfer ist als die für einen eigenleitenden Kanalbereich 30 erreichbare. In verschiedenen Ausführungsformen kann, wenn Bor als Dotierungsmaterial für den stark dotierten Bereich 40 verwendet wird, eine Arsenimplantation von etwa 1 × 1013 cm-2 bis etwa 1 × 1014 cm-2 mit einer Energie von etwa 500 eV bis etwa 5 keV durchgeführt werden.
  • Ein Gatedielektrikum 55 und eine Gateelektrode 70 werden über dem Kanalbereich 30 ausgebildet. Wie in 10E dargestellt, wird die Maskenschicht 69 geätzt und entfernt und eine Isolationsschicht wird abgeschieden und anisotrop geätzt, um die Abstandsschichten 80 auszubilden.
  • In einigen Ausführungsformen kann eine Spannungsauskleidung über dem Halbleiterkörper 25 und der Gateelektrode 70 ausgebildet werden, um eine weitere Spannung in den Kanalbereich 30 und die Tunnelübergänge einzuführen.
  • 11, die 11A bis 11E aufweist, stellt verschiedene Stufen bei der Ausbildung eines TFET gemäß einer Ausführungsform der Erfindung dar.
  • Ein Pseudogatedielektrikum 65 und eine Pseudogateschicht 66 werden über einem Substrat 100 strukturiert, wie in der vorherigen Ausführungsform (11A) beschrieben. Im Gegensatz zur vorherigen Ausführungsform wird vor der Ausbildung des Pseudogatestapels ein stark dotierter Bereich 40 ausgebildet. Nach dem Ausbilden des Gatestapels wird auch ein niedrig dotierter Bereich 50 benachbart zu einer Seite der Pseudogateschicht 66 ausgebildet, während ein zweiter dotierter Bereich 20 benachbart zur restlichen Seite der Pseudogateschicht 66 ausgebildet wird (11B). Nach dem Ausbilden der Pseudoabstandsschichten 68 wird ein erster dotierter Bereich 10 implantiert.
  • Mit Bezug auf 11C wird eine Maskenschicht 69 abgeschieden und planarisiert, die das freiliegende Substrat 100 bedeckt. Unter Verwendung der Maskenschicht 69 als Maske werden die Pseudogateschicht 66 und dann das Pseudogatedielektrikum 65 geätzt und entfernt. Der Kanalbereich 30, das Gatedielektrikum 55 und die Gateelektrode 70 werden ausgebildet, wie in den vorherigen Ausführungsformen beschrieben. Der Kanalbereich 30 kann durch Implantation dotiert werden oder in situ dotiert werden, wie in vorherigen Ausführungsformen beschrieben. Die Maskenschicht 69 wird entfernt und Abstandsschichten 80 werden ausgebildet, wie in 11E dargestellt. Die Kontaktausbildung geht wie in vorherigen Ausführungsformen beschrieben vor sich.
  • Alternativ wird in einigen Ausführungsformen im Gegensatz zu der in 11 dargestellten Ausführungsform der stark dotierte Bereich 40 nach dem Entfernen der Pseudogateschicht 66 und des Pseudogatedielektrikums 65 gemäß den in 10 beschriebenen Prozessschritten (siehe z.B. 10C) ausgebildet.
  • Wie in vorherigen Ausführungsformen können eingebettete Epitaxialbereiche und/oder Spannungsauskleidungen ausgebildet werden, um eine vorteilhafte Spannung in den Kanalbereich 30 und die Tunnelübergänge einzuführen.

Claims (42)

  1. Halbleitervorrichtung (1), die aufweist: • einen ersten Drainbereich (10) eines ersten Leitfähigkeitstyps, der in einem ersten Bereich eines Substrats (100) angeordnet ist; • einen ersten Sourcebereich (40) eines zweiten Leitfähigkeitstyps, der in dem Substrat (100) angeordnet ist, wobei der zweite Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist; • einen ersten Kanalbereich (30), der zwischen den ersten Sourcebereich (40) und den ersten Drainbereich (10) elektrisch gekoppelt ist, wobei der erste Sourcebereich (40) unter zumindest einem Abschnitt des ersten Kanalbereichs (30) liegt; und • einen ersten dotierten Bereich (50) des ersten Leitfähigkeitstyps, der zwischen dem ersten Sourcebereich (40) und dem ersten Drainbereich (10) angeordnet ist und den ersten Sourcebereich (40) und den ersten Drainbereich (10) berührt; • einen ersten Gatestapel (55, 70), der über dem ersten Kanalbereich (30) liegt.
  2. Halbleitervorrichtung (1) gemäß Anspruch 1, die ferner einen zweiten Sourcebereich des zweiten Leitfähigkeitstyps aufweist, der im Substrat (100) und benachbart zum ersten Kanalbereich (30) angeordnet ist.
  3. Halbleitervorrichtung (1) gemäß Anspruch 1 oder 2, wobei der erste dotierte Bereich (50) mit einer niedrigeren Nettodotierung dotiert ist als der erste Sourcebereich (40) und/oder wobei der erste dotierte Bereich (50) mit einer niedrigeren Nettodotierung dotiert ist als der erste Drainbereich (10).
  4. Halbleitervorrichtung (1) gemäß Anspruch 3, die ferner einen zweiten Drainbereich des ersten Leitfähigkeitstyps aufweist, der im Substrat (100) angeordnet ist, wobei der erste Kanalbereich (30) zwischen dem ersten Drainbereich (10) und dem zweiten Drainbereich angeordnet ist.
  5. Halbleitervorrichtung (1) gemäß Anspruch 4, ferner aufweisend einen zweiten dotierten Bereich des zweiten Leitfähigkeitstyps, der zwischen dem ersten Sourcebereich (40) und dem zweiten Drainbereich angeordnet ist.
  6. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 5, wobei der erste Kanalbereich (30) ein anderes Halbleitermaterial als der erste Sourcebereich (40) aufweist.
  7. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 6, wobei der erste Kanalbereich (30) Germanium aufweist.
  8. Halbleitervorrichtung (1) gemäß Anspruch 7, wobei der Molenbruch des Germaniums mindestens 15 % beträgt.
  9. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 6, wobei der erste Kanalbereich (30) Kohlenstoff aufweist.
  10. Halbleitervorrichtung (1) gemäß Anspruch 9, wobei der Kohlenstoffgehalt weniger als 1 % ist.
  11. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 10, wobei ein Übergang zwischen dem ersten Kanalbereich (30) und dem ersten Sourcebereich (40) unter mechanischer Spannung steht.
  12. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 11, wobei der erste Sourcebereich (40) eine Kristallorientierung aufweist, die einen Tunnelstrom am Übergang zwischen dem ersten Kanalbereich (30) und dem ersten Sourcebereich (40) verstärkt, wobei die Kristallorientierung des Kanalbereichs (30) anders ist als eine Kristallorientierung innerhalb des Substrats (100), wobei das Substrat (100) ein Halbleiter-auf-Isolator-Substrat (100) aufweist.
  13. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 12, die ferner aufweist: • einen zweiten Drainbereich des zweiten Leitfähigkeitstyps, der in einem zweiten Bereich des Substrats (100) angeordnet ist; • einen zweiten Sourcebereich des ersten Leitfähigkeitstyps, der im Substrat (100) angeordnet ist; • einen zweiten Kanalbereich, der zwischen den zweiten Sourcebereich und den zweiten Drainbereich elektrisch gekoppelt ist, wobei der zweite Sourcebereich unter zumindest einem Abschnitt des zweiten Kanalbereichs liegt; und • einen zweiten Gatestapel, der über dem zweiten Kanalbereich liegt.
  14. Halbleitervorrichtung (1) gemäß Anspruch 13, wobei der erste Kanalbereich (30) und der erste Sourcebereich (40) unter einem ersten Typ von mechanischer Spannung stehen und wobei der zweite Kanalbereich und der zweite Sourcebereich unter einem zweiten Typ von mechanischer Spannung stehen, wobei der erste Typ von mechanischer Spannung und der zweite Typ von mechanischer Spannung entgegengesetzte Typen von mechanischer Spannung sind.
  15. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 14, wobei der erste Leitfähigkeitstyp ein n-Typ ist.
  16. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 15, wobei am Übergang zwischen dem ersten Sourcebereich (40) und dem ersten Kanalbereich (30) der Gradient der Nettodotierungskonzentration geringer ist als 3 nm/Dekade, wobei der Gradient der Nettodotierungskonzentration angibt, über welche Tiefe sich die Nettodotierungskonzentration um einen Faktor von 10 cm-3 ändert.
  17. Halbleitervorrichtung (1) gemäß einem der Ansprüche 1 bis 16, wobei der erste Kanalbereich (30) mit einem Dotierungsmaterial des ersten Leitfähigkeitstyps mit einem ersten Dotierungsniveau dotiert ist und wobei die Nettodotierung des ersten Kanalbereichs (30) geringer ist als das erste Dotierungsniveau.
  18. Verfahren zur Herstellung einer Halbleitervorrichtung (1), wobei das Verfahren aufweist: • Ausbilden eines ersten Sourcebereichs (40) eines ersten Leitfähigkeitstyps in einem Substrat (100); • Ausbilden eines Kanalbereichs (30), der eine obere Oberfläche des ersten Sourcebereichs (40) kontaktiert, wobei der Kanalbereich (30) über dem Substrat (100) angeordnet ist; • Ausbilden eines Gatestapels (55, 70) über dem Kanalbereich (30); • Ausbilden eines ersten Drainbereichs (10) eines zweiten Leitfähigkeitstyps im Substrat (100), wobei der erste Drainbereich (10) im Substrat (100) benachbart zu einer ersten Seitenwand des Gatestapels (55, 70) ausgebildet wird, wobei der zweite Leitfähigkeitstyp zum ersten Leitfähigkeitstyp entgegengesetzt ist; und • Ausbilden eines ersten dotierten Bereichs (50) des ersten Leitfähigkeitstyps zwischen dem ersten Sourcebereich (40) und dem ersten Drainbereich (10), wobei der erste dotierte Bereich (50) den ersten Sourcebereich (40) und den ersten Drainbereich (10) berührt.
  19. Verfahren gemäß Anspruch 18, das ferner das Ausbilden eines zweiten Sourcebereichs des ersten Leitfähigkeitstyps, der im Substrat (100) und benachbart zum Gatestapel (55, 70) angeordnet ist, aufweist, wobei der Kanalbereich (30) zwischen dem ersten Sourcebereich (40) und dem zweiten Sourcebereich angeordnet wird.
  20. Verfahren gemäß Anspruch 18 oder 19, wobei ein zweiter Drainbereich benachbart zu einer zweiten Seitenwand des Gatestapels (55, 70) ausgebildet wird, während der erste Drainbereich (10) ausgebildet wird.
  21. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei der.Kanalbereich (30) mittels eines Epitaxialwachstumsprozesses gebildet wird.
  22. Verfahren gemäß Anspruch 21, wobei der Kanalbereich (30) Germanium mit mindestens 15 % Germanium aufweist.
  23. Verfahren gemäß einem der Ansprüche 18 bis 20, wobei der Kanalbereich (30) Kohlenstoff aufweist.
  24. Verfahren gemäß Anspruch 23, wobei der Kohlenstoffgehalt geringer ist als 1 %.
  25. Verfahren zur Herstellung einer Halbleitervorrichtung (1), wobei das Verfahren aufweist: • Ausbilden eines Sourcebereichs (40) in einem Substrat (100) eines ersten Leitfähigkeitstyps, wobei der Sourcebereich (40) von einem zweiten Leitfähigkeitstyp ist, wobei die zweite Leitfähigkeit zum ersten Leitfähigkeitstyp entgegengesetzt ist; • Ausbilden eines Kanalbereichs (30) über dem Substrat (100), wobei zumindest ein Teil einer unteren Oberfläche des Kanalbereichs (30) eine obere Oberfläche des Sourcebereichs kontaktiert; • Ausbilden eines Gatestapels (55, 70) über einer oberen Oberfläche des Kanalbereichs (30), wobei die obere Oberfläche des Kanalbereichs (30) und die untere Oberfläche des Kanalbereichs (30) in entgegengesetzte Richtungen weisen; • Ausbilden eines ersten Silizidbereichs (292), der den Kanalbereich (30) kontaktiert und im Substrat (100) angeordnet ist; und • Ausbilden eines zweiten Silizidbereichs (291), der im Sourcebereich (40) angeordnet ist.
  26. Verfahren gemäß Anspruch 25, das ferner das Ausbilden einer ersten Abstandsschicht (80) und einer zweiten Abstandsschicht (80) benachbart zum Gatestapel (55, 70) aufweist.
  27. Verfahren gemäß Anspruch 26, wobei die erste Abstandsschicht (80) und die zweite Abstandsschicht (80) dielektrische Materialien mit hohem k aufweisen.
  28. Verfahren gemäß Anspruch 27, wobei vor dem Ausbilden des ersten Silizidbereichs (292) und des zweiten Silizidbereichs (291) ein sekundäres Gatedielektrikum (61) auf Seitenwänden des Gatestapels (55, 70) ausgebildet wird; und eine Epitaxialschicht (250) benachbart zum sekundären Gatedielektrikum (61) ausgebildet wird.
  29. Verfahren gemäß einem der Ansprüche 26 bis 28, wobei das Ausbilden der ersten Abstandsschicht (80) und der zweiten Abstandsschicht (80) nach dem Ausbilden des ersten Silizidbereichs (292) und des zweiten Silizidbereichs (291) erfolgt.
  30. Verfahren gemäß Anspruch 29, ◯ wobei die erste Abstandsschicht (80) und die zweite Abstandsschicht (80) dielektrische Materialien mit niedrigem k aufweisen.
  31. Verfahren gemäß einem der Ansprüche 25 bis 30, wobei der Sourcebereich (40) auf einer Finne ausgebildet wird, die über dem Substrat (100) angeordnet ist, wobei der Kanalbereich (30) an den Seitenwänden und der oberen Oberfläche der Finne angeordnet ist und wobei der Gatestapel (55, 70) die Finne von der Oberseite und den Seiten umgibt.
  32. Verfahren zur Herstellung einer Halbleitervorrichtung (1), wobei das Verfahren aufweist: • Ausbilden eines Pseudogatestapels über einem Substrat (100); • Ausbilden eines Drainbereichs (10) eines ersten Leitfähigkeitstyps benachbart zu einer ersten Seitenwand des Pseudogatestapels; • Ausbilden eines ersten Sourcebereichs (40) eines zweiten Leitfähigkeitstyps benachbart zu einer zweiten Seitenwand des Pseudogatestapels, wobei der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp entgegengesetzte Leitfähigkeitstypen sind; • Entfernen des Pseudogatestapels, wobei zumindest ein Bereich des Substrats (100) zwischen dem ersten Sourcebereich (40) und dem Drainbereich (10) freigelegt wird; • Ausbilden eines Kanalbereichs (30) auf dem freiliegenden Bereich des Substrats (100) mittels eines Epitaxialwachstumsprozesses; und • Ausbilden eines Gatestapels (55, 70) über dem Kanalbereich (30).
  33. Verfahren gemäß Anspruch 32, wobei der Kanalbereich (30) und der Gatestapel (55, 70) auf den Drainbereich (10) und den ersten Sourcebereich (40) selbstausgerichtet sind.
  34. Verfahren gemäß Anspruch 32 oder 33, das ferner das Ausbilden eines zweiten Sourcebereichs durch Implantieren eines Dotierungsmaterials des zweiten Leitfähigkeitstyps vor dem Ausbilden des Kanalbereichs (30) aufweist.
  35. Verfahren gemäß Anspruch 34, das ferner das Ausheilen des Substrats (100) nach dem Implantieren des Dotierungsmaterials und vor dem Ausbilden des Kanalbereichs (30) aufweist.
  36. Verfahren gemäß Anspruch 35, wobei das Implantieren vom Drainbereich (10) abgewinkelt ist.
  37. Verfahren gemäß einem der Ansprüche 32 bis 36, wobei eine obere Oberfläche des Substrats (100) einen zweiten Sourcebereich mit dem zweiten Leitfähigkeitstyp aufweist.
  38. Verfahren gemäß einem der Ansprüche 32 bis 37, das ferner das Ausbilden eines dotierten Bereichs des ersten Leitfähigkeitstyps vor dem Entfernen des Pseudogatestapels aufweist, wobei der dotierte Bereich um den Drainbereich (10) angeordnet ist.
  39. Verfahren gemäß einem der Ansprüche 32 bis 38, das ferner das Implantieren eines Diffusionsinhibitors vor dem Züchten des Kanalbereichs (30) aufweist.
  40. Verfahren gemäß Anspruch 39, wobei der Diffusionsinhibitor Kohlenstoff und/oder Fluor aufweist.
  41. Verfahren gemäß einem der Ansprüche 32 bis 40, das ferner das Durchführen einer Amorphisierungsimplantation aufweist.
  42. Verfahren gemäß Anspruch 41, wobei die Amorphisierungsimplantation das Implantieren von Germanium aufweist.
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