CN105633142B - 一种抑制关态电流的隧穿场效应晶体管 - Google Patents
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Abstract
该发明公开了一种抑制关态电流的隧穿场效应晶体管，属于超大规模集成电路领域中逻辑器件与电路领域。利用N型漏区或者P型源区与N型外延层之间的短接，共享高电位，从而使得N型埋层与N型源区或者P型漏区、本征区、P型衬底形成的PN结均为反偏，结果是降低原先器件源区下部由漏极电压控制的隧穿，此时的泄漏电流主要为N型外延层与N型源区或者P型漏区的反偏PN结电流，从而有效降低了小尺寸情况下隧穿场效应晶体管关态电流，此外，埋层可换成宽禁带材料，且避免该材料与硅接触引入二维电子气或极化电荷，则将会进一步降低反偏PN结电流。从而对漏极控制源区向本征区上隧穿进行抑制，以降低TFET的关态电流。
Description
技术领域
本发明属于超大规模集成电路领域中逻辑器件与电路领域，涉及一种小尺寸隧穿场效应晶体管，具体涉及一种克服短沟道效应降低关态电流的纵向隧穿TFET器件。
技术背景
随着光刻，注入等工艺技术的进步，芯片的集成度越来越高，功耗密度也随之增大；而且，MOSFET器件的特征尺寸越来越小，短沟效应、GIDL(栅致漏极泄漏电流)变得严重，进一步使关态电流增大。因此，功耗问题的解决直接影响到芯片集成度的提高。
寻找漏电小的器件结构是解决集成电路静态功耗问题的最直接的办法，比如I-MOS(碰撞电离MOSFET)、TFET。理论上，TFET器件比传统MOS器件具有更低的关态电流，更小的亚阈值摆幅，并且与传统的CMOS工艺相兼容，这些特点使得TFET应用在未来的集成电路中极具吸引力。
TFET(隧穿场效应晶体管)是基于量子力学原理工作的，不同于普通的MOSFET器件依靠载流子的扩散漂移，TFET器件主要依靠带-带隧穿原理工作。通过栅压改变本征区的能带结构，使得载流子能够穿过源区与本征区的势垒。N型TFET，源区接低电位，漏接高电位，栅压增大，可发生电子从源区隧穿到本征区。P型TFET，源区接高电位，漏接低电位，栅压向负方向移动，可发生源区空穴往本征区隧穿。基于隧穿的物理本质，可实现亚阈值摆幅低于MOS的理论极限60mV/dec，而且TFET在关断状态时栅控隧穿消失，仅剩下反偏PIN二极管的漏电，即关态电流非常低。显然，TFET的这种特性有利于其构成的集成电路功耗的降低。
最初提出的横向隧穿TFET器件结构如图1所示，包括高阻半导体衬底1，沟槽隔离结构(2)，漏区4，本征区5，源区6，电极隔离结构7，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12。这种横向隧穿TFET栅电场为垂直方向，而隧穿为由P向I的横向上，实际上纵向栅电场调制能带形成的隧穿仅发生在栅氧表面下很短距离的P-I结内，再往下的P-I结对隧穿导通电流并无贡献。即栅控隧穿面积很小，使得这种结构TFET开态电流比较低。为此，研究人员提出了如图2所示的纵向隧穿TFET器件，其结构包括高阻衬底1，沟槽隔离结构(2)，漏区4，本征区5，源区6，电极隔离结构7，外延薄本征区8，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12。这种结构的TFET器件，隧穿纵向发生在源与外延薄本征层所形成的结区域，延长栅、薄外延本征层并相应地扩大源区即可增大栅控隧穿面积，从而有效增大TFET的开态电流。
但是，目前实际的隧穿场效应晶体管的泄漏电流比较大，特别在短沟道情况下，泄漏电流恶化的严重，这主要是TFET器件中除了栅极控制的隧穿过程外，还存在由漏极控制的隧穿过程。虽然器件在关态时，无栅控隧穿，但如漏极电压过大或者沟道较短，会在源区下部发生由漏极电压控制的源区向本征区隧穿，泄漏电流增大。有文献报道采用二氧化硅包围着源区大部分，只露出栅能够控制的一部分源区。图3给出了器件结构，包括高阻半导体衬底1，沟槽隔离结构(2)，漏区4，本征区5，源区6，电极隔离结构7，栅氧化层9，金属漏电极10，金属栅电极11，金属,源电极12，二氧化硅保护层13。由于源区绝大部分被二氧化硅包围，此时漏极(N型TFET)或者源源极(P型TFET)电压控制的寄生隧穿大为减少，使得关态电流降低。但是由于其二氧化硅保护层完全位于硅晶体内，而且形状不规则，因此工艺制作难度较大，成本较高，且SiO2层的出现不利于源区散热。
此外，TFET的工作是基于隧穿机理，所以本征区采用窄禁带材料以提高隧穿几率来增大开态电流也是常用办法。但窄禁带材料的本征载流子浓度很高，导致关态电流也同时增大。因此，抑制TFET关态电流就显得愈发重要。
发明内容
本发明是针对技术背景TFET器件关态电流较大的问题，提出利用额外生长的一层埋层与衬底形成反偏的PN结，对漏极控制源区向本征区上隧穿进行抑制，以降低TFET的关态电流。对于不同掺杂类型的衬底，该埋层杂质类型要与衬底相反，同时衬底的电位确保该PN结反偏。
本发明利用漏区(N型TFET)或者源区(P型TFET)与N型外延层之间的短接，共享高电位，从而使得N型埋层与源区(N型TFET)或者漏区(P型TFET)、本征区、P型衬底形成的PN结均为反偏，结果是降低原先器件源区下部由漏极电压控制的隧穿，此时的泄漏电流主要为N型外延层与源区(N型TFET)或者漏区(P型TFET)的反偏PN结电流，从而有效降低了小尺寸情况下隧穿场效应晶体管关态电流，此外，埋层可换成宽禁带材料(大于硅禁带宽度)，如SiC，且避免该材料与硅接触引入二维电子气或极化电荷，则将会进一步降低反偏PN结电流。
因而发明的技术方案是：一种抑制关态电流的隧穿场效应晶体管，该晶体管包括：高阻的P型衬底(1)、沟槽隔离结构(2)、N型埋层(3)、漏区(4)、本征区(5)、源区(6)、电极隔离结构(7)、薄外延本征区(8)、栅氧化层(9)、漏电极(10)、栅电极(11)、源电极(12)；所述高阻的P型衬底(1)上表面中间位置设置N型埋层(3)；N型埋层(3)上表面依次分段覆盖漏区(4)、本征区(5)、源区(6)，所述漏区(4)的厚度大于本征区(5)的厚度，本征区(5)和源区(6)厚度相同；所述薄外延本征区(8)设置于本征区(5)上表面，并覆盖部分源区(6)；所述薄外延本征区(8)覆盖在源区(6)上的部分对应的上表面设置有栅氧化层(9)；所述漏区(4)上表面引出漏电极(10)，栅氧化层(9)上表面引出栅电极(11)，所述源区(6)上表面引出源电极(12)；所述高阻的P型衬底(1)的上表面、各功能层周围采用沟槽隔离结构(2)进行隔离；各电极之间采用电极隔离结构(7)进行隔离。
进一步的，所述隧穿场效应晶体管，对于N型隧穿场效应晶体管，源区为P型重掺杂，漏区为N型掺杂，本征区为P型轻掺杂；对于P型隧穿场效应晶体管，源区为N型重掺杂，漏区为P型掺杂，本征区为N型轻掺杂。
进一步的，所述薄外延本征区(8)厚度不超过5nm；所述N型埋层(3)的厚度不小于200nm。
进一步的，所述N型埋层为N型轻掺杂埋层，所述P型衬底为P型轻掺杂衬底。
进一步的，所述N型轻掺杂埋层与P型轻掺杂衬底的掺杂浓度为1015cm-3。
一种抑制关态电流的隧穿场效应晶体管，该晶体管包括：高阻的P型衬底(1)、沟槽隔离结构(2)、N型埋层(3)、漏区(4)、本征区(5)、源区(6)、电极隔离结构(7)、薄外延本征区(8)、栅氧化层(9)、漏电极(10)、栅电极(11)、源电极(12)、N型埋层金属电极(14)、N型埋层引出阱(15)；所述高阻的P型衬底(1)上表面中间位置分别设置N型埋层引出阱(15)和N型埋层(3)，N型埋层引出阱(15)上设置N型埋层金属电极(14)；N型埋层(3)上表面分段设置本征区(5)、源区(6)、电极隔离结构，该电极隔离结构将源区(6)与N型埋层引出阱(15)进行隔离；所述本征区(5)包括厚度不同额两段，厚度较小的一段上设置漏区(4)；所述薄外延本征区(8)设置于本征区(5)较厚一段的上表面，并覆盖部分源区(6)；所述薄外延本征区(8)覆盖在源区(6)上的部分对应的上表面设置有栅氧化层(9)；所述漏区(4)上表面引出漏电极(10)，栅氧化层(9)上表面引出栅电极(11)，所述源区(6)上表面引出源电极(12)；所述高阻的P型衬底(1)以上功能区采用沟槽隔离结构(2)与其他器件进行隔离；各电极之间采用电极隔离结构(7)进行隔离。
进一步的，所述隧穿场效应晶体管，对于N型隧穿场效应晶体管，源区为P型重掺杂，漏区为N型掺杂，本征区为P型轻掺杂；对于P型隧穿场效应晶体管，源区为N型重掺杂，漏区为P型掺杂，本征区为N型轻掺杂。
进一步的，所述薄外延本征区(8)厚度不超过5nm；所述N型埋层(3)的厚度不小于200nm。
进一步的，所述N型埋层为N型轻掺杂埋层，所述P型衬底为P型轻掺杂衬底。
进一步的，所述N型轻掺杂埋层与P型轻掺杂衬底的掺杂浓度为1015cm-3。
本发明的有益效果为：
1，本发明提供的抑制关态电流隧穿场效应晶体管，在不影响开态隧穿路径的基础上抑制部分关态隧穿路径，有利于同时实现高开态电流和低关态电流，即实现高的开关比，获得良好的短沟道特性。
2，本发明与现有的隧穿TFET器件基本结构相比，仅需PIN结构制作前在P型衬底上生长一N型埋层(或在N型衬底上生长一P型埋层)，而且外延生长可以不需要掩膜板，工艺简单，成本低。
3，本发明的器件中，对于P型衬底，可以断开漏区(N型TFET)或者源区(P型TFET)与N型埋层的接触，以减小漏极(N型TFET)电容或者源极电容(P型TFET)，进一步提高器件工作频率。同理，对于N型衬底，可以断开源区(N型TFET)或者漏区(P型TFET)与P型埋层的接触。
4，本发明提供的抑制关态电流方法，即适用于横向隧穿TFET也适用于纵向隧穿TFET，或者同时具有两种隧穿方式的结构中。
附图说明
图1为常规的横向隧穿TFET器件剖面图；
图2为常规的纵向隧穿TFET器件剖面图；
图3为采用二氧化硅保护层抑制关态电流的横向TFET器件剖面图；
图4为本发明提供的抑制关态电流TFET器件剖面图；
图5为本发明提供的漏区与N型埋层断开接触抑制关态电流TFET器件剖面图；
图6为使用N型埋层与未使用N埋层的纵向隧穿TFET转移特性曲线对比图；
图中：1.P型高阻衬底，2.沟槽隔离结构，3.N型埋层，4.漏区，5.本征区，6.源区，7.电极隔离结构，8.薄外延本征区，9.栅氧化层，10.金属漏电极，11.金属栅电极，12.金属源电极，13.二氧化硅保护层，14.N型埋层金属电极，15.N型埋层引出阱。
具体实施方式
实施例1
本实施例是针对图4所示的抑制关态电流TFET器件结构，以制作在P型衬底上的N型TFET为例，N型埋层与上面的PIN结构相接触，N型埋层厚度不小于200nm。
实施例包括高阻的P型衬底1，深槽隔离2，N型埋层3，漏区4，本征区5，源区6，电极隔离结构7，薄外延本征区8，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12。所述N型埋层在PIN结构与P型埋层之间。首先选取(100)晶面的体硅进行外延，得到所需的N型埋层，N型埋层与衬底掺杂水平相同且同为低掺杂，然后再制作PIN结构；或者直接在P型衬底外延足够厚的I层，再注入较深的N型杂质作为埋层，埋层需与P型衬底接触，然后再进行PIN结构的制作。器件间采用深槽介质隔离，槽深应向下穿透N型埋层。在有源区PIN结构的制作按照一般工艺方法与步骤即可，即制作重P型掺杂源区、本征区、重N型掺杂漏区、栅氧化层、电极等。
N型TFET的源区与N型埋层以及P型高阻衬底形成一个寄生的PNP晶体管，为了消除其影响，需要将N型埋层接高电位以确保N型埋层与源区、衬底分别形成反偏PN结。
图4所示的抑制关态电流隧穿TFET结构也可以制作在N型衬底上的。以N型TFET制作为例，实施例包括高阻的N型衬底1，深槽隔离2，P型埋层3，漏区4，本征区5，源区6，电极隔离结构7，薄外延本征区8，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12。器件结构制作过程中先选取(100)晶面的体硅进行外延，得到所需的P型埋层，P型埋层与衬底掺杂水平相同且同为低掺杂，然后再制作PIN结构；或者直接在N型衬底外延足够厚的I层，再注入较深的N型杂质作为埋层，埋层需与N型衬底接触，然后再进行PIN结构的制作。器件间采用深槽介质隔离，槽深应向下穿透N型埋层。在有源区PIN结构的制作按照一般工艺方法与步骤即可，即制作重P型掺杂源区、本征区、重N型掺杂漏区、栅氧化层、电极等。
N型TFET的漏区与P型埋层以及N型高阻衬底形成一个寄生的NPN晶体管，为了消除其影响，需要将P型埋层接低电位以确保P型埋层与源区、衬底分别形成反偏PN结。
实施例2
图4所示的N型TFET结构虽然可以抑制器件的关态电流，但由于漏区与埋层接触，使得漏极寄生电容增大，不利于器件的高频特性，在本发明的器件结构基础上进行修改，使其适用于高频领域，断开N型TFET漏区与埋层的接触，漏区与埋层之间为本征区，同时，埋层单独引出。
图5为适用于高频领域的抑制关态电流TFET器件结构，本实施例是图5所示埋层与漏区断开连接的N型TFET器件结构，实施例包括P型衬底1，深槽隔离2，N型埋层3，漏区4，本征区5，源区6，电极隔离结构7，薄外延本征区8，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12，N型埋层金属电极14，N型埋层引出阱15。本实例器件结构制作过程中先选取(100)晶面的体硅进行外延，得到所需的N型埋层，N型埋层与衬底掺杂水平相同且同为低掺杂，然后再制作PIN结构；或者直接在P型衬底外延足够厚的I层，再注入较深的N型杂质作为埋层，埋层需与P型衬底接触，然后再进行PIN结构的制作。器件间采用深槽介质隔离，槽深应向下穿透N型埋层。有源区PIN结构的制作按照一般工艺方法与步骤即可。但是，漏区与埋层不可接触，保留一定距离，且漏区与埋层之间为本征区，同时，单独引出N型埋层。对于N型衬底，则是外延出P型埋层，且该埋层需要接低电位，其他工艺步骤以及细节与P型衬底类似。
该结构会引入寄生NPNP晶闸管，TFET由漏区，本征区，N型埋层，P型衬底构成，为了消除其影响，漏区与埋层的距离h可以控制大一些，需要将N型埋层接高电位以确保N型埋层与源区、衬底分别形成反偏PN结。
实施例3
本实施例是针对图6所示采用本发明抑制关态电流的横向TFET。以制作在P型衬底上的N型TFET为例，N型埋层与上面的PIN结构相接触，N型埋层厚度不小于200nm。
实施例包括P型衬底1，深槽隔离2，N型埋层3，漏区4，本征区5，源区6，,电极隔离结构7，栅氧化层9，金属漏电极10，金属栅电极11，金属源电极12。本实例器件结构制作过程中先选取(100)晶面的体硅进行外延，得到所需的N型埋层，N型埋层与衬底掺杂水平相同且同为低掺杂，然后再制作PIN结构；或者直接在P型衬底外延足够厚的I层，再注入较深的N型杂质作为埋层，埋层需与P型衬底接触，然后再进行PIN结构的制作。器件间采用深槽介质隔离，槽深应向下穿透N型埋层。在有源区上PIN结构的制作按照一般工艺方法与步骤即可。对于N型衬底，则是外延出P型埋层，且该埋层需要接低电位，其他工艺步骤以及细节与P型衬底类似。
N型TFET的源区与N型埋层以及P型高阻衬底形成一个寄生的PNP晶体管，为了消除其影响，需要将N型埋层接高电位以确保N型埋层与源区、衬底分别形成反偏PN结。
Claims (10)
1.一种抑制关态电流的隧穿场效应晶体管，该晶体管包括：高阻的P型衬底(1)、沟槽隔离结构(2)、N型埋层(3)、漏区(4)、本征区(5)、源区(6)、电极隔离结构(7)、薄外延本征区(8)、栅氧化层(9)、漏电极(10)、栅电极(11)、源电极(12)；所述高阻的P型衬底(1)上表面中间位置设置N型埋层(3)；N型埋层(3)上表面依次分段覆盖漏区(4)、本征区(5)、源区(6)，所述漏区(4)的厚度大于本征区(5)的厚度，本征区(5)和源区(6)厚度相同；所述薄外延本征区(8)设置于本征区(5)上表面，并覆盖部分源区(6)；所述薄外延本征区(8)覆盖在源区(6)上的部分对应的上表面设置有栅氧化层(9)；所述漏区(4)上表面引出漏电极(10)，栅氧化层(9)上表面引出栅电极(11)，所述源区(6)上表面引出源电极(12)；所述高阻的P型衬底(1)以上的功能区采用沟槽隔离结构(2)与其他器件进行隔离；各电极之间采用电极隔离结构(7)进行隔离。
2.如权利要求1所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述隧穿场效应晶体管，对于N型隧穿场效应晶体管，源区为P型重掺杂，漏区为N型掺杂，本征区为P型轻掺杂；对于P型隧穿场效应晶体管，源区为N型重掺杂，漏区为P型掺杂，本征区为N型轻掺杂。
3.如权利要求1所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述薄外延本征区(8)厚度不超过5nm；所述N型埋层(3)的厚度不小于200nm。
4.如权利要求1所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述N型埋层为N型轻掺杂埋层，所述P型衬底为P型轻掺杂衬底。
5.如权利要求4所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述N型轻掺杂埋层与P型轻掺杂衬底的掺杂浓度为1015cm-3。
6.一种抑制关态电流的隧穿场效应晶体管，该晶体管包括：高阻的P型衬底(1)、沟槽隔离结构(2)、N型埋层(3)、漏区(4)、本征区(5)、源区(6)、电极隔离结构(7)、薄外延本征区(8)、栅氧化层(9)、漏电极(10)、栅电极(11)、源电极(12)、N型埋层金属电极(14)、N型埋层引出阱(15)；所述高阻的P型衬底(1)上表面中间位置分别设置N型埋层引出阱(15)和N型埋层(3)，N型埋层引出阱(15)上设置N型埋层金属电极(14)；N型埋层(3)上表面分段设置本征区(5)、源区(6)、电极隔离结构，该电极隔离结构将源区(6)与N型埋层引出阱(15)进行隔离；所述本征区(5)包括厚度不同的 两段，厚度较小的一段上设置漏区(4)；所述薄外延本征区(8)设置于本征区(5)较厚一段的上表面，并覆盖部分源区(6)；所述薄外延本征区(8)覆盖在源区(6)上的部分对应的上表面设置有栅氧化层(9)；所述漏区(4)上表面引出漏电极(10)，栅氧化层(9)上表面引出栅电极(11)，所述源区(6)上表面引出源电极(12)；所述高阻的P型衬底(1)以上的功能区采用沟槽隔离结构(2)与其他器件进行隔离；各电极之间采用电极隔离结构(7)进行隔离。
7.如权利要求6所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述隧穿场效应晶体管，对于N型隧穿场效应晶体管，源区为P型重掺杂，漏区为N型掺杂，本征区为P型轻掺杂；对于P型隧穿场效应晶体管，源区为N型重掺杂，漏区为P型掺杂，本征区为N型轻掺杂。
8.如权利要求6所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述薄外延本征区(8)厚度不超过5nm；所述N型埋层(3)的厚度不小于200nm。
9.如权利要求6所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述N型埋层为N型轻掺杂埋层，所述P型衬底为P型轻掺杂衬底。
10.如权利要求9所述的一种抑制关态电流的隧穿场效应晶体管，其特征在于所述N型轻掺杂埋层与P型轻掺杂衬底的掺杂浓度为1015cm-3。
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