CN105789294B - 绝缘栅双极晶体管结构 - Google Patents
绝缘栅双极晶体管结构 Download PDFInfo
- Publication number
- CN105789294B CN105789294B CN201610310328.2A CN201610310328A CN105789294B CN 105789294 B CN105789294 B CN 105789294B CN 201610310328 A CN201610310328 A CN 201610310328A CN 105789294 B CN105789294 B CN 105789294B
- Authority
- CN
- China
- Prior art keywords
- dielectric
- region
- bipolar transistor
- conductive type
- drift region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000011810 insulating material Substances 0.000 claims abstract description 4
- 239000011229 interlayer Substances 0.000 claims abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000010410 layer Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000009933 burial Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 229910003978 SiClx Inorganic materials 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000037230 mobility Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 230000036470 plasma concentration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
Abstract
本发明公开一种绝缘栅双极晶体管结构，包括：位于底部的集电极，设置在集电极的顶部上的第二导电型的集电区，设置在集电区的顶部上的第一导电型的缓冲区，设置在缓冲区的顶部上的第一导电型的漂移区，被漂移区的上表面部分围绕的绝缘材料制成的掩埋电介质，设置在漂移区的顶部上，并邻近掩埋电介质的第二导电型的超薄多晶硅基区，被漂移区的上表面部分围绕且邻近多晶硅基区的栅电介质，被栅电介质部分围绕的栅电极，邻近栅电介质并位于基区和掩埋电介质的顶部上的第一导电型的多晶硅发射区，平行于发射区的第二导电型的多晶硅扩散区，短接发射区和扩散区的发射极，将发射极与栅电极相隔离的层间电介质。可以使器件具有理论上最低通态压降。
Description
技术领域
本发明公开一种功率半导体器件，特别是一种绝缘栅双极晶体管结构。
背景技术
绝缘栅双极晶体管（IGBT）已被广泛用于高压电力电子系统，如可变频率的驱动器和逆变器。理想的器件应具有低功率损耗，IGBT的导通损耗是功率损耗的主要组成部分，且导通损耗可以用器件的通态电压来表征。
请参看附图，图1中示出了现有技术的IGBT器件100的横截面。器件100为MOS控制的PNP双极结型晶体管，MOS沟道由n+发射区111、p基区113、n-漂移区114、栅电介质132和栅电极122所组成，器件的通态和断态是由MOS沟道进行控制的，在器件100的通态中，从背侧p+集电区116/n缓冲区115结注入空穴，并通过MOS沟道导通电子。非平衡电子和空穴在轻掺杂的n-漂移区114中形成的高浓度的等离子体，并使该区域具有高电导率，然而，由于存在略微反向偏置的n-漂移区114/p基区113结，接近该结的位置处电子-空穴等离子体的浓度则相对较低。图2中示出了作为距离的函数的在n-漂移区114中的电子-空穴等离子体的浓度。如在图中所示的，受该反向偏置pn结的漂移电流影响，等离子体浓度在n-漂移区114/p基区113结处几乎为零。该降低的浓度使器件100的通态压降比p-i-n二极管相对较大。如果可消除反向偏置的n-漂移区114/p基区113结，器件100的通态压降则将与p-i-n二极管的通态压降相同[1]。为了实现理论上最低的通态压降，在沟槽之间需要超窄硅台面，如果台面宽度为约20nm，两个邻近的反型层将被合并在一起，因此p基区113将被完全转化为n+反型层，且随后器件的通态压降可与p-i-n二极管的通态压降相同。
发明内容
针对上述提到的现有技术中的绝缘栅双极晶体管导通损耗大的缺点，本发明提供一种绝缘栅双极晶体管结构，其通过特殊的结构设计，可以使器件具有理论上最低通态压降。
本发明解决其技术问题采用的技术方案是：一种绝缘栅双极晶体管结构，该结构包括：位于底部的集电极323，设置在所述集电极323的顶部上的第二导电型的集电区316，设置在所述集电区316的顶部上的第一导电型的缓冲区315，设置在所述缓冲区315的顶部上的第一导电型的漂移区314，被所述漂移区314的上表面部分围绕的绝缘材料制成的掩埋电介质333，设置在所述漂移区314的顶部上，并邻近所述掩埋电介质333的第二导电型的超薄多晶硅基区313，被所述漂移区314的上表面部分围绕且邻近所述多晶硅基区313的栅电介质332，被所述栅电介质332部分围绕的栅电极322，邻近所述栅电介质332并位于所述基区313和所述掩埋电介质333的顶部上的第一导电型的多晶硅发射区311，平行于所述发射区311的第二导电型的多晶硅扩散区312，短接所述发射区311和扩散区312的发射极321，将所述发射极321与所述栅电极322相隔离的层间电介质331。
本发明解决其技术问题采用的技术方案进一步还包括：
所述集电区316具有1×1018cm-3至1×1021cm-3的掺杂浓度以及0.1μm~1μm之间的深度。
所述漂移区314具有1×1012cm-3至1×1015cm-3的掺杂浓度以及30μm~400μm之间的长度。
所述缓冲区315具有比所述漂移区314相对较高的掺杂浓度以及比所述漂移区314相对较短的长度。
所述掩埋电介质333为氧化硅或氮化硅。
所述掩埋电介质333具有3μm~10μm之间的厚度。
所述多晶硅基区313具有5nm~20nm之间的宽度。
所述栅电介质332为氧化硅或者所述栅电介质332包括邻近所述多晶硅基区313的氧化硅层以及邻近所述栅电极322的高K电介质。
所述发射区311具有1×1019cm-3至1×1021cm-3的掺杂浓度。
所述扩散区312具有1×1019cm-3至1×1021cm-3的掺杂浓度。
本发明的有益效果是：本发明通过改变IGBT内部的结构设计，可以使器件具有理论上最低通态压降。
下面将结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1为现有技术的IGBT器件的截面视图。
图2为现有技术的器件通态下漂移区中的电子-空穴等离子体浓度分布和理想浓度分布的示意图。
图3为本发明的截面示意图。
图4为本发明的俯视示意图。
具体实施方式
本实施例为本发明优选实施方式，其他凡其原理和基本结构与本实施例相同或近似的，均在本发明保护范围之内。
本发明将使用n沟道器件进行说明，但在下列说明中将理解的是本发明同样适用于p沟道器件，p沟道器件的结构与n沟道器件类似，只是各掺杂区的掺杂类型刚好相反，这一点是业界公认的，因此本发明仅以N沟道为例对结构进行说明，省去针对p沟道器件的结构说明。
在本发明的说明中，重掺杂的n型区被标记为n+，且重掺杂p型区被标记为p+。在硅中，重掺杂区通常具有1×1019cm-3和1×1021cm-3之间的掺杂浓度，除非另有规定。在本发明的说明中，轻掺杂的n型区被标记为n-，且轻掺杂p型区被标记为p-。在硅中，轻掺杂区通常具有1×1013cm-3和1×1017cm-3之间的掺杂浓度，除非另有规定。本发明不适用于宽带隙半导体器件且因此，如果其未被指定为多晶硅区，在本发明的说明中的掺杂区则是单晶硅区。
器件300包括位于底部的集电极323、在集电极323的顶部上的p+集电区316（本实施例中，p+集电区316为第二导电型的集电区，当本发明结构应用于p沟道器件中时，第二导电型的集电区为n+集电区）、在p+集电区316的顶部上的n缓冲区315（本实施例中，n缓冲区315为第一导电型的缓冲区，当本发明结构应用于p沟道器件中时，第一导电型的缓冲区为p+集电区）、在n缓冲区315的顶部上的n漂移区314（本实施例中，n漂移区314为第一导电型的漂移区，当本发明结构应用于p沟道器件中时，第一导电型的漂移区为p漂移区）、被n漂移区314的上表面部分围绕的掩埋电介质333、在漂移区314的顶部上并邻近所述掩埋电介质333的超薄多晶硅p基区313（本实施例中，超薄多晶硅p基区313为第二导电型的超薄多晶硅基区，当本发明结构应用于p沟道器件中时，为第二导电型的超薄多晶硅基区为n基区）、被n-漂移区314的上表面部分围绕且邻近多晶硅p基区313的栅电介质332、被栅电介质332部分围绕的栅电极322、邻近栅电介质332并位于p基区313和掩埋电介质333的顶部上的多晶硅n+发射区311（本实施例中，多晶硅n+发射区311为第一导电型的多晶硅发射区，当本发明结构应用于p沟道器件中时，第一导电型的多晶硅发射区为p+发射区）、平行于n+发射区311的多晶硅p+扩散区312（本实施例中，多晶硅p+扩散区312为第二导电型的多晶硅扩散区，当本发明结构应用于p沟道器件中时，第二导电型的多晶硅扩散区为多晶硅n+扩散区，本实施例中，n+发射区311和多晶硅p+扩散区312是竖直方向上平行设置，图3中并未显示出，可参看附图4）、短接n+发射区311和p+扩散区312的发射极321和将发射极321与栅电极322相隔离的层间电介质331（ILD）。
如本领域的任何技术人员已知的，多晶硅具有类似于单晶硅的电学特性，因此，p基区313、n+发射区311和p+扩散区312的电学特性与单晶硅区没有显著的差异。
器件300也是由MOS沟道控制的。MOS沟道由n+发射区311、p基区313、n-漂移区314、栅电介质332和栅电极322所组成，在零栅极发射极电压（V GE）下，p基区313/n-漂移314结可阻挡从集电极323至发射极321的电流，其将器件300保持在断态中；另一方面，在典型的高的正V GE（例如，15V），超薄p基区313被完全转换成n+反型层，n+反型层使电子从n+发射区311导通至n-漂移区314，且因此器件在通态中。在器件的通态中，邻近n+反型层的电子-空穴等离子体的浓度可高达在p-i-n二极管中的浓度。因此，器件300可达到理论上最低的通态压降。在器件关闭期间，通常需要负V GE（例如，-15V）以提供用于使空穴电流流过p基区313的低电阻路径。
基于器件300的操作机制，需要相应地设计结构参数。如图3中所示的，p+集电区316可在器件300的通态中注入空穴，其与器件100中的情况相同。然而，背侧p+集电区316/n缓冲区315结的空穴注入效率不应太高，以免显著地降低开关速度，因此，对于p+集电区316来说，1x1018cm-3至1x1021cm-3的掺杂浓度以及0.1μm和1μm之间的深度是优选的。n-漂移区314的掺杂浓度和长度取决于器件300的电压等级。通常，IGBT具有400V至6000V之间的电压等级，基于该范围，n-漂移区314的掺杂浓度在1x1012cm-3和1x1015cm-3之间，且n-漂移区314的长度在30μm至400μm之间。n缓冲区315应在阻断状态下截止耗尽区的扩张，因此，n缓冲区315的掺杂浓度应比n-漂移区314的更高。由于阻挡电压主要是由耗尽的n-漂移区314所维持的，n缓冲区315的长度可大大地小于n-漂移区314的长度。掩埋电介质333可以是任何绝缘材料。
在本发明的一个实施例中，掩埋电介质333是氧化硅。氧化硅是常用的电介质且其可具有与硅表面的良好界面。由于接近n-漂移区314表面的载流子的寿命需足够得长以提供低导通损耗，因此需要良好的界面以降低界面态密度。在本发明的另一个实施例中，掩埋电介质333是氮化硅。氮化硅也是常用的电介质，且淀积过程是简单和快速的。掩埋电介质333的厚度大致与器件的沟道长度相同。对于IGBT而言，3μm至10μm之间的沟道长度通常被用于在阻断状态下防止穿通击穿。在器件300的通态中，p基区313需要完全被转换成n+反型层。通常，反型层具有约为10nm的厚度。因此，p基区313的厚度优选为在5nm至20nm之间。p基区313的掺杂浓度是由阈值电压要求所确定的，本实施例中，全耗尽沟道的阈值电压有成熟的理论模型，其阈值电压可采用常规的阈值电压。
栅电介质332可以是任何绝缘材料。在本发明的一个实施例中，栅电介质332是氧化硅。氧化硅可形成与多晶硅p基区313的良好界面。在本发明的另一个实施例中，栅电介质332包括底部氧化硅和顶部高K电介质，业界一般定义介电常数大于二氧化硅的材料为高K电介质，例如：氮化硅、氧化铝。底部氧化硅可形成与多晶硅p基区313的良好界面，且可用小的热过程淀积顶部高K电介质。p+扩散区312应在高的负V GE（例如，-15V）下处于积累状态的p基区313连接至发射极321。因此，为了获得小的寄生电阻，p+扩散区312应是重掺杂的，且p+扩散区312的厚度应比p基区313的厚度大得多，本实施例中，p+扩散区312的厚度约为0.5μm左右，p基区313的厚度约为10nm左右。n+发射区311应在通态中将电子提供至沟道，且通态电流将经过n+发射区311流至发射极321。因此，为了获得小的寄生电阻，p+发射区311应是重掺杂的，且p+发射区311的厚度应比p基区313的厚度大得多，本实施例中，p+发射区311的厚度约为0.5μm左右，p基区313的厚度约为10nm左右。值得指出的是，p+扩散区312的宽度和n+发射区311的宽度不一定是相同的。n+发射区311的宽度应被设计成提供所需的饱和电流。例如，在目前常见的IGBT中，饱和电流大约为500A/cm2，因此，n+发射区311的宽度应被设计成提供电子的合适的沟道密度以满足饱和电流的要求；另一方面，p+扩散区312应能够在关闭器件期间导通足够的空穴电流，因此，p+扩散区312的宽度应被设计成提供空穴的低电阻路径以安全地关闭器件。
在多晶硅中，有大量的晶粒间界。这些晶粒间界可以是在通态中的复合中心以及断态中的生成中心。在通态中，在多晶硅沟道中的空穴电流相当小，因此复合中心几乎对器件的性能没有影响。在断态中，生成中心将导致比单晶硅器件相对较高的漏电流，但其差异不应是显著的，这是因为p基区313的厚度是相当小的。此外，这些晶粒间界将在沟道中导致迁移率退化。在器件300的设计中需要考虑迁移率退化。例如，如果器件300具有与器件100相同的沟道长度，器件300的沟道宽度应比器件100的更大，从而提供相同的饱和电流。
Claims (10)
1.一种绝缘栅双极晶体管结构，其特征是：所述的结构包括：
位于底部的集电极（323），
设置在所述集电极（323）的顶部上的第二导电型的集电区（316），
设置在所述集电区（316））的顶部上的第一导电型的缓冲区（315），
设置在所述缓冲区（315）的顶部上的第一导电型的漂移区（314），
被所述漂移区（314）的上表面部分围绕的绝缘材料制成的掩埋电介质（333），
设置在所述漂移区（314）的顶部上，并邻近所述掩埋电介质（333）的第二导电型的多晶硅基区（313），
被所述漂移区（314）的上表面部分围绕且邻近所述多晶硅基区（313）的栅电介质（332），
被所述栅电介质（332）部分围绕的栅电极（322），
邻近所述栅电介质（332）并位于所述基区（313）和所述掩埋电介质（333）的顶部上的第一导电型的多晶硅发射区（311），
平行于所述发射区（311）的第二导电型的多晶硅扩散区（312），
短接所述发射区（311）和扩散区（312）的发射极（321），
将所述发射极（321）与所述栅电极（322）相隔离的层间电介质（331）。
2.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述集电区（316）具有1×1018cm-3至1×1021cm-3的掺杂浓度以及0.1μm~1μm之间的深度。
3.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述漂移区（314）具有1×1012cm-3至1×1015cm-3的掺杂浓度以及30μm~400μm之间的长度。
4.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述缓冲区（315）具有比所述漂移区（314）相对较高的掺杂浓度以及比所述漂移区（314）相对较短的长度。
5.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述掩埋电介质（333）为氧化硅或氮化硅。
6.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述掩埋电介质（333）具有3μm~10μm之间的厚度。
7.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述多晶硅基区（313）具有5nm~20nm之间的宽度。
8.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述栅电介质（332）为氧化硅或者所述栅电介质（332）包括邻近所述多晶硅基区（313）的氧化硅层以及邻近所述栅电极（322）的高K电介质。
9.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述发射区（311）具有1×1019cm-3至1×1021cm-3的掺杂浓度。
10.根据权利要求1所述的绝缘栅双极晶体管结构，其特征是：所述扩散区（312）具有1×1019cm-3至1×1021cm-3的掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610310328.2A CN105789294B (zh) | 2016-05-12 | 2016-05-12 | 绝缘栅双极晶体管结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610310328.2A CN105789294B (zh) | 2016-05-12 | 2016-05-12 | 绝缘栅双极晶体管结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105789294A CN105789294A (zh) | 2016-07-20 |
| CN105789294B true CN105789294B (zh) | 2019-01-01 |
Family
ID=56401265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610310328.2A Active CN105789294B (zh) | 2016-05-12 | 2016-05-12 | 绝缘栅双极晶体管结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105789294B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017193321A1 (zh) * | 2016-05-12 | 2017-11-16 | 中山港科半导体科技有限公司 | 绝缘栅双极晶体管结构 |
| CN111463269B (zh) * | 2019-01-22 | 2023-06-02 | 上海睿驱微电子科技有限公司 | Mos栅晶体管及其构建方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706223A1 (de) * | 1994-10-04 | 1996-04-10 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US20020074585A1 (en) * | 1988-05-17 | 2002-06-20 | Advanced Power Technology, Inc., Delaware Corporation | Self-aligned power MOSFET with enhanced base region |
| CN103531621A (zh) * | 2013-10-31 | 2014-01-22 | 厦门大学 | 一种带有侧边多晶硅电极沟槽非穿通型绝缘栅双极晶体管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330458A (ja) * | 1998-05-08 | 1999-11-30 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2016
- 2016-05-12 CN CN201610310328.2A patent/CN105789294B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020074585A1 (en) * | 1988-05-17 | 2002-06-20 | Advanced Power Technology, Inc., Delaware Corporation | Self-aligned power MOSFET with enhanced base region |
| EP0706223A1 (de) * | 1994-10-04 | 1996-04-10 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| CN103531621A (zh) * | 2013-10-31 | 2014-01-22 | 厦门大学 | 一种带有侧边多晶硅电极沟槽非穿通型绝缘栅双极晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105789294A (zh) | 2016-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109920854B (zh) | Mosfet器件 | |
| CN107768429B (zh) | 一种具有混合导电模式的超结igbt器件 | |
| CN101523607B (zh) | 穿隧式场效应晶体管 | |
| CN107808899B (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| EP2822038B1 (en) | Insulated gate bipolar transistor | |
| CN107658340B (zh) | 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法 | |
| CN109244136B (zh) | 槽底肖特基接触SiC MOSFET器件 | |
| US4609929A (en) | Conductivity-enhanced combined lateral MOS/bipolar transistor | |
| CN111048585B (zh) | 一种含有背面槽型介质及浮空区的逆导型igbt | |
| US11888022B2 (en) | SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof | |
| WO2019157819A1 (zh) | 一种具有三维沟道的复合栅igbt芯片 | |
| CN113451400A (zh) | 沟槽栅逆导型igbt器件 | |
| KR20000029577A (ko) | 선형전류-전압특성을가지는반도체부품 | |
| CN109065609A (zh) | 一种低导通电阻绝缘体上硅横向绝缘栅双极型晶体管 | |
| US20100193837A1 (en) | Semiconductor Device | |
| CN114551601B (zh) | 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet | |
| CN109087952A (zh) | 具有低比导通电阻的分离栅vdmos器件及制造方法 | |
| CN105633142B (zh) | 一种抑制关态电流的隧穿场效应晶体管 | |
| CN105789294B (zh) | 绝缘栅双极晶体管结构 | |
| CN108899363B (zh) | 能降低导通压降和关断损耗的沟槽栅igbt器件 | |
| WO2019085850A1 (zh) | Igbt功率器件 | |
| KR0152345B1 (ko) | 혼성 쇼트키 주입 전계 효과 트랜지스터 | |
| CN102194864B (zh) | 一种具有体电极的沟槽栅型绝缘栅双极型晶体管 | |
| US20230019004A1 (en) | Lateral double-diffused metal oxide semiconductor field effect transistor | |
| CN109920840B (zh) | 一种具有L型SiO2隔离层的复合型RC-LIGBT器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20170601 Address after: The exhibition of Guangdong Torch Development Zone, 528437 East Road Zhongshan City, No. 16 digital building room 1606 Applicant after: HONSON TECHNOLOGIES LTD. Address before: 528437 No. 32, Dong Dong Road, East Town, Guangdong, Zhongshan Applicant before: ZHONGSHAN GANGKE SEMICONDUCTOR TECHNOLOGY Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221129 Address after: Room 112-25, No.262, Binhai 4th Road, Hangzhou Bay New District, Ningbo, Zhejiang 315000 Patentee after: Ningbo Anjian Semiconductor Co.,Ltd. Address before: 528437 room 1606, digital building, No. 16, exhibition East Road, Torch Development Zone, Zhongshan City, Guangdong Province Patentee before: HONSON TECHNOLOGIES LTD. |