CN101523607B - 穿隧式场效应晶体管 - Google Patents
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Abstract
穿隧式晶体管包括与漏极扩散部分(6)的导电类型相反的源极扩散部分(4)，从而在低掺杂区域(8)中的源极扩散部分和漏极扩散部分之间形成耗尽层。绝缘栅极(16)控制耗尽层的位置和厚度。该器件包括形成在积累层(20)中的量子阱，积累层(20)以不同于底层(2)和盖层(22)的材料制成。
Description
技术领域
本发明涉及穿隧式场效应晶体管和制造所述穿隧式场效应晶体管的方法。
背景技术
不使用穿隧效应的类型的传统的场效应晶体管是公知的。通常，这种晶体管可具有一种导电类型(都是高度掺杂的n型或都是高度掺杂的p型)的由体区横向分开的扩散的源极扩散部分和漏极扩散部分。体区上的绝缘栅极控制了紧靠在源极和漏极之间的栅极之下的沟道的导通。
一直期望减小这种传统晶体管的尺寸。然而，尽管近几十年来在减小晶体管尺寸方面取得了很大成功，但是，仍然存在一些与进一步减小晶体管尺寸相关的问题。尤其是，短沟道效应变得越来越严重。源漏耗尽区突出到沟道，并且减弱了栅极对沟道施加的控制。当以源极和漏极之间的高电压工作时，即，当工作在高纵场区域中时，这会导致很大的亚阈值斜率的退化。这增大了关态电流。
这样增大的关态电流具有两个缺点一一其降低了最大开关速度，并且增大了泄漏电流，进而提高了静态功耗。
由势垒上的热扩散电流表示关态电流。载流子的Fermi-Dirac分布将亚阈值斜率限制为60Mv/decade的固有极限。因此，即使短沟道效应可被完全控制和优化，物理上的60Mv/decade极限将会限制最大开关速度。
因此，人们对不受该限制的基于不同传输机制的替代晶体管类型有强烈兴趣。尤其期望可用标准CMOS工艺中使用的传统制造技术来制造的晶体管类型。
一种这样的晶体管类型是穿隧式晶体管，如Reddick和Amaratunga在“Silicon Surface Tunnel Transistor”，Appl.Phys.Lett.，volume 67第494至496页(1995)中所述。
图1中示意性地示出了根据现有技术的穿隧式晶体管。
源极区域4、漏极区域6、和低掺杂区域8都被设置在衬底2上。源极区域大量掺杂了p+并且漏极区域大量掺杂了n+。源极触点10和漏极触点12分别被设置在源极区域4和漏极区域6上。在低掺杂区域上设置导电栅极14，其通过薄栅极绝缘层16与低掺杂区域8绝缘。
当将负电压施加到栅极14时，形成积累层，积累层从p+源极区域4通过低掺杂区域8向着漏极区域6延伸，在源极区域和漏极区域之间留下薄耗尽层。该薄耗尽层的精确宽度由栅极电压以及施加到漏极区域6的电压调节。穿隧发生为横向穿过该薄耗尽层。
这样来控制源极和漏极之间的电流。该器件未受到传统器件的固有极限的影响。
发明内容
根据本发明，提供一种穿隧式场效应晶体管。
应该注意，该器件作为穿隧式器件工作，即，该器件不通过改变沟道中的载流子浓度而工作，而是通过改变源极电极处的n型区和漏极电极处的p型区(反之亦然)之间的耗尽区厚度而工作。这进而改变了穿隧电流。
掩埋层被用作量子阱以限制载流子，这增大了穿隧可能性。较高的纵向电场导致较薄的穿隧势垒，并由此导致增强的穿隧电流。
增强的纵向磁场还允许器件以比传统穿隧式器件更低的源极和漏极间电压工作。
该器件具有这样的优点：其能够用传统的CMOS工艺制造。
通过限制积累层中的电子或空穴，使所述电子或空穴被栅极绝缘层和半导体间的界面隔开。这抑制了栅极绝缘层和半导体层之间的界面的表面粗糙度效应。这可提高器件的移动性(mobility)。
在优选实施例中，盖层和底层是硅制的，并且积累层是硅锗制的。
发明人的考虑揭示了可能出现的其它问题。在积累层中载流子浓度可能存在两个峰值区，分别处在盖层和积累层间的界面处以及积累层和底层间的界面处。根据诸如厚度和掺杂之类的器件参数，栅极对这些层中的较低层可能具有会导致器件特性变差的较小的实质影响。因此，所述第二个底部的浓度峰值区可用作寄生沟道。
在解决该问题的一种方法中，漏极扩散部分从第一主表面扩散到盖层和积累层间的界面，但是被积累层和底层间的界面隔开。这样，源极和漏极间的pn结被积累层和底层间的界面隔开。这意味着，只有上部载流子浓度与源极和漏极相邻，即使寄生沟道存在，寄生沟道也不与源极和漏极连接，并且不起作用。
可选地或附加地，可使用材料特性随深度改变的分级积累层。
在实施例中，硅锗层被分级，所述硅锗层具有分子式Si1-xGex，其中x随着第一主表面下的深度改变。
x的值可从积累层和底层间的界面处的0改变到积累层和盖层间的界面处的最大值。
x的最大值可以处在0.2至0.5的范围内，优选的在0.35至0.45的范围内。
积累层的厚度可以在5nm至20nm的范围内。在实施例中，这对于避免由第一材料和第二材料间的晶格失配而导致器件中出现过大应力是适当的。本领域技术人员将能够选择适当的积累层厚度，其当然取决于对所使用的材料的选择。
除了主沟道和寄生沟道之外，发明人的考虑揭示出恰在氧化物/沟道界面处可以有第三沟道。第三沟道还用作寄生沟道，并且将积累层与施加到栅极的电压屏蔽开。因此降低了通过栅极调节积累层的可能性。
为了使该效应最小化，应该适当地选择盖层的厚度。因此，在实施例中，盖层的厚度可以在3nm至15nm的范围内，优选地在5nm至12nm的范围内。而且，本领域技术人员将能够为给定材料和器件参数选择适当的值。
在优选实施例中，第一导电类型是n型并且第二导电类型是p型。
本发明还涉及上述晶体管的使用方法，该使用方法包括在源极和漏极间施加电压；并且将电压施加给栅极以调节源极和漏极之间的耗尽区的宽度，因此改变了源极和漏极之间的电流。
附图说明
为了更好地理解本发明，现在将通过示例参照附图来描述实施例，其中：
图1示出了根据现有技术的穿隧式晶体管；
图2示出了根据本发明实施例的穿隧式晶体管；
图3示出了在图2的实施例中作为深度函数的导带；
图4示出了在图2的实施例中作为深度函数的价带；
图5示出了用于不同的栅极电压的价带图；以及
图6示出了用于不同的栅极电压的空穴密度；
图7示出了本发明的第二实施例的价带图；以及
图8示出了用于第一和第二实施例的作为深度函数的空穴密度。
具体实施方式
参照图2，在低掺杂或未掺杂的硅衬底上形成结构，用作底层2。可选地，如果需要则可使用衬底(未示出)上的外延层作为底层2。
在底层上形成了SiGe积累层20。在上述实施例中，其为10nm厚。
在积累层20上形成硅制盖层22，盖层顶部是第一主表面24。
在该实施例中，盖层为10nm厚。
提供源极扩散部分4和漏极扩散部分6。这两个扩散部分都是高掺杂的以提供良好的接触。源极扩散部分和漏极扩散部分通过盖层22延伸至积累层，但是未到底层2。在该实施例中，由于后面将要说明的原因，扩散进行到15nm深度。
源极扩散部分是p+的，漏极扩散部分是n+的。在两种情况下掺杂密度例如可以是1021cm-3。
源极扩散部分和漏极扩散部分间的低掺杂区域8可以方便地用1016cm-3的掺杂密度或稍高的掺杂密度掺杂p-。可选地，低掺杂层8可以是未掺杂的。注意，这是在不存在源极扩散部分和漏极扩散部分的积累层20中的优选掺杂密度。尽管掺杂度应当较低，但在盖层中进行掺杂不是很严格，并且方便地是该层可以是未掺杂的。
本领域技术人员将会实现可根据需要调节的掺杂水平。
发明人对上述器件的特性进行了考虑。
在图3中，示出了在栅极上施加了+1V电压的情况下、作为栅极绝缘体层26之下的第一主表面24下的深度的函数的导带，期望从栅极下的漏极拉伸n型导电区。积累层存在于10nm至20nm的深度。如图所示，SiGe层在限制电子方面效果不佳。
图4示出了在栅极上施加了-1V电压的情况下，作为第一主表面下的深度的函数的对应价带，可以看出在此情况下，在积累层中提供了对空穴的良好限制。
图5和图6示出了改变栅极电压的效果。图5示出了针对从-1V至+1V的不同的栅极电压的价带图(注意，与图4的比例不同)。图6示出了针对相同的栅极电压的作为深度的函数的空穴浓度。
从图6可注意到，空穴密度中存在两个峰值区，一个峰值区靠近10nm处盖层和积累层之间的边界，一个峰值区靠近20nm处积累层和底层之间的边界。在这两个峰值区的上部的峰值区(10nm处)对空穴浓度进行调节时，栅极是非常有效的，但是在这两个峰值区的下部的峰值区(20nm处)对空穴浓度进行控制时，栅极是不太有效的。因此，下部的空穴层具有电势以形成寄生沟道。
因此，源极区域和漏极区域的深度被限制。在优选实施例中，漏极区域之下的pn结被布置在积累层的中心，即，盖层和积累层之间的边界以及积累层和底层之间的边界间的半程处。这就是为什么在上述实施例中，源极扩散部分4和漏极扩散部分6具有大约15nm的深度，即，存在于该深度的pn结处在10nm和20nm处的两个边界间的半程处。
这样，即使寄生沟道中的空穴浓度很高，也可将其从源极区域4和漏极区域6断开，因此不会影响器件的总电流。
在使用时，可将负电压施加到栅极，负电压导致p型导电区域从源极向着作为n型导电区域的漏极延伸。此效果是由于在该实施例中，如上所述，价带能够限制空穴，但是导带不能够有效限制电子。pn结形成在源极和漏极之间靠近漏极处，大约在图2中的箭头26指示的位置。耗尽层形成在p型导电区域和n型导电区域之间。
改变栅极电压会改变耗尽层的厚度，而这极大影响了穿隧电流。因此，该器件对于栅极电压非常敏感。
在图7和图8中示出了可选实施例。器件的基本形式如图2所示，但是在此情况下，Si1-xGex积累层20中的Ge的组分从积累层20和底层2间的界面处的x＝0至盖层22和积累层20间的界面处的最大值xmax＝0.4基本上被线性分级。
图7示出了该分级情况下以及用于比较的图2的实施例中的价带。图8示出了再次作为深度的函数的空穴密度。在两个图中，栅极电压为-1V。
可从这些图中观察到，在20nm深度处基本上没有限制，即，寄生沟道基本上被消除。大量空穴在大约10nm深度处。
因此，只要扩散深度足够达到盖层22和积累层20间的界面，源极扩散部分和漏极扩散部分的深度在第二实施例中不太重要。
本领域技术人员将会容易地理解，可对上述实施例进行调整。
可改变这些层的精确深度。
尤其是，可改变盖层的厚度。硅制盖层的存在是非常有用的，因为其极大改善了与栅极氧化物层的界面特性。然而，出于两个原因，尽可能地降低盖层的厚度是有益的。第一个原因是，降低栅极和积累层间的距离改善了对耗尽区进行调节的效率。第二个原因是，可在盖层中形成寄生积累层，其保护了积累层，因此降低了由栅极进行的控制。
出于这些原因，尽管该示例具有10nm厚度的盖层，也可使用任何适当的厚度，优选的值在3nm和15nm之间，更优选地是10nm或更小，进一步优选的是5nm或更小。
对于SiGe积累层20，不要求xmax的摩尔分数为0.4，其它适当的值也是可能的，例如，从xmax＝0.2至0.5，优选的是xmax＝0.35至0.45。
用于半导体层，即，积累层、盖层和底层的其它材料可被用于形成积累层的量子阱。
还可改变积累层20的厚度。有益的是，并未在器件中产生过大应力，并且本领域技术人员将实现使不同材料的积累层的厚度基于在摩尔分数的SiGe的情况下所使用的精确材料。10nm的厚度针对上至0.4的x实现了良好稳定性，但是5nm至20nm范围内的厚度是可行的。
已知还可添加其它的层或触点。例如，可在衬底2上引入一个或多个外延层，或者可在绝缘层上形成的层中形成器件。
该器件具有p型源极和n型漏极，但是这些可被改变，尤其是在半导体层具有不同的材料选择的情况下。
Claims (9)
1.一种半导体器件，包括：
第一导电类型的源极扩散部分(4)，其位于半导体器件的第一主表面(24)处；
与第一导电类型相反的第二导电类型的漏极扩散部分(6)，其在第一主表面(24)处与源极扩散部分(4)横向隔开；
低掺杂区域(8)，其位于第一主表面(24)处的源极扩散部分(4)和漏极扩散部分(6)之间，该低掺杂区域(8)具有比源极扩散部分(4)和漏极扩散部分(6)低的掺杂浓度；
绝缘栅极(16)，其位于低掺杂区域(8)上的第一主表面(24)上；
其中，该半导体器件包括第一主表面(24)处由第一半导体材料制成的盖层(22)、形成于盖层(22)之下的由不同于第一半导体材料的第二半导体材料制成的积累层(20)、和位于积累层(20)之下的由不同于第二半导体材料的材料制成的底层(2)，以形成量子阱，该量子阱用于限制积累层(20)中的电子、空穴，或电子和空穴二者；以及
源极扩散部分(4)和漏极扩散部分(6)从第一主表面(24)通过盖层(22)和积累层(20)间的界面延伸，但是与积累层(20)和底层(2)间的界面隔开。
2.如权利要求1所述的半导体器件，其中，盖层(22)和底层(2)是硅制的，并且积累层(20)是硅锗制的。
3.如权利要求2所述的半导体器件，其中，积累层(20)被分级，其具有分子式Si1-xGex，其中x随着第一主表面下的深度改变。
4.如权利要求3所述的半导体器件，其中，x从积累层(20)和底层(2)间的界面处的0改变到积累层(20)和盖层(22)间的界面处的最大值。
5.如权利要求4所述的半导体器件，其中，x的最大值处在0.2至0.5的范围内。
6.如权利要求1所述的半导体器件，其中，积累层(20)的厚度在5nm至20nm的范围内。
7.如权利要求1所述的半导体器件，其中，盖层(22)的厚度在3nm至15nm的范围内。
8.如权利要求1所述的半导体器件，其中，第一导电类型是n型，并且第二导电类型是p型。
9.一种使半导体器件工作的方法，所述半导体器件包括：
第一导电类型的源极扩散部分(4)，其位于半导体器件的第一主表面(24)处；
与第一导电类型相反的第二导电类型的漏极扩散部分(6)，其在第一主表面(24)处与源极扩散部分(4)横向隔开；
低掺杂区域(8)，其位于第一主表面(24)处的源极扩散部分(4)和漏极扩散部分(6)之间，该低掺杂区域(8)具有比源极扩散部分(4)和漏极扩散部分(6)低的掺杂浓度；
绝缘栅极(16)，其位于低掺杂区域(8)上的第一主表面(24)上；
其中，该半导体器件包括第一主表面(24)处由第一半导体材料制成的盖层(22)、形成于盖层(22)之下的由不同于第一半导体材料的第二半导体材料制成的积累层(20)、和位于积累层(20)之下的由不同于第二半导体材料的材料制成的底层(2)，以形成量子阱，该量子阱用于限制积累层(20)中的电子、空穴，或电子和空穴二者，以及源极扩散部分(4)和漏极扩散部分(6)从第一主表面(24)通过盖层(22)和积累层(20)间的界面延伸，但是与积累层(20)和底层(2)间的界面隔开，所述方法包括：
在源极扩散部分(4)和漏极扩散部分(6)之间施加电压；以及
对栅极(16)施加电压以调节源极区域(4)处的第一导电类型的区域和漏极区域(6)处的第二导电类型的区域之间的低掺杂区域(8)中的耗尽区的宽度。
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