CN101667595B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结构；以及一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧，其中该第二源极/漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极/漏极区之一包括另一超晶格结构。本发明具有超晶格结构隧道型FET超越了公知MOSFET的次临界摆幅限制，也可降低起因于栅极漏电流的漏电流，还也可解决常见于具有低漏电流装置中的低开启电流问题。

Description

半导体装置
技术领域
本发明涉及半导体装置，且特别涉及具有超晶格沟道(superlattice channel)的隧道型场效应晶体管(tunnel field-effect transistors，tunnel FETs)。
背景技术
对于90纳米或90纳米以下的集成电路技术中，金属氧化物半导体(metal-oxide-semiconductor，MOS)装置为决定性技术。依据栅电压Vg以及源极-漏极电压Vds的状态，金属氧化物半导体装置可于线性区(linearregion)、饱和区(saturation region)以及次临界区(sub-threshold region)等三个区域下运行。次临界区域为当栅电压Vg小于临界电压Vt时的一区域。而次临界摆幅(sub-threshold swing)显示了关闭晶体管电流的难易度，因而可作为判定MOS装置速度与功率的重要指标。次临界摆幅可采用m*kT/q的函数表示，其中m为相关于电容值的参数。在室温下，公知CMOS装置具有约60mV/decade的次临界摆幅限制，其进而标定为运行电压VDD以及临界电压Vt的限制。如此的限制起因于载流子(carriers)的漂移-扩散(drift-diffusion)传输机制。基于上述理由，在室温下当今MOS装置的开关速度通常无法快于60mV/decade。上述60mV/decade的次临界摆幅限制也适用于如鳍型场效应晶体管(Fin FET)或于绝缘层上覆硅(silicon-on-insulator，SOI)装置上的超薄体(ultra-thin body)MOSFET。然而，纵使其具有于沟道上的较佳栅控制能力，位于SOI装置上的超薄体MOSFET或鳍型FET等装置上仅能达到接近但仍不低于60mV/decade的限制。由于上述限制，未来的纳米装置便无法于低运行电压时达到更快开关速度。
为了解决前述问题，便发展出隧道型场效应晶体管(tunnel FET)。图1A示出了一公知隧道型场效应晶体管装置，其具有栅介电层166、栅电极168、一重度掺杂的p型漏极区164、以及一重度掺杂的n型源极区162。漏极区164通过注入p型掺质而形成，而源极区162则通过凹蚀基板163且于其内外延地成长一半导体材料，并接着采用一n型掺质掺杂此半导体材料而形成。
图1B示出了对称的隧道型场效应晶体管装置，其包括为沟道区203所分隔的一重度掺杂漏极区202与一重度掺杂源极区204。漏极区202包括硅，而源极区204包括硅锗。沟道区203由本征硅(intrinsic silicon)材料所形成。栅极208则控制了沟道区203。如图1B所示的隧道型场效应晶体管装置具有kT/q的独立次临界摆幅与低的关闭(off-state)电流。然而，如此结构仅能改善n沟道的隧道型场效应晶体管的开启电流(on-currents)，而无法改善p沟道的隧道型场效应晶体管装置的开启电流。
前述的隧道型场效应晶体管装置也具有以下缺点。第一，上述装置具有栅极漏电流的问题。而栅极漏电流为各隧道型场效应晶体管的关闭电流的一部分，因而当基底电路进一步缩减时限制了其关闭电流的减少。再者，隧道型场效应晶体管的开启电流仍不够高，因而不符合所需技术的需求。
因此，当今隧道型场效应晶体管并不适用极低功率消耗与非常高速等应用方面，例如是移动(mobile)应用。因此便需要一种方法以改善开启电流并降低MOSFET的漏电流。
发明内容
有鉴于此，本发明提供了一种半导体装置，以解决上述公知问题。
依据一实施例，本发明的半导体装置，包括：
一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结构；以及一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧，其中该第二源极/漏极区具有一第二导电性，而至少该沟道区与该第二源极/漏极区之一包括另一超晶格结构。
依据另一实施例，本发明的半导体装置，包括：
一超晶格沟道区；一栅介电层，位于该超晶格沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性；以及一第二源极/漏极区，邻近该栅介电层，其中该第二源极/漏极区具有一第二导电性，而该超晶格沟道区位于该第一源极/漏极区与该第二源极/漏极区之间。
依据又一实施例，本发明的半导体装置，包括：
一半导体基底；一超晶格沟道区，位于该半导体基底上；一栅介电层，位于该超晶格沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区与一第二源极漏极区，邻近且位于该超晶格沟道区的对称侧，其中该第一源极/漏极区与该第二源极/漏极区具有不同导电性。在上述实施例中，该超晶格沟道区包括：一第一基础半导体层；一第二基础半导体层，位于该第一基础半导体层之上；以及一非半导体单膜层，位于该第一基础半导体层与该第二基础半导体层之间。
本发明的实施例具有数个优点。首先，具有超晶格结构隧道型FET超越了公知MOSFET的次临界摆幅限制，且具有非常高的开启/关闭电流比例。第二，通过能带调整层此形成的能障，可降低起因于栅极漏电流的漏电流。第三，也可解决常见于具有低漏电流装置中的低开启电流问题。上述优点有助于拓展本发明实施例所示的半导体装置的应用。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A与图1B示出了公知隧道型场效应晶体管装置；
图2～图9为一系列剖面图，示出了依据本发明的第一实施例的半导体装置的制造方法，其中源极区与漏极区通过注入超晶格层所形成；
图10～图16为一系列剖面图，示出了依据本发明的第二实施例的半导体装置的制造方法，其中至少经中度掺杂的源极/漏极延伸区形成并邻近于超晶格层；
图17示出了依据本发明的一实施例，其具有栅极先形成的结构，其中形成有施加应力的一接触蚀刻停止层；
图18～图21为一系列剖面图，显示了依据本发明的第三实施例的半导体装置的制造方法，其中源极区具有一超晶格(superlattice)结构，而沟道区具有一非超晶格(non-superlattice)结构；
图22为一图表，示出了次临界摆幅的数值与载流子的相对有效质量间的模拟结果；
图23为一图表，示出了开启电流增加量与载流子的相对有效质量间的模拟结果；以及
图24示出了隧道型场效应晶体管的I-V曲线，其显示了通过使用适当超晶格沟道而控制了隧道有效质量。
上述附图中的附图标记说明如下：
20～基板；
22～超晶格层；
221～基础半导体层；
222～能带调整层；
24～假栅介电层；
26～假栅电极；
28～假栅极掩模层；
30、34、46～光致抗蚀剂层；
32～漏极区；
36～源极区；
38～超晶格结构；
40～栅间隔物；
42～源极/漏极金属硅化区；
44～层间介电层；
48～开口；
50～栅介电层；
52～栅电极；
56～凹口；
58～含硅区；
60～n+漏极区；
62～p+源极区；
64～n+漏极延伸区；
66～p+源极延伸区；
68～接触蚀刻停止；
76～接触物；
162～源极区；
163～基板；
164～漏极区；
166～栅介电层；
168～栅电极；
202～漏极区；
203～沟道区；
204～源极区；
208～栅极；
324～假栅极介电层；
326～假栅电极；
328～假栅极掩模；
330～光致抗蚀剂层；
332～n/p型漏极区；
3321～n/p或n+/p+漏极延伸区；
3322～n+/p+漏极区；
336～掩模；
338～凹口；
340～源极区；
3401～基础半导体层；
3402～能带调整层；
342～间隔物；
344～金属硅化物区；
α～倾斜注入角度。
具体实施方式
本发明提供了一种新颖的隧道型场效应晶体管(tunnel field-effecttransistor，tunnel FET)及其制造方法，其由具有超晶格沟道的栅接p-i-n二极管所形成。将通过以下附图以解说本发明中的各实施例的制造过程的中间阶段。并通过以下附图以探讨多个实施例间的差异。在以下实施例中的不同附图中，相同标记代表了相同构件。
图2～图9示出了依据本发明第一实施例的半导体装置的制造方法。请参照图2，首先提供基板20。在一实施例中，基板20为包括如硅的单晶半导体材料或包括如硅锗的化合物半导体材料的一块状基板。在其他实施例中，基板20可包括一个以上的半导体层。举例来说，基板20可具有绝缘层上覆硅(silicon-on-insulator)结构或碳化物上覆硅(silicon-on-carbide)结构。
接着于基板20上形成超晶格(superlattice)层22。在一实施例中，超晶格层22为一三明治结构，其由交错地设置数个半导体层与数个非半导体且非金属单膜层而形成。于如图2所示的结构中，这些半导体层标示为221，或也称之为基础半导体(base semiconductor)层221，而非半导体单膜层则标示为222，或也称之为能带调整(energy-band modifying)层222。
各基础半导体层221可包括择自由如硅、硅锗、砷化镓及或其他III、IV与V族元素等常用半导体材料所形成群的基础半导体材料。而于其上方与下方的能带调整层222之间，其可为半导体材料的单膜层，或为数个相连结的半导体材料的单膜层，其经过连结后而形成此基础半导体层221。各能带调整层222则分别为如氧的单膜层或如氧、氮、氟、碳氧或相似物的其他非半导体且非金属材料的单膜层。这些能带调整层222较佳地紧密地连结于上方或下方的基础半导体层221以形成超晶格结构(如Si/O超晶格结构)。在较佳实施例中，于上方与下方的基础半导体层221间仅形成有一能带调整层222的单膜层。然而，也可能形成有二层、三层或四层的相邻近的能带调整层。如此的设置情形乃受限于形成这些能带调整层222的单膜层间的控制困难度。然而，相互邻近的能带调整层222的数量尽量地越少越好。
在本实施例中，基板20的顶层包括结晶态半导体材料，而于基板20上则可采用如外延成长的方法以成长超晶格层22于其上，上述方法较佳地为原子层沉积(atomic layer deposition)，但也可采用其他方法。超晶格层22较佳地为本征(intrinsic)材料。在一实施例中，超晶格层22未经过掺杂。或者，超晶格层22经过轻度掺杂而具有少于如1E15/cm3的掺杂浓度。超晶格层22的总厚度宜大于最后形成的隧道型FET的期望沟道深度，例如是大于约3纳米。在一实施例中，超晶格层22的总厚度宜大于5纳米。
图3示出了假栅极堆叠物(dummy gate stack)的形成，其包括了假栅介电层24、假栅电极26以及假栅极掩模层28。如公知技术一样，假栅极堆叠物的形成包括了形成一栅介电层、形成一栅电极层于栅介电层上、形成栅掩模层于栅电极层上、以及图案化上述堆叠膜层等步骤。接着形成光致抗蚀剂层30并图案化，并接着采用一注入程序以注入包括磷、砷以及其组合的n型掺质。上述注入程序可垂直地施行，或朝假栅极堆叠物倾斜地实施。因而形成了漏极区32。漏极区32可大体对准于假栅极堆叠物的边缘，而当上述注入程序为倾斜注入时可更延伸至假栅堆叠物的下方。接着移除光致抗蚀剂层30。值得注意的是，于形成漏极区32的注入程序施行后(以及如图4所示形成源极区36的注入程序施行后)，漏极区32与源极区36将不再具有超晶格结构，虽然其仍包括了能带调整层222等构件。
请参照图4，接着形成光致抗蚀剂层34并图案化，以覆盖漏极区32以及部分的假栅极堆叠物。接着施行一注入程序以掺杂如硼、铟及其组成的p型掺质。同样地，上述注入可为垂直地施行或倾斜地朝向假栅堆叠物施行。因而形成源极区36。同样地，源极区36可大抵对准于假栅极堆叠物的边缘或当上述注入程序为倾斜注入时则更延伸至假栅极堆叠物的下方。如此，于介于漏极区32与源极区36间的一未经掺杂区域内便形成了超晶格结构38。
在一实施例中，由于漏极区32与源极区36都经过重度掺杂，因此漏极区32通称为n+区，而漏极区36通称为p+区。在前述实施例中，重度掺杂指掺杂浓度高于1020/cm3的情形。本领域普通技术人员当能理解，关于“重度掺杂”的描述则可参照特定元件型态、技术世代、最小元件尺寸及相似状况而适度调整。最后得到的隧道型FET装置为一双极性FET装置，其指隧道型FET装置可分别依照其栅电压为正或负而为一n沟道装置或为一p沟道装置。
在其他实施例中，漏极区32与源极区36之一经过重度掺杂，当另一则经过中度掺杂(依照其掺杂类型而标示为n区或p区)。上述“中度掺杂”的描述指掺杂浓度低于前述“重度掺杂”的情形，例如是介于1018/cm3～1020/cm3间的掺杂浓度。当漏极区32为n区时，而源极区36为p+区时，所得到的隧道型FET为n沟道FET，且其可为正栅电压(positive gate voltage)所开启。反之，当漏极区32为n+区而源极区36为p区时，所得到的隧道型FET为p沟道FET且其可为负栅电压(negative gate voltage)所开启。
图5示出了栅间隔物40与源极/漏极金属硅化区42的形成。本领域普通技术人员当能知悉，栅间隔物40的形成可包括形成一介电层以及蚀刻此介电层以移除其水平部分。源极/漏极金属硅化区42则可通过坦覆一金属层、施行回火程序已使得此金属层与其下方的硅材料产生反应、以及接着移除未反应金属部分而形成。
请参照图6，接着形成层间介电层44，且接着施行一化学机械研磨程序以平坦化层间介电层44的顶面并使之等高于假栅掩模层28。层间介电层44可包括常用的层间介电层材料，例如为硼磷硅玻璃(BPSG)。其也可包括如碳、氮、氧等其他元素及这些元素的组合物。
请参照图7，接着形成光致抗蚀剂层46并将其图案化，以形成开口48，开口48露出了假栅极掩模层28。请参照图8，接着较佳地通过蚀刻方式以移除假栅极堆叠物，进而露出了超晶格沟道区38。
请参照图9，接着形成栅介电层50与栅电极52。其形成程序包括了形成一栅介电层、形成一栅电极层、以及施行一化学机械研磨以移除过量的材料。在较佳实施例中，栅介电层50较佳地包括具有约介于7～60的k值的高介电常数介电材料。栅介电层50的较佳材料包括如二氧化铪的高介电常数金属氧化物、氮化硅、氧化硅、氮氧化硅或上述材料的组合物。栅介电层50也可具有超过一个膜层的复合结构。栅电极52则可包括经掺杂多晶硅、金属、金属硅化物、其多重膜层以及其组合。接着，形成另一间介电层(未显示)以及于此层间介电层与层间介电层44内形成接触插拴(未显示)，以接触栅电极52与源极/漏极金属硅化物42。
图10～图16则示出了依据本发明第二实施例的半导体装置的制造方法。请参照图10，于基板20上形成超晶格层22，其中超晶格层22的形成方法可与第一实施例内所揭示情形大体相同。接着形成包括假栅介电层24、假栅电极26、与假掩模层28的假栅极堆叠物。请参照图11，接着形成栅极间隔物40。请参照图12，接着凹蚀部分的超晶格层22，其中上述凹蚀较佳地为异向性的凹蚀，因而使得所得到的凹口56可更延伸至栅极间隔物40的下方。或者，上述凹蚀也可为各向异性凹蚀。其凹蚀方法例如为等离子体蚀刻或通过注入程序以非晶化部分的超晶格层22，且接着移除经过非晶化处理部分。剩余超晶格层22的部分在此示出为超晶格区38，其将作为超晶格沟道区之用。请参照图13，接着于凹口56内外延地成长而填入硅锗材料，进而形成含硅区58。在其他实施例中，也可于凹口56内填入硅材料。
请参照图14，接着形成n+漏极区60与p+源极区62。为了形成n+漏极区60，可先形成一第一光致抗蚀剂(未显示)并图案化，以覆盖如图所示结构的一半。接着施行注入程序以注入n型掺质，进而形成了n+漏极区60。接着第一光致抗蚀剂后接着形成一第二光致抗蚀剂(未显示)以覆盖另一半的所示结构。并接着施行另一注入程序以注入p型掺质，进而形成p+源极区62。接着移除第二光致抗蚀剂。上述注入程序较佳地为垂直性的注入。
请参照图15，示出了n+漏极延伸区64与p+源极延伸区66的形成。为了形成n+漏极延伸区64，需形成一光致抗蚀剂(未显示)并图案化。接着施行一倾斜注入程序，其朝向假栅极堆叠物倾斜一角度α。在此，注入能量宜少于前述用于注入n+漏极区60的能量。接着移除光致抗蚀剂。如此，n+漏极延伸区64的深度可少于n+漏极区60深度。同样地，p+源极延伸区66也可采用大体相同于形成n+漏极区60的倾斜注入程序而形成。请参照图16，接着采用与第一实施例大体相同的方法以形成层间介电层44、栅介电层50与栅电极52。
在前述实施例中，所形成结构的左侧系泛指为漏极侧而其右侧则泛指为源极侧。本领域普通技术人员当能知悉上述源极侧与漏极侧可通过提供适当电压而互换。此外，虽然在第一实施例与第二实施例中采用了栅极最后形成的方法，其内的栅介电层与栅电极于形成源极区/漏极区后通过取代假栅极堆叠物而形成。本领域普通技术人员当能理解也可采用栅极先行形成的方法。请参照图17，示出了具有栅极先行形成的隧道型FET装置的结构。接触物76可电性连结于漏极区32与源极区36。于漏极区32、源极区36与栅电极26之上则可形成有一接触蚀刻停止层68。
图18～图21示出了依据本发明第三实施例的半导体装置的制造方法。请参照图18，于基板20之上形成包括假栅极介电层324、假栅电极326、以及假栅极掩模328的假栅极堆叠物。基板20可采用相似于前述实施例中所探讨相似材料与相似结构，其可包括常见的如硅的单晶半导体材料或如硅锗、碳化硅的和/或相似物，但并不已上述材料加以限制本发明。假栅电极326则可由多晶硅、金属、金属硅化物、金属氮化物或相似材料所形成。
首先，如图18所示的结构的源极侧通过如光致抗蚀剂层330形成遮蔽后，其漏极侧则经过掺杂以形成漏极区332。在一实施例中，n型漏极区332可包括n或n+漏极延伸区3321以及n+漏极区3322，上述掺杂区的形成方法则如图14与图15的相关内容所述。同样地，p型漏极区332可包括p或p+漏极延伸区3321与p+漏极区3322。请参照图18所示，在其他实施例中，可不形成有漏极延伸区3321，而漏极区332可直接地延伸至假栅电极326的下方，或与假栅电极326的各侧边相分隔。
图19，形成掩模336以覆盖漏极侧，且露出源极侧。接着蚀刻露出基板20，上述蚀刻较佳地为具有各向同性分量的一各向异性蚀刻程序，因而使得凹口338可直接延伸于假栅电极326之下，虽然上述凹口也可大体各向同性地或各向异性地形成。而当凹口由各向异性蚀刻所形成时，凹口338(以及图20A～图21内所示的源极区340)的内侧边大体垂直地准直于假栅电极326的边缘。或者，可形成假栅极间隔物334以保护假栅介电层324的侧壁与假栅电极326。于形成正式的栅间隔物342(未见于图19内但见于图21内)之前可移除此非必要假间隔物334。
请参照图20A与图20B，接着施行一选择性外延程序以形成超晶格结构的源极区340。超晶格结构的结构与材料已于前述附图中讨论过了，故不在此重复描述。于如图20A所示的一实施例中，可通过形成条件的调整而使得此些基础半导体层3401与这些能带调整层3402大体非顺应地形成。于如图20B所示的另一实施例中，通过形成条件的调整而使得基础半导体层3401与能带调整层3402大体顺应地形成。较佳地，于施行外延成长时，源极区340可现场地重度掺杂有导电特性相反于漏极区332的一掺质。且为了维持超晶格结构，较佳地而不施行源极注入程序。当凹口338(请参照图19)直接延伸于假栅电极326下方时，个别源极区340(超晶格结构)可具有直接位于假栅电极326下方的一部分。
请参照图21，接着形成间隔物342与金属硅化物区344。其可采用公知方法所形成，故在此不再重复描述。于最后形成的隧道型FET装置内，漏极区为非超晶格半导体结构，而源极区为超晶格结构。如图21所示结构可具有价带偏移效果，因而可改善装置的表现。
本发明的实施例所示的半导体装置具有如降低次临界摆幅、增加开启电流以及降低漏电流等功效。图22为一图表，其示出了于次临界摆幅与沟道区内载流子的相对有效质量间关系的一模拟结果，其中相对有效质量参照于硅材料内载流子的有效质量而经过无因次化。值得注意的是于公知具有硅沟道之隧道型FET中，次临界摆幅约为22mV/Dec(标号80)，而当采用本发明实施例的半导体装置时，次临界摆幅可降低至少于10mV/Dec(标号82)，显现出于开关速度以及开启电流与关闭电流比值间的显著改善。
图23为一图表，示出了开启电流(Ion)的模拟结果，其示出了开启电流增加量的百分比以及相对有效质量间的关系。值得注意的是，依据本发明实施例的半导体装置中流经源极与漏极间的开启电流(标号86)较流经具有硅沟道区域的公知隧道型FET的开启电流(标号84)多出了约50％以上。
图24为一图表，其示出了电流-电压(I-V)曲线的模拟结果，其中线段88代表了依据本发明实施例的半导体装置的表现，而线段90则代表了具有硅沟道的公知隧道型FET的表现。值得注意的是，随着相对有效质量的减少，依据本发明实施例的半导体装置于0伏特的栅极-源极电压(VGS)时的电流1E-18Amps可自增加至于0.1伏特的栅极-源极电压(VGS)时的1E-10Amps。作为比较，公知隧道型FET于0伏特的栅极-源极电压的电流则自1E-18Amps增加至于0.1伏特的栅极-源极电压(VGS)时的1E-11Amps，其增加量显著地少于本发明实施例的半导体装置的表现。同样地，图24所示的模拟结果也显著地显示了本发明的半导体装置于开启速度以及开启电流与关闭电流间比例等方面的改善。
请参照表一，显示了包括公知MOSFET(非隧道型FET)、具有超晶格沟道区的公知MOSFET、公知隧道型FET以及依据本发明实施例的FET等不同FET间的模拟电性表现。
表一：
  晶体管种类   开启/关闭电流比例   次临界漏电流   栅极漏电流   RT摆幅(mV/Dec)   迁移率   装置微缩能力   成本
  公知   中   ＞nA/μm   高   ～100   低   难   低
  晶体管种类   开启/关闭电流比例   次临界漏电流   栅极漏电流   RT摆幅(mV/Dec)   迁移率   装置微缩能力   成本
  MOSFET
  具有超晶格沟道区的公知MOSFET   同   ＞nA/μm   低   ～100   低   难   中
  公知隧道型FET   低   ＜＜nA/μm   高   ＜20   N/A   易   中
  本发明实施例FET   高   ＜＜nA/μm   低   ＜20   N/A   易   中
参照表一的模拟结果，证实了具有超晶格沟道的隧道型FET装置较公知FET于开启/关闭电流比例、次临界漏电流、次临界摆幅(RT摆幅)与缩减装置能力等方面都具有显著改善情形。特别地，对于极难同时达成的极低漏电流与高开启电流等特性而言，可具有显著地改善可较公知FET装置显著地同时得到改善。降低漏电流与增加开启电流的改善情形可归功于各向异性价带结构调节情形，其造成了于水平方向(平行于沟道方向)有效质量的减少，以及于垂直方向(垂直于沟道方向)有效质量的增加。
本发明的实施例具有数个优点。首先，具有超晶格结构隧道型FET超越了公知MOSFET的次临界摆幅限制，且具有非常高的开启/关闭电流比例。第二，如表一所示，通过能带调整层此形成的能障，可降低起因于栅极漏电流的漏电流。第三，也可解决常见于具有低漏电流装置中的低开启电流问题。上述优点有助于拓展本发明实施例所示的半导体装置的应用。举例来说，如本发明实施例所示的半导体装置，由于其具有低漏电流以及高开启/关闭电流比例，因而极适用于如需要低消耗功率与高运行速度的移动(mobile)应用方面。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (14)

1.一种半导体装置，包括：
一沟道区；
一栅介电层，位于该沟道区之上；
一栅电极，位于该栅介电层之上；
一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结构；以及
一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧，其中该第二源极/漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极/漏极区之一包括另一超晶格结构。
2.如权利要求1所述的半导体装置，其中该沟道区包括该超晶格结构，而该第一源极/漏极区与该第二源极/漏极区包括非超晶格结构。
3.如权利要求1所述的半导体装置，其中该第一源极/漏极区包括该超晶格结构，而该沟道区包括一非超晶格结构。
4.一种半导体装置，包括：
一超晶格沟道区；
一栅介电层，位于该超晶格沟道区之上；
一栅电极，位于该栅介电层之上；
一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性；以及
一第二源极/漏极区，邻近该栅介电层，其中该第二源极/漏极区具有一第二导电性，而该超晶格沟道区位于该第一源极/漏极区与该第二源极/漏极区之间。
5.如权利要求4所述的半导体装置，其中该超晶格沟道区未经过掺杂。
6.如权利要求4所述的半导体装置，其中该第一源极/漏极区与该第二源极/漏极区包括与该超晶格沟道区相同的半导体材料。
7.如权利要求4所述的半导体装置，其中该第一源极/漏极区与该第二源极/漏极区包括与该超晶格沟道区相异的半导体材料。
8.如权利要求4所述的半导体装置，其中该超晶格沟道区包括第一基础半导体层和第二基础半导体层及一非半导体单膜层，该非半导体单膜层位于所述第一基础半导体层与第二基础半导体层之间。
9.如权利要求4所述之半导体装置，还包括位于该超晶格沟道区下方的一半导体基底，其中该半导体基底具有不同于该超晶格沟道区的一结构。
10.一种半导体装置，包括：
一半导体基底；
一超晶格沟道区，位于该半导体基底上，其中该超晶格沟道区包括：
一第一基础半导体层；
一第二基础半导体层，位于该第一基础半导体层之上；以及
一非半导体单膜层，位于该第一基础半导体层与该第二基础半导体层之间；
一栅介电层，位于该超晶格沟道区之上；
一栅电极，位于该栅介电层之上；
一第一源极/漏极区与一第二源极漏极区，邻近且位于该超晶格沟道区的对称侧，其中该第一源极/漏极区与该第二源极/漏极区具有不同导电性。
11.如权利要求10所述的半导体装置，其中该第一源极/漏极区经过中度掺杂，而该第二源极/漏极区经过重度掺杂。
12.如权利要求10所述的半导体装置，其中该超晶格沟道区还包括：
多个非半导体单膜层；以及
多个半导体单膜层，其中所述多个非半导体单膜层与所述多个半导体单膜层交错地设置。
13.如权利要求10所述的半导体装置，其中该超晶格沟道区包括择自仅由氧、氮、氟、碳氧及其组合物所组成群的一材料。
14.如权利要求10所述的半导体装置，其中该超晶格沟道区的该非半导体单膜层包括氧的单膜层。
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CN1813355A (zh) * 2003-06-26 2006-08-02 Rj梅尔斯有限公司 包括具有能带工程超晶格的mosfet的半导体器件

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