KR100801955B1 - 전하 캐리어 추출 트랜지스터 - Google Patents

전하 캐리어 추출 트랜지스터 Download PDF

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Abstract

추출 트랜지스터(10)-FET-는 넓은 밴드 갭의 p-형 InAlSb 층들(20, 24) 사이의 p-형 InSb 양자 웰을 통해서 확장하는 전도 채널을 포함한다. InAlSb 층들(24) 중 하나는, 양자 웰(22)에 전하 캐리어들의 도미넌트 소스를 제공하는 Si로 된 극도로 얇은 n-형 δ-도핑층(28)을 포함한다. InAlSb 층들(24) 중 하나는 n+ 소스와 드레인 전극들(30a, 30b) 및 절연 게이트(30c)를 수반한다. 다른 InAlSb 층(20)은 기판층(14) 상의 넓은 밴드 갭의 장벽층(19)과 기판(16)을 전극(18)에 인접시킨다. 소스와 드레인 전극들(30a, 30b) 중 하나 또는 둘을 기판 전극(18)에 대해서 양으로 바이어스하면, 전도율에 대한 진성의 역할을 감소시켜 양자 웰(22)에서의 소수 캐리어 추출을 일으켜서, 외인성 포화 체제로 이끌어 누설 전류를 감소시킨다.
밴드 갭, 누설 전류, 캐리어, 양자 웰, 장벽층

Description

전하 캐리어 추출 트랜지스터{Charge carrier extracting transistor}
본 발명은 추출 트랜지스터, 즉 진성 전도율(intrinsic conductivity)이 캐리어 추출에 의해 감소되는 트랜지스터에 관한 것이다.
종래 기술을 살펴보기 전에, 반도체 용어 및 속성에 대해서 설명하기로 한다. 트랜지스터는 반도체 재료에서의 전기적 전송 효과들(electrical transport effects)에 따라 달라지는데, 일반적으로 말하면, 3개의 중요한 전도 체제, 즉 불포화 외인성 체제(unsaturated extrinsic regime), 포화 외인성 체제(saturated extrinsic regime) 및 진성 체제(intrinsic regime)가 있으며, 이들은 각각 저, 중 및 고 온도에서 나타난다. 불포화 외인성 체제에는, 모든 불순물들을 이온화하기에는 열 에너지가 불충분하며, 캐리어 농도는 온도가 증가함에 따라 불순물들이 증가하기 때문에 온도에 따라 달라진다. 캐리어들은 단일 종(single species)의 도펀트 불순물들, 즉 도너 또는 액셉터로부터 열적으로 활성화된다. 전도성은 실질적으로 하나의 밴드(band)에서의 한 종류의 캐리어에 의존하는데, 즉 전도대에서의 전자들 또는 가전자대에서의 정공들이며, 이들 양쪽 모두에 의존하는 것은 아니다. 포화된 외인성 체제는 유사하지만, 보다 높은 온도에서 나타나며, 여기서 사실상 모든 불순물들은 이온화되지만, 전자-정공 쌍들을 생성하기 위해 충분한 수의 가전자대 상태를 이온화하는데 이용될 수 있는 열 에너지는 불충분하다. 여기서, 캐리어 농도는 온도와는 거의 관계없다.
진성 체제에서, 전도성은 캐리어의 2가지 유형들, 즉 불순물들로부터 활성화된 한가지 유형의 캐리어들과 전자-정공 쌍들을 생성하는 가전자대 상태들의 열적 이온화로부터 실질적인 작용을 받는다. 전도성은 2개의 밴드들에서의 2가지 종류의 캐리어, 즉 전도대에서의 전자들 및 가전자대에서의 정공들로 인한 것이다. 전도율은 전자-정공 쌍 농도가 온도 의존성이기 때문에 상기 체제에서 온도에 따라 변화한다. 외인성 체제와 진성 체제 사이에는 매개 전이 영역(intervening transition region)이 있으며, 여기서의 전도(conduction)는 다른 곳보다 하나 이상의 전하 캐리어 유형을 발생하는 부분적으로 외인성이며 부분적으로 진성인, 즉 다수 캐리어들(majority carriers) 및 소수 캐리어들(minority carriers)이고, 이것은 도핑에 의존하는 Ge에서의 주위 온도 또는 그 부근에서 있다. 진성 전도(intrinsic conduction)의 개시 온도는 밴드 간격 및 도펀트 농도에 의존하며, 이것은 저 도핑의 좁은 갭의 반도체들에서 150K 정도로 작은 주위 온도 아래에서 발생될 수 있다.
주위 온도에서의 불포화 외인성 체제를 갖는 Si와 GaAs 등의 재료들은 그 낮은 이동성의 속성에도 불구하고 트랜지스터 애플리케이션들에 적합하다. 이것은 디바이스들의 활성 영역들에서 매우 낮은 진성 캐리어 농도가 필요하기 때문이다. 고순도의 Ge는 주위 온도에서 진성이며, 약하게 도핑된 Si와의 유사성에 의해, 고 저항률 I("진성") 영역이 사실상 주위 온도에서 외인성인 PIN 다이오드에서와 같은 진성으로 잘못 간주된다. 현재 이용 가능한 최고 순도의 Si는 주위 온도에서 진성이 되기에는 불순물이 지나친 정도 이상이 된다.
안티몬화 인듐(InSb) 등의 좁은 밴드 갭 반도체는 매우 작은 전자 유효 질량, 매우 높은 전자 이동도 및 높은 포화 속도 등의 유효한 속성들을 갖는다. 이들은 초고속 트랜지스터 애플리케이션들에서 매우 유용할 것이다. 특히, InSb는 고속이며 매우 작은 전력 분산 트랜지스터용으로 적합한 재료이다. 그 이유는, 저 전계에서의 전자 이동도 μe는 GaAs보다 9배 높고, 그 포화 속도 vsat는 GaAs가 상기 관점에서 Si보다 우수한 속성들을 갖음에도 불구하고 5배 보다 높다. InSb는 또한 0.5㎛보다 높은 큰 발리스틱 평균 자유 경로를 갖는 것으로 예측된다. 이것에 의해 InSb는 소형이며 고-밀도인 애플리케이션들에 이상적인 저 전력 소비를 갖는 매우 작은 전압에서 고속 동작할 가능성이 있다. 295K(주위 온도)에서의 실리콘, GaAs 및 InSb의 속성들 중 일부는 이하의 표 1에서 비교된다.
표 1: 295K에서의 InSb의 속성들
파라미터 실리콘 GaAs InSb 단위
EG 밴드 갭 1.12 1.43 0.175 eV
m* e 전자 유효질량 0.19 0.072 0.013 m0
μe 전자 이동도 1,500 8,500 78,000 cm2V-1s-1
vsat 포화 속도 1'107 1'107 >5'107 cm s-1
Ie 전자평균자유경로 0.04 0.15 0.58 ㎛
ni 진성캐리어농도 1.6'1010 1.1'107 1.9'1016 cm-3

최근까지, InSb의 잠재적으로 중요한 속성들이 Si와 GaAs보다 각각 높은 진폭의 6과 9 정도인 작은 밴드 갭 및 이에 따른 높은 진성 캐리어 농도(~2 x 1016cm- 3)로 인해 주위 온도에서 엑세스할 수 없게 된다. 이로서 InSb 디바이스들이 정규 동작 온도들, 또는 295K의 온도에서 또는 그 근방에서 고 누설 전류를 나타내게 되며, 여기서 소수 캐리어 농도는 정규 도핑 레벨들에서 필요한 값보다 훨씬 크다. 이것은 주위 온도 또는 그 이상에서 InSb와 다른 좁은 밴드 갭 재료가 디바이스들에서 사용되는 것이 배제된 기본적인 문제점들인 것으로 수년 동안 인식했었다.
그러나, 이러한 문제점들은 미국특허 제 5,382,814호에서 어느 정도 극복되었는데, 이 특허는 평형 레벨 아래의 캐리어 농도에 기여하는 진성을 감소시키기 위하여 캐리어 배제(carrier exclusion)와 추출 현상을 이용하는 금속-절연체-반도체 전계 효과 트랜지스터(MISFET)를 개시한다. MISFET는 역바이어스된
Figure 112007047938798-pct00001
구조이며, 여기서 p는 InSb 층을 나타내고,
Figure 112007047938798-pct00002
는 스트레인된(strained) In1-xAlxSb 층(밑줄친
Figure 112007047938798-pct00003
보다 더 넓은 밴드 갭)이고, p-는 주위 동작 온도에서 진성인 약하게 도핑된 p-형 영역을 표시하고, +는 윗첨자는 높은 도펀트 농도를 나타내고, 이들 4개의 층들은 인접 쌍들간의 3개의 접합들, 즉
Figure 112007047938798-pct00004
및 p-n+ 접합들을 각각 규정한다. 디바이스의 활성 영역은 p- 영역이고, 소수 캐리어들은 추출 접촉부로서 작용하는 p-n+ 접합부에서 이로부터 제거된다.
Figure 112007047938798-pct00005
접합부는 상기 캐리어들의 재도입을 금지하는 배제 접촉부이다. 따라서, 바이어스가 인가된 상태에서, 소수 캐리어 농도는 활성 영역 내에서 감소하고, 다수 캐리어 농도는 전하 중립을 유지할만한 양만큼 감소한다. 이것은 전도율(전자-정공 쌍들)에 기여하는 진성에서의 감소에 대응하는 양만큼 전자와 정공 농도를 감소시키고, 활성 영역을 외인성 체제로 취한다.
특허협력조약 하에서 발행된 국제축원번호 제 WO99/28975호는 주파수 응답을 향상시키기 위해 강화된 채널을 갖는 유사 트랜지스터에 관한 것이다. 그러나, 이들 종래의 추출 디바이스들은 전력 요건 및 동작 온도를 증가시키는 상대적으로 높은 누설 전류를 나타내는 문제를 겪고 있다.
본 발명의 목적은 종래 기술보다 적은 누설 전류로 동작할 수 있는 대안의 형태의 추출 트랜지스터를 제공하는데 있다.
추출 트랜지스터에 있어서,
a) 상기 추출 트랜지스터는 적어도 부분적으로 양자 웰로 구성된 전도 영역을 포함하는 전계 효과 트랜지스터이고,
b) 양자 웰은, 트랜지스터가 바이어스되지 않고 정규 동작 온도에 있을 때 적어도 부분적으로 진성 전도 체제(intrinsic conduction regime)에 있고,
c) 양자 웰에서의 진성 전도성을 감소시키도록 바이어스 가능하고, 단지 외인성 포화 체제(extrinsic saturated regime)에 대응하는 하나의 유형에 우세하게 전하 캐리어들을 한정하는 적어도 하나의 접합부를 포함하는 것을 특징으로 한다.
본 발명은 종래 기술의 반도체 디바이스 제조에 따라 트랜지스터 설계를 할 때에, 현저하게 누설 전류를 감소시킬 수 있는 장점이 있다. 본 발명의 예들은 누 설 전류의 진폭 감소로 나타난다.
본 발명의 트랜지스터는, 양자 웰에 소수 캐리어 공급을 억제하는 배제 접합부를 포함할 수 있고, 양자 웰의 밴드 갭보다 둘다 더 넓은 서로 다른 밴드 갭의 두 반도체 재료들 사이에 배제 헤테로 접합부(excluding hetero junction)를 적어도 부분적으로 포함함으로써 캐리어를 배제하도록 구성될 수 있다.
바이어스 가능한 접합부는 양자 웰로부터 캐리어들를 제거하기 위한 추출 접합부일 수 있다. 추출 접합부는 안티몬화 인듐과 안티몬화 인듐보다 더 넓은 밴드 갭을 갖는 반도체 재료 사이의 헤테로 접합부일 수 있다. 예를 들면, x를 갖는 안티몬화 인듐 알루미늄은 0.10 내지 0.5의 범위, 바람직하게는 0.15 내지 0.2 또는 실질적으로 0.15이다.
배제 접합부는 안티몬화 인듐과 이 안티몬화 인듐보다 더 넓은 밴드 갭을 갖는 반도체 재료 사이의 헤테로 접합부일 수 있다.
양자 웰 재료는 0.4eV보다 작은 밴드 갭을 가질 수 있고, 안티몬화 인듐일 수 있다.
바람직한 실시예에서, 본 발명의 트랜지스터는 양자 웰에 대한 전하 캐리어들의 도미넌트 소스(dominant source)로 되도록 구성된 δ-도핑층을 포함한다.
Figure 112002037920074-pct00006
- 양자 웰 -
Figure 112002037920074-pct00007
다이오드 구조 또는
Figure 112002037920074-pct00008
- 양자 웰 -
Figure 112002037920074-pct00009
다이오드 구조를 가질 수 있다.
본 발명의 트랜지스터는 양자 웰에 소수 캐리어 공급을 억제하는 제 1 배제 접합부, 및 상기 억제 효과를 향상시키는 넓은 밴드 갭 장벽층을 포함한다. 넓은 밴드 갭 반도체 재료 또는 이산화 실리콘 등의 절연 재료에 의해 활성 영역으로부터 절연된 게이트 접촉부를 포함할 수 있다.
트랜지스터는 활성 영역의 표면 바로 위에 침착된 게이트 접촉부를 선택적으로 포함하고, 이곳에 쇼트키 접촉부를 형성할 수 있다.
한 실시예에서, 트랜지스터는 소스, 게이트 및 드레인 전극들 및 기판 접촉부를 포함하고, 바이어스 가능한 접합부는 양자 웰로부터 소수 캐리어 추출을 생성하도록 기판 접촉부를 통해 역바이어스 가능한 pn 접합부이고, 기판 접촉부는 소스 전극에 접속된다.
트랜지스터는
Figure 112007047938798-pct00010
-양자 웰-
Figure 112007047938798-pct00011
또는
Figure 112007047938798-pct00012
-양자 웰-
Figure 112007047938798-pct00013
구조를 갖는 p-채널일 수 있고, 활성 영역에 정공들의 프리도미넌트 소스(predominant source)를 제공하는 δ-도핑층을 포함할 수 있다.
다른 특징에서, 본 발명은,
트랜지스터 동작을 획득하는 방법에 있어서:
a) 추출 전계 효과 트랜지스터를 제공하는 단계로서,
i) 소스, 게이트 및 드레인 전극들과 기판 접촉부, 및 상기 전극들과 접촉부 사이에 소수 캐리어 추출을 위해 판 접촉부를 통해 바이어스 가능한 pn 접합부,
ii) 트랜지스터가 바이어스되지 않고 정규 동작 온도에 있을 때, 적어도 부분적으로 진성 전도 체제에서 적어도 부분적으로 양자 웰로 구성된 전도 영역, 및
iii) 상기 양자 웰에서의 진성 전도성을 감소시키도록 바이어스 가능하고, 단지 외인성 포화 체제에 대응하는 하나의 유형에 우세하게 전하 캐리어들을 한정하는 적어도 하나의 접합부를 포함하는, 상기 추출 전계 효과 트랜지스터를 제공하는 단계; 및
b) 상기 pn 접합부를 역바이어스하고, 기판 접촉부가 상기 소스 전극과 동일한 전위에 있거나, 또는 전극이 상기 pn 접합부의 n-형 또는 p-형 요소와 연관되는지의 여부에 따라 상기 소스 전극에 대해 양 또는 음전위가 되도록 구성하기 위해 상기 기판 접촉부를 바이어스하는 단계를 포함하는, 트랜지스터 동작 획득 방법을 제공한다.
도 1은 본 발명의 추출 트랜지스터의 개략적인 수직 단면도.
본 발명의 더 완전한 이해를 돕기 위하여, 이하에 그 실시예를 첨부된 도면을 참조하여 일례로서 설명하기로 한다.
도 1을 참조하면, 추출, 공핍 모드, 전계 효과 트랜지스터(FET)(10)가 나타나 있지만, (12)같은 지그재그선으로 표시한 바와 같이, 일정한 비율로 도시하지는 않았다. FET(10)는 보다 원격으로 임의로 재배열될 수 있는 전기 바이어스 접촉부(18)를 가지며 GaAs로 된 절연 기판(16) 상에서 2 ×1018cm-3의 높은 도펀트 농도를 갖는
Figure 112007047938798-pct00014
-형 In0.85Al0.15Sb로 된 1㎛ 두께의 기판층(14)을 포함한다. 이 층(14)은 높은 도펀트 농도 2 x1018cm-3를 갖는
Figure 112007047938798-pct00015
-형 In0.7Al0.3Sb로 된 20nm 두께의 장벽층(19)을 지지한다. 여기서,
Figure 112007047938798-pct00016
의 이중 밑줄은
Figure 112007047938798-pct00017
보다 더 넓은 밴드 갭을 나타내고,
Figure 112007047938798-pct00018
(상술한 바와 같음)는 p보다 더 넓은 밴드 갭을 나타낸다. 장벽층(19)에는 3 ×1016cm-3보다 적게 도핑된
Figure 112007047938798-pct00019
형 In0.85Al0.15Sb로 된 0.5㎛ 두께의 층(20)이 위에 놓인다.
층(20) 위에는, 3 ×1016cm-3보다 적은 도펀트 농도를 갖는 p--형 InSb로 된 15nm 두께의 양자 웰(22)이 있다. 이 후, 양자 웰(22) 위에는 150nm 두께의 층(24)(100-200nm 두께 범위를 채택할 수 있음)이 놓인다.
층(24)은 3 ×1016cm-3 보다 상당히 적은
Figure 112007047938798-pct00020
-형 In0.85Al0.1Sb로 구성되며, 극도로 얇은 실리콘 n-형 δ-도핑층(28)을 포함한다. 이 δ-도핑층(28)은 쇄선으로 표시되며, 10-40nm 범위의 거리만큼 양자 웰(22)로부터 이격 배열된다. 6 ×1011cm-2 내지 2 ×1012cm-2, 예를 들면 1 ×1012cm-2의 단위 면적당 농도를 갖는 2차원 전자 가스를 공급한다. 이 가스는 전기적으로 친화할 수 있기 때문에 양자 웰(22) 내에 형성되는데, 이것은 모듈레이션 도핑으로 불리며, 이 경우, 전자 가스 농도는 불순물 농도만의 함수이기 때문에 온도와는 실질적으로 무관하게 유지된다. 층(24)에는 30nm 두께의 InSb로 된 2개의 외측 n+접촉 영역(30a, 30b) 및 중앙 절연체층(32)이 증착되고, 이어서 (30a, 30b, 32) 위에는 각 금속층(34a, 34b, 34c)(총괄적으로 34)이 놓인다. 절연체층(32)은 이산화 실리콘 또는 InSb보다 폭넓은 밴드 갭의 반도체 재료일 수 있다. 금속층(34)은 전기적 접촉부로서, 각각 FET(10)용 FET 소스 및 드레인 전극으로 작용한다. n+ 접촉 영역들(30a, 30b)은 0.5 내지 2㎛ 범위, 예를 들면 1㎛의 거리만큼 분리된다.
FET(10)는
Figure 112007047938798-pct00021
-양자 웰-
Figure 112007047938798-pct00022
다이오드 구조이며, 이 구조에서는 역바이어스가 인가될 때, 즉 소스 및 드레인 전극들(34a, 34b) 중 하나 또는 이들 모두가 기판층 접촉부(18)에 대해서 양으로 바이어스될 때, 양자 웰(22)이 캐리어 추출을 받는다. 이것은 층(24)과 각 층들(30a/30b) 사이의 계면이 역바이어스될 때 추출 접촉부인
Figure 112007047938798-pct00023
접합부이기 때문이다. 양자 웰(22)에서의 캐리어 농도는 바이어스가 사라지는 진성 등가물 상당히 아래까지 바이어스에 의해 감소되고, 표준 외인성 구조를 시뮬레이팅하는 온도와 크게 무관하게 되며, 이는 음으로 바이어스가 FET(10)를 턴오프시키기 위해 게이트(34c)에 인가될 때 소스(34a)와 드레인(34b) 사이에 저 누설 전류를 공급한다. 이 때, δ-도핑층(28)으로부터의 전자들은 양자 웰(22) 내의 전하 캐리어의 도미넌트 소스이다. FET 활성 영역, 즉 접촉층(30a)과 접촉층(30b) 사이의 게이트 제어형 전도 채널은 양자 웰(22)에서 크다. FET(10)의 층들(14, 19, 20, 24)은 양자 웰(22)의 것보다 훨씬 넓은 밴드 갭을 갖고 있으며, 상기 영역들로부터의 누설 전류의 영향은 무시될 수 있다.
캐리어 추출 원리는 종래 기술에서 공지되어 있으며, 예를 들면 유럽특허 제 EP0167305호 및 미국특허 제 5,016,073호에 개시되어 있다. 여기서는 이들이 교체되는 것보다 큰 비율로 반도체 영역으로부터 소수 캐리어를 제거하고, 이것은 소수 캐리어가 확산하고, 그 전위 강하만큼 스위프(sweep)되는, 즉 이들이 추출되어 상기 영역으로 소실되는 바이어스된 PN 접합부(24/30)에서 발생한다. 이 캐리어들(이 경우에는 전자들)은 양자 웰(22)에 채워질 수 없는데, 그 이유는 유일하게 사용될 수 있는 소스가 불충분한(무시할만한) 농도를 갖는
Figure 112006030982417-pct00024
층(20)이기 때문이며, 즉 층(20)과 층(22) 사이의
Figure 112006030982417-pct00025
접합과 층(19)과 층(20) 사이의
Figure 112006030982417-pct00026
접합은 양자 웰(22)에 소수 캐리어가 도달하는 것을 금지하는 접촉부들을 배제하는 것으로 불린다.
FET(10)에서, 양자 웰(22) 내의 캐리어 농도는 낮게 유지되고, 온도와는 무관하다. 이로서, 애플리케이션을 필요로 하는 종래 기술의 디바이스보다 더 적합하게 된다. 이것은 이러한 관점에서 양호하게 수행될 수 있는데, 그 이유는 양자 웰 캐리어 농도는 전자-정공 쌍의 열 작용과는 달리 온도-무관한 모듈레이션 도핑에 의해 크게 결정되기 때문이다. 바이어스 하에서의 FET의 오프-상태 드레인 누설 전류(즉, 컷-오프를 위해 바이어스된 게이트와 함께 소스-드레인 전류)는 적어도 종래 기술의 디바이스에 비해서 진폭이 낮다.
게이트 절연층(32)의 의해, FET(10)는 금속-절연체-반도체 장치, 즉 MISFET로 된다. 절연층(32) 없이 게이트 전극을
Figure 112007047938798-pct00027
층(24)과 쇼트키 접촉시킬 수 있다. 이러한 쇼트키의 경우에, FET 트랜스컨덕턴스는 30-70 nm 정도의 전형적인 게이트 산화물 두께를 갖는 비교 가능한 종래의 디바이스보다 약 3-4배 높다. 일반적으로 출력 컨덕턴스는 미국특허 제 5,382,814호 및 특허협력조약 하에서 발행된 국제특허출원 제 WO99/28975호에서의 비교 가능한 종래 기술의 디바이스의 절반이 된다. 이러한 특성들은 FET(10) 내의 넓은 밴드 갭 반도체 재료가 우세하기 때문에 크게 얻어지며, 상기 재료는 저 누설 전류를 제공하고, 양자 웰(22) 내의 캐리어의 제한으로 양호한 트랜지스터 작용, 즉 고 이득 저 출력 컨덕턴스를 제공한다.
장벽층(19)은 또한 이것이 없이도 FET(10)가 실행될 수 있기 때문에 선택적이다. 이것은 더 효율적인 캐리어의 배제를 제공함으로써 더 작은 오프-상태 누설 전류를 제공하고자 한 것이지만, 그 효과가 어느 정도인지는 알려지지 않았다. 층(20)과 층(22) 사이와 더불어 층(19)과 층(20) 사이의 배제 접합부는 전도형(p-형)의 2개의 반도체 재료 사이의 헤테로 접합부이지만, 모두 안티몬화 인듐보다 큰 밴드 갭 확산을 한다.
FET(10)는 소스 전극(34a)에 대해 역 바이어스된 기판층 접촉부(18), 또는 동일한 전위의 접촉부(18) 및 전극(34a), 또는 이들의 단락으로 동작될 수 있다. FET(10)는 주로 n-형 층들(30a, 30b)을 갖는 p-형이기 때문에, 역바이어스된 기판층 접촉부(18)는 소스 전극(34a)에 대해 음으로 바이어스되고, 반전된 층 전도형의 등가 FET에 대하여, 즉 층들(30a, 30b)과 등가인 p-형 접촉층들 및 다른 n-형 층들에 대하여 역바이어스된 기판층 접촉부(18)가 소스 전극에 대해 양으로 바이어스되는데, 즉 기판층 접촉부(18)는 상기 전극이 pn접합부(24/30)의 n-형 또는 p-형 요소(30a)와 연관되는지의 여부에 따라 소스 전극(34a)에 대해 양 또는 음전위가 된다.
FET(10)는 전자가 양자 웰(22) 내에서 전도성을 주기 때문에 n-채널 디바이스이다. p-채널 등가물은 FET(10) 내의 각 층(14/19/20/22/24/30)을 그 각 반대의 전도형으로 변화시킴으로써 형성되는데, 즉
Figure 112007047938798-pct00028
-양자 웰-
Figure 112007047938798-pct00029
구조는 층(22)의 양자 웰 등가물에 정공의 프리도미넌트 소스를 제공하는 베릴리움으로 된 δ-도핑층을 갖는
Figure 112007047938798-pct00030
-양자 웰-
Figure 112007047938798-pct00031
구조로 된다. 이것은 사실상 양자 웰의 등가물 및 그 인접층들, 즉 층들(22, 20, 24)의 전도형을 반드시 변화시킬 필요가 없다. 이들은 작은 불순물 농도를 갖고 있기 때문에, 이들이 변화되지 않는다면 디바이스 동작에 크게 영향을 미치지 않아서, 그 결과의 구조물은
Figure 112007047938798-pct00032
-양자 웰 -
Figure 112007047938798-pct00033
이다. 상기 p-채널 디바이스들 중 어느 하나는 그 각각이 층(22)에 등가인 스트레인된 양자 웰을 포함하고 있기 때문에 장점이 있으며, 이러한 웰은 더 많은 광 정공 전송에 의해 정공 이동도를 높일 수 있는 것으로 여겨진다.
본 발명은 추출 트랜지스터, 즉 진성 전도율이 캐리어 추출에 의해 감소되는 트랜지스터에 적용된다.

Claims (24)

  1. 추출 트랜지스터(extracting transistor)에 있어서:
    a) 상기 추출 트랜지스터는 적어도 부분적으로 양자 웰(22)로 구성된 전도 영역(20, 22, 24)을 포함하는 전계 효과 트랜지스터(10)이고,
    b) 상기 양자 웰(22)은, 상기 트랜지스터(10)가 바이어스되지 않고 정규 동작 온도에 있을 때 적어도 부분적으로 진성 전도 체제(intrinsic conduction regime)에 있고,
    c) 상기 추출 트랜지스터는, 상기 양자 웰(22)에서의 진성 전도성을 감소시키도록 바이어스 가능하고 단지 외인성 포화 체제(extrinsic saturated regime)에 대응하는 한 가지 유형에 우세하게 전하 캐리어들을 한정하는 적어도 하나의 접합부(24/30)를 포함하고,
    d) 상기 추출 트랜지스터는 상기 바이어스 가능한 접합부(24/30)를 바이어스하기 위한 전기적 바이어스 수단(18)을 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  2. 제 1 항에 있어서,
    상기 추출 트랜지스터는 상기 양자 웰(22)에 대한 소수 캐리어 공급(minority carrier supply)을 억제하는 배제 접합부(excluding junction)(20/22)를 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 양자 웰(22)의 밴드 갭보다 더 넓은 상이한 밴드 갭들을 갖는 두 반도체 재료들 사이에 배제 헤테로 접합부(excluding hetero junction)(19/20)를 포함함으로써 적어도 부분적으로 캐리어를 배제하도록 구성되는 것을 특징으로 하는, 추출 트랜지스터.
  4. 제 1 항에 있어서,
    상기 바이어스 가능한 접합부는 상기 양자 웰(22)로부터 캐리어들을 제거하기 위한 추출 접합부(24/30a, 24/30b)인 것을 특징으로 하는, 추출 트랜지스터.
  5. 제 4 항에 있어서,
    상기 추출 접합부(24/30)는, 안티몬화 인듐(30)과 안티몬화 인듐보다 더 넓은 밴드 갭을 갖는 반도체 재료(24) 사이의 헤테로 접합부인 것을 특징으로 하는, 추출 트랜지스터.
  6. 제 5 항에 있어서,
    상기 더 넓은 밴드 갭 재료(24)는 안티몬화 인듐 알루미늄 재료인 것을 특징으로 하는, 추출 트랜지스터.
  7. 제 6 항에 있어서,
    상기 안티몬화 인듐 알루미늄 재료는 In1-xAlxSb이고, 여기서 x는 0.10 내지 0.5의 범위에 있는 것을 특징으로 하는, 추출 트랜지스터.
  8. 제 7 항에 있어서,
    x는 0.15 내지 0.2의 범위에 있는 것을 특징으로 하는, 추출 트랜지스터.
  9. 제 8 항에 있어서,
    x는 실질적으로 0.15인 것을 특징으로 하는, 추출 트랜지스터.
  10. 제 1 항에 있어서,
    상기 양자 웰(22) 재료는 0.4eV보다 작은 밴드 갭을 갖는 것을 특징으로 하는, 추출 트랜지스터.
  11. 제 1 항에 있어서,
    상기 양자 웰(22)은 안티몬화 인듐 재료로 된 것을 특징으로 하는, 추출 트랜지스터.
  12. 제 1 항, 제 2 항 또는 제 4 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 양자 웰(22)에 대한 전하 캐리어들의 도미넌트 소스(dominant source)가 되도록 구성된 δ-도핑층을 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  13. 제 1 항, 제 2 항 또는 제 4 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 추출 트랜지스터는
    Figure 112007047938798-pct00034
    - 양자 웰 -
    Figure 112007047938798-pct00035
    다이오드 구조를 가지며, 여기서, 이중 밑줄(예:
    Figure 112007047938798-pct00043
    )은 단일 밑줄(예:
    Figure 112007047938798-pct00044
    ) 보다 넓은 밴드 갭을 나타내고, 상기 단일 밑줄은 밑줄이 없는 것(예: n) 보다 넓은 밴드 갭을 나타내는 것을 특징으로 하는, 추출 트랜지스터.
  14. 제 1 항, 제 2 항 또는 제 4 항 내지 제 11 항 중 어느 한 항에 있어서,
    Figure 112006030982417-pct00036
    - 양자 웰 -
    Figure 112006030982417-pct00037
    다이오드 구조를 갖는 것을 특징으로 하는, 추출 트랜지스터.
  15. 제 1 항에 있어서,
    상기 추출 트랜지스터는 상기 양자 웰(22)에 대한 소수 캐리어 공급을 억제하는 제 1 배제 접합부(20/22), 및 상기 억제 효과를 향상시키는 장벽층(19)을 포함하고, 상기 장벽층(19)은 상기 양자 웰(22) 보다 넓은 밴드 갭을 갖는 것을 특징으로 하는, 추출 트랜지스터.
  16. 제 1 항, 제 2 항, 제 4 항 내지 제 11 항 또는 제 15 항 중 어느 한 항에 있어서,
    상기 추출 트랜지스터는 절연 재료(32)에 의해 활성 영역(24)으로부터 절연된 게이트 접촉부(34c)를 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  17. 제 16 항에 있어서,
    상기 절연 재료(32)는 이산화 실리콘인 것을 특징으로 하는, 추출 트랜지스터.
  18. 제 1 항, 제 2 항, 제 4 항 내지 제 11 항 또는 제 15 항 중 어느 한 항에 있어서,
    상기 추출 트랜지스터는, 활성 영역(24)의 밴드 갭보다 넓은 밴드 갭의 반도체 재료(32)에 의해 상기 활성 영역(22, 24)으로부터 분리된 게이트 접촉부(34c)를 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  19. 제 1 항, 제 2 항, 제 4 항 내지 제 11 항 또는 제 15 항 중 어느 한 항에 있어서,
    상기 추출 트랜지스터는, 활성 영역(22, 24)의 표면 바로 위에 증착(deposit)되고 거기에 쇼트키 접촉부를 형성하는 게이트 접촉부를 포함하는 것을 특징으로 하는, 추출 트랜지스터.
  20. 제 1 항에 있어서,
    상기 추출 트랜지스터는 소스, 게이트 및 드레인 전극들(34)과 기판 접촉부(18)를 포함하고, 상기 바이어스 가능한 접합부는 상기 양자 웰(22)로부터 소수 캐리어를 추출하기 위해 상기 기판 접촉부(18)를 통해 역바이어스 가능한 pn 접합부(24/30)이고, 상기 기판 접촉부(18)는 상기 소스 전극(34a)에 접속되는 것을 특징으로 하는, 추출 트랜지스터.
  21. 제 1 항에 있어서,
    상기 추출 트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는, 추출 트랜지스터.
  22. 제 21 항에 있어서,
    상기 추출 트랜지스터는, 활성 영역에 정공들의 우세한 소스(predominant source)를 제공하는 δ-도핑층을 갖는
    Figure 112007047938798-pct00038
    -양자 웰-
    Figure 112007047938798-pct00039
    구조인 것을 특징으로 하는, 추출 트랜지스터.
  23. 제 21 항에 있어서,
    상기 추출 트랜지스터는, 상기 활성 영역에 정공들의 우세한 소스를 제공하는 δ-도핑층을 갖는
    Figure 112007047938798-pct00040
    -양자 웰-
    Figure 112007047938798-pct00041
    구조인 것을 특징으로 하는, 추출 트랜지스터.
  24. 트랜지스터 동작을 획득하는 방법에 있어서:
    a) 추출 전계 효과 트랜지스터(10)를 제공하는 단계로서,
    상기 추출 전계 효과 트랜지스터(10)는,
    i) 소스, 게이트 및 드레인 전극들(34)과 기판 접촉부(18), 및 상기 전극들과 기판 접촉부 사이에 소수 캐리어 추출을 위해 상기 기판 접촉부(18)를 통해 바이어스 가능한 pn 접합부(24/30),
    ii) 상기 트랜지스터(10)가 바이어스되지 않고 정규 동작 온도에 있을 때 적어도 부분적으로 진성 전도 체제에 있는 양자 웰(22)로 적어도 부분적으로 구성된 전도 영역(20, 22, 24), 및
    iii) 상기 양자 웰(22)에서의 진성 전도성을 감소시키도록 바이어스 가능하고, 단지 외인성 포화 체제에 대응하는 하나의 유형에 우세하게 전하 캐리어들을 한정하는 적어도 하나의 접합부(24/30)를 포함하는, 상기 추출 전계 효과 트랜지스터(10)를 제공하는 단계; 및
    b) 상기 pn 접합부(24/30)를 역바이어스하고, 상기 기판 접촉부(18)가 상기 소스 전극(34a)과 동일한 전위에 있거나, 또는 상기 소스 전극이 상기 pn 접합부(24/30)의 n-형 또는 p-형 요소(30a)와 연관되는지의 여부에 따라 상기 소스 전극(34a)에 대해 음전위 또는 양전위가 되도록 구성하기 위해 상기 기판 접촉부(18)를 바이어스하는 단계를 포함하는, 트랜지스터 동작 획득 방법.
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