CN1312778C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，倾斜SiGe-HDTMOS的半导体层(30)，由上部Si膜(12)、Si缓冲层(13)、Si1-xGex膜(14)以及Si罩层(15)所构成。在半导体层(30)中的源区域(20a)和漏区域(20b)之间的区域设置高浓度的n型本体区域(22)、n-Si区域(23)、Si罩区域(25)、SiGe沟道区域(24)。Si1-xGex膜(14)的Ge组成比x，成为从Si缓冲层(13)向Si罩层(15)增大的组成。在p型HDTMOS中，可以减少衬底电流中的电子电流成分。

Description

半导体装置
技术领域
本发明涉及一种作为具有异质结型的活性区域的DTMOS或者MISFET作用的半导体装置，特别涉及在低电源电压下动作的半导体装置。
背景技术
近年来，电池驱动的便携式信息终端装置已经广泛使用。在这样的装置中，为了延长电池寿命，强烈要求在不牺牲高速动作的情况下能降低电源电压。为了在低电源电压下也能实现高速动作，降低阈值电压虽然是有效的方法，但这时，因栅极截止时的漏电流增大，所以阈值电压存在着下限值。
因此，例如在文献(F.Assaderaghi et.al.，＂A Dynamic Threshold VoltageMOSFET(DTMOS)for Ultra-Low Voltage Operation，＂IEDM94 Ext.Abst。p.809)所记载的那样，提出了作为解决这样的问题、在低电压时漏电流也小并且具有高驱动能力的器件、被称为DTMOS(Dynamic ThresholdVoltage MOSFET)的元件。
现有技术的DTMOS，包括：在半导体衬底的活性区域上设置的栅绝缘膜；栅电极；在位于活性区域中栅区的两侧的区域中设置的源·漏区域；以及在位于衬底活性区域中的源·漏区域之间的区域中设置的沟道区域。利用布线进行电短路将位于沟道区域下方和侧方的衬底区域(本体(body)区域)和栅电极连接。然后，在栅极和本体之间处于短路状态下，如果在栅极上施加偏置电压，通过本体就会对沟道区域施加和栅极偏置电压相同大小的正向偏置电压。这样，栅极偏置截止时，成为和通常的MOS晶体管相同的状态，另外，在栅极偏置接通时，随着偏置电压的增大，由于对本体施加正向偏置，所以阈值电压会降低。
这样的DTMOS，如果和在SOI衬底上形成的通常的MOS晶体管(没有将栅极和本体短路的晶体管)相比较，栅极偏置截止时，其漏电流和通常的晶体管的漏电流为同等程度。另一方面，在栅极偏置接通时，如上所述由于可以减少阈值，所以增大了栅极过驱动效果，显著增大了驱动能力。另外，在DTMOS中，由于在栅区和沟道区域之间基本上没有电位差，所以在衬底表面上的纵方向电场和通常的晶体管相比显著减小。其结果，由于随着纵方向电场的增大可以抑制载流子的迁移度的劣化，所以显著增大了驱动能力。
这样，DTMOS，在源区域(发射极)-本体(基极)-漏区域(集电极)之间所产生的横方向的寄生双极晶体管导通而使衬底电流到达实用上成为问题的程度的大小之前的动作电压范围内，就可以在低阈值电压即低电源电压下起到可高速动作的晶体管的作用。
然而，在上述现有技术的DTMOS中，伴随栅极偏置电压的增大，由于在源极-沟道·本体之间产生正向偏置，所以在源极-沟道·本体-栅极之间就会流过称为衬底电流的电流。因此，在DTMOS中，最好通过在抑制该衬底电流的同时，降低阈值，来确保较宽的动作电压范围。源极-本体之间以及源极-沟道之间，如果分别介入有PN结二极管可以单纯模型化，因而，衬底电流就取决于半导体材料(带隙)和接合部分的杂质浓度。一般，由于在源区域高浓度掺杂成杂质浓度为1×1020atoms·cm-3的程度，所以只要提高本体的杂质浓度，就可以抑制衬底电流中的源极一本体的成分。
但是，由于随着本体的杂质浓度的增加，阈值也会提高，所以实际上，通过提高本体的杂质浓度来确保宽范围的动作电压是很困难的。
发明内容
本发明的目的在于提供一种在提高本体区域的杂质浓度的同时，减小衬底电流、具有宽范围动作电压的半导体装置。
本发明的第1半导体装置，包括：至少由第1半导体膜、和与所述第1半导体膜的带隙不同的、从邻接上述第1半导体膜的部位开始向远离第1半导体膜的方向使带隙减小那样构成的第2半导体膜组成的半导体层；在所述半导体层上设置的栅绝缘膜；在所述栅绝缘膜上设置的栅电极；在所述半导体层中位于所述栅电极两侧的区域中导入了第1导电型杂质所形成的源·漏区域；在所述第2半导体膜中位于所述源·漏区域之间的区域中导入了第2导电型杂质所形成的沟道区域；在所述第1半导体膜中位于所述源·漏区域之间的区域中导入了比所述沟道区域的浓度高的第2导电型杂质所形成的本体区域；以及将所述栅电极与所述本体区域电连接的导体部件。
这样，在第2半导体膜中的位于源·漏区域之间的部分中，形成第2导电型载流子渡越的能带端的势阱，从而在确保低阈值电压的同时，可以降低整体的衬底电流。
优选上述第1半导体膜，是由组成由Si1-x1-y1Gex1Cy1(0≤x1＜1，0≤y1＜1)表示的半导体所构成，所述第2半导体膜，是由组成由Si1-x2-y2Gex2Cy2(0≤x2≤1，0≤y2≤1，x2+y2＞0)表示的半导体所构成。
通过使所述第1半导体膜由硅构成，所述第2半导体膜，由组成由Si1-x3Gex3(0＜x3≤0.4)表示的半导体所构成，并且，在所述第2半导体膜中的Ge组成比从邻接所述第1半导体膜的部位向上方增大，从而，在沟道区域的价电子带端形成大的能带偏置，可以获得适合p沟道型晶体管的结构。
通过使所述第1半导体膜由硅构成，所述第2半导体膜，由组成由Si1-y3Cy3(0＜y3≤0.03)表示的半导体所构成，并且，在所述第2半导体膜中的C组成比从邻接所述第1半导体膜的部位向上方增大，从而，在沟道区域的导带端形成大的能带偏置，可以获得适合n沟道型晶体管的结构。
通过使上述第1半导体膜由硅构成，上述第2半导体膜，由组成由Si1-x4-y4Gex4Cy4(0＜x4≤0.4，0＜y4≤0.03)表示的半导体所构成，从而，可以获得适合n沟道型晶体管以及p沟道型晶体管双方的结构。
优选上述第1导电型是n型，上述第2导电型是p型，在从上述本体区域向上述第1半导体膜中的位于源·漏区域的区域流动的衬底电流中，空穴形成的成分比电子形成的成分要小。
优选上述第1导电型是p型，上述第2导电型是n型，在从上述本体区域向上述第1半导体膜中的位于源·漏区域的区域流动的衬底电流中，电子形成的成分比空穴形成的成分要小。
通过使上述半导体层进一步包括设置在上述第1半导体膜和上述第2半导体膜之间的第3半导体膜，进一步包括设置在上述第3半导体膜中位于上述源·漏区域的区域的、包含比上述本体区域的浓度低的第2导电型杂质或者未掺杂的缓冲区域，从而，在第2半导体膜中位于源·漏区域之间的部分中，形成第2导电型载流子渡越的能带端的势阱会距离本体区域更远，因而可以抑制衬底电流。
优选上述半导体层，进一步包括介入在上述第2半导体膜和上述栅绝缘膜之间的Si罩区域。
通过进一步包括设置在上述第1半导体膜的下方的绝缘层，可以获得高速动作的半导体装置。
本发明的第2半导体装置，包括：至少由第1半导体膜、设置在所述第1半导体膜上并且对载流子渡越的能带端的载流子的势位比所述第1半导体膜小的第2半导体膜、以及介入到所述第1半导体膜与第2半导体膜之间的第3半导体膜组成的半导体层；在所述半导体层上设置的栅绝缘膜；在所述栅绝缘膜上设置的栅电极；在所述半导体层中的位于所述栅电极两侧的区域中导入了第1导电型杂质所形成的源·漏区域；在所述第2半导体膜中的位于所述源·漏区域之间的区域中导入了第2导电型杂质所形成的沟道区域；在所述第1半导体膜中的位于所述源·漏区域之间的区域中导入了比所述沟道区域的浓度高的第2导电型杂质所形成的本体区域；设置在所述第3半导体膜中的位于所述源·漏区域之间的区域中的、包含比所述本体区域的浓度低的第2导电型杂质或者未掺杂的缓冲区域；以及将所述栅电极和所述本体区域电连接的导体部件。
这样，在第2半导体膜中位于源·漏区域之间的部分中，形成第2导电型载流子渡越的能带端的势阱，由于设置了第3半导体膜，拉开了该势阱和第1半导体膜之间的距离。另一方面，由于在通过半导体装置的栅电极的纵截面中的能带的内置势位，距离第1半导体膜越远，在成为本体区域的第2导电型载流子的移动势垒的方向上能带弯曲。因此，本体区域的第2导电型载流子通过由第2半导体膜构成的沟道区域，抑制进入到第2半导体膜中位于源·漏区域之间的部分，可以降低整体的衬底电流。
上述第3半导体膜的厚度优选在15nm以上，更优选在30nm以上。
附图说明
图1(a)、(b)、(c)分别依次表示本实施方案的p沟道型倾斜SiGe-HDTMOS的结构示意平面图，图1(a)所示Ib-Ib线的剖视图，图1(a)所示Ic-Ic线的剖视图。
图2表示第1实施方案的倾斜组成SiGe-HDTMOS的源区域的能带结构和电子动态的剖视图。
图3表示对框形组成SiGe-HDTMOS和倾斜组成SiGe-HDTMOS的Vg-Id特性以及Vg-Ib特性仿真的结果图。
图4表示第2实施方案的n沟道型倾斜SiC-HDTMOS的结构示意剖视图。
图5表示第2实施方案的倾斜组成SiC-HDTMOS的源区域的能带结构和电子动态的剖视图。
图6表示第3实施方案的p沟道型倾斜SiGe-HDTMOS的结构示意剖视图。
图7表示通过第3实施方案的具有未掺杂Si缓冲区域的倾斜组成SiGe-HDTMOS的栅极的截面中各部的能带结构和电子动态的剖视图。
图8表示对改变未掺杂Si缓冲层的厚度时的Vg-Id特性以及Vg-Ib特性仿真的结果图。
图9表示第4实施方案的倾斜组成SiGeC-cHDTMOS的结构剖视图。
图10(a)、(b)表示具有一般的Si沟道的DTMOS中寄生二极管的剖视图，具有均匀组成SiGe沟道的DTMOS中寄生二极管的剖视图。
图11表示对于框形组成SiGe-HDTMOS，改变本体区域的杂质浓度时的漏极电流以及衬底电流对栅极偏置的依赖性的仿真结果图。
图12表示SiGe的本征载流子浓度对Ge组成率的依赖性。
图13表示包括具有框形组成的SiGe膜的HDTMOS的结构和电子动态的剖视图。
具体实施方式
—第1实施方案—
在第1实施方案中，对作为构成沟道区域的材料采用具有倾斜组成的SiGe，利用Si/SiGe异质结的HDTMOS(以下称为倾斜组成SiGe-HDTMOS)的实施方案进行说明。
图1(a)、(b)、(c)分别依次表示本实施方案的p沟道型倾斜SiGe-HDTMOS的结构示意平面图，图1(a)所示Ib-Ib线的剖视图，图1(a)所示Ic-Ic线的剖视图。如图1(a)～(c)所示，本实施方案的倾斜SiGe-HDTMOS，包括p型的Si衬底10、在Si衬底中采用注入氧离子等方法形成的厚度约100nm的埋氧化膜11、在埋氧化膜11上设置的半导体层30。该半导体层30，由构成SOI衬底的上部的厚度约100nm的上部Si膜12、在上部Si膜12上采用UHV-CVD法外延生长的厚度约10nm的Si缓冲层13、在Si缓冲层13上采用UHV-CVD法外延生长的厚度约15nm的Si1-xGex膜14，在Si1-xGex膜14上采用UHV-CVD法外延生长的厚度约5nm的Si罩层15所构成。
进一步，HDTMOS包括在Si罩层15上设置的硅氧化膜所构成的厚度约6nm的栅绝缘膜16、在栅绝缘膜16上设置的栅电极17。然后，在半导体层30，即上部Si膜12、Si缓冲层13、Si1-xGex膜14以及Si罩层15中位于栅电极17两侧的区域上设置包含高浓度的p型杂质的源区域20a以及漏区域20b。另外，在上部Si膜12中在源区域20a和漏区域20b之间的区域成为包含高浓度的n型杂质的Si本体区域22，在Si缓冲层13中位于Si本体区域22直上的区域成为包含低浓度的n型杂质的n--Si区域23。然后，在Si1-xGex膜14中在源区域20a和漏区域20b之间的区域成为包含比较低浓度的n型杂质的SiGe沟道区域24，在Si膜15中位于栅绝缘膜16直下的区域成为包含低浓度的n型杂质的Si罩区域25。另外，设置将栅电极17和Si本体区域22电连接的导体部件的导体26。此外，沟道长为0.3μm。
在此，本实施方案的特征在于，如图1(b)的左图所示，Si1-xGex膜14的Ge组成比x，从Si缓冲层13向Si罩层15，从x＝0到x＝0.3连续变化，成倾斜组成。
然后，在上部Si膜12中，在结晶生长前预先进行离子注入，掺入n型杂质。在Si缓冲层13、Si1-xGex膜14以及Si罩层15中、在采用UHV-CVD法依次积层时，通过现场掺杂，掺入n型杂质(例如硼)在5×1016atoms·cm-3的程度。Si1-xGex膜14的带隙，由于Ge组成连续变化，与在和Si罩层15相接的边界部上的Si的带隙相比大约小了220meV的程度。该带隙的差，基本上作为价电子带中的能带偏置(异质势垒)出现，在该异质势垒中形成阻挡空穴的势阱。
Si1-xGex膜14的组成比x优选在0＜x≤0.4的范围内。
-Si1-xGex膜的结构和衬底电流之间的关系-
在此，对本实施方案的倾斜组成SiGe-HDTMOS、和均匀组成SiGe(框形组成)-HDTMOS的衬底电流的不同点进行说明。
图10(a)、(b)表示具有一般的Si沟道的DTMOS中寄生二极管的剖视图，具有框形组成的SiGe膜的HDTMOS(以下称为框形组成SiGe-HDTMOS)中寄生二极管的剖视图。
在图10(a)所示的DTMOS中，在BOX层上的Si层中，设置包含高浓度的p型杂质的源区·漏区、包含高浓度的n型杂质的Si本体、包含高浓度的n型杂质的Si沟道。
在DTMOS中，将栅电极和沟道以及本体短路，在该状态下，如果向栅电极施加偏置电压，在Si本体以及Si沟道上也施加和栅极电压相同大小的正向偏置电压。这样，栅极偏置关断时成为和通常的MOS晶体管相同的状态，另外，在栅极偏置接通时，伴随栅极偏置电压的增大，由于本体区域被施加正向偏置，阈值电压将降低。然后，如图10(a)所示，如果在源极-漏极之间施加电压，在源区-Si沟道之间生成第1二极管D1、在源区-Si本体之间生成第2二极管D2。
这时，第1二极管D1的单位面积的反向饱和电流密度Js1，由下式(1)表示，
Js1＝q{√(Dp/τp)}(ni-Si 2/Nd-)
+q{√(Dn/τn)}(ni-Si 2/Na)             (1)
式中，q表示电荷量，Dp表示空穴的扩散常数，Dn表示电子的扩散常数，τp表示空穴的寿命，τn表示电子的寿命，ni-si表示本征载流子浓度，Nd-表示Si沟道的施主浓度，Na表示源区·漏区的受主浓度。式(1)中右边第1项表示由空穴形成的电流，右边第2项表示由电子形成的电流。
式(1)的右边第1项所示的空穴电流，由于不是在高浓度n层的Si本体中流动，而是在漏区中流动，不会对衬底电流提供电流。另一方面，式(1)的右边第2项所示的电子电流，虽然也在Si本体中流动，但由于Si层中本征载流子浓度ni-si小，并且源区·漏区的的受主浓度Na大，电子电流小到可以忽视的程度。
另一方面，第2二极管D2的单位面积的反向饱和电流密度Js2，由下式(2)表示，
Js2＝q{√(Dp/τp)}(ni-Si 2/Nd+)
+q{√(Dn/τn)}(ni-Si 2/Na)              (2)
式中，Nd+表示Si本体的施主浓度，Na表示源区·漏区的受主浓度。式(2)中右边第1项表示由空穴形成的电流，右边第2项表示由电子形成的电流。
这时，由于Na＞Nd+，所以式(2)的右边第1项所示的空穴电流起支配性作用，如果提高Si本体的杂质浓度，增大Nd+，可以控制空穴电流。另一方，式(2)的右边第2项所示的电子电流，虽然也在Si本体中流动，但由于Si层中本征载流子浓度ni-si小，并且源区·漏区的受主浓度大，电子电流小到可以忽视的程度。
其结果，在具有Si沟道的DTMOS中，可以将衬底电流(Js1+Js2)整体抑制到比较低的程度。
对此，如图10(b)所示，对于均匀组成SiGe-HDTMOS，如果在源极-漏极之间施加电压，在源极-SiGe沟道之间生成第1二极管D1、在源极-Si本体之间生成第2二极管D2。
这时，第1二极管D1的单位面积的反向饱和电流密度Js1，由下式(3)表示，
Js1＝q{√(Dp/τp)}(ni-siGe 2/Nd-)
+q{√(Dn/τn)}(ni-siGe 2/Na)              (3)
式中，Nd-表示SiGe沟道的施主浓度，Na表示源区·漏区的受主浓度。式(3)中右边第1项表示由空穴形成的电流，右边第2项表示由电子形成的电流。
式(3)的右边第1项所示的在第1二极管D1中流动的空穴电流，由于基本上不在高浓度n层的Si本体中流动，而是在漏区中流动，不会对衬底电流提供电流。另一方面，式(3)的右边第2项所示的电子电流，虽然也在Si本体中流动，由于SiGe层中本征载流子浓度ni-SiGe比Si层大得多，电子电流不能忽视。
另一方面，第2二极管D2的单位面积的反向饱和电流密度Js2，由下式(4)表示，
Js2＝q{√(Dp/τp)}(ni-si 2/Nd+)
+q{√(Dn/nτ)}(ni-Si 2/Na)                 (4)
式中，Nd+表示Si本体的施主浓度，Na表示源区·漏区的受主浓度。式(4)中右边第1项表示由空穴形成的电流，右边第2项表示由电子形成的电流。
这时，由于Na＞Nd+，式(4)的右边第1项所示的空穴电流起支配性作用，如果提高Si本体的杂质浓度，增大Nd+，可以控制空穴电流。另一方，式(4)的右边第2项所示的电子电流，虽然也在Si本体中流动，但由于Si层中本征载流子浓度ni-si小，并且源区·漏区的的受主浓度大，电子电流小到可以忽视的程度。
以上表面，在具有SiGe沟道的SiGe-DTMOS中，由于不能抑制式(3)中的电子电流，要将衬底电流(Js1+Js2)整体抑制到比较低的程度是很困难的。
与具有Si沟道的一般DTMOS相比，本发明的具有SiGe沟道的SiGe-DTMOS，沟道层的SiGe层的带隙，通过使Ge达到30％，可以比Si小约220meV的程度，由于该带隙的差作为异质势垒在对空穴的封闭有利的价电子带端中出现，可以实现低阈值。
但是，如上述那样，对于这样的框形组成型的异质结构DTMOS，如果提高Ge组成率，要降低衬底电流中电子电流的成分是困难的。
图11表示对于框形组成SiGe-HDTMOS，改变本体区域的杂质浓度时的漏极电流Id以及衬底电流Ib对栅极偏置的依赖性的仿真结果图。在该仿真中，假定Si缓冲层的厚度为10nm、SiGe膜的厚度为15nm，Si罩层的厚度为5nm，栅氧化膜的厚度为6nm，SiGe沟道层的Ge组成为恒定的30％，沟道长为0.3μm。即，各层厚度以及沟道层和本实施方案的倾斜组成SiGe-HDTMOS相同。如图11所示，即使改变本体区域的杂质浓度，电子电流对栅极偏置的依赖性基本上不变化。另一方面，如果提高本体区域的杂质浓度，空穴电流整体减少。即，由于源区域的杂质浓度为1×1020atoms·cm-3程度的高浓度，本来，在源极一本体间的第2二极管D2中流动的电流由空穴电流所支配。因此，通过提高本体区域的杂质浓度，可以抑制空穴电流。
然而，由于即使改变本体区域的杂质浓度，衬底电流中的电子电流对栅极偏置的依赖性基本上不变化，电子电流确定衬底电流的下限，不能将衬底电流降低到该下限值以下。这样，在框形组成SiGe-HDTMOS中，如果本体区域的杂质浓度超过1×1018atoms·cm-3，电子电流处于支配地位，即使再提高本体区域的杂质浓度，也不能抑制衬底电流。其结果，限制了动作电压范围的扩大。
图12表示SiGe的本征载流子浓度对Ge组成率的依赖性。如该图所示，Ge组成率为30％的SiGe的本征载流子浓度，达到Si的约10倍。因此，如上述那样要有效降低式(3)右边第2项的成分，即衬底电流中的电子电流成分是困难的。
与此相对，在本实施方案的SiGe-HDTMOS中，通过使SiGe沟道区域24具有倾斜组成，其峰值浓度为30％，平均Ge组成率为15％的程度。这时，从图12中表明，由于沟道区域的平均本征载流子浓度ni-siGe仅上升了Si的2.5倍左右，所以式(3)中的电子电流被抑制到可以忽视的程度。但是，采用倾斜组成后，阈值电压上升到Si-DMOS的程度，设置异质结已变得没有意义。
图2表示本实施方案的倾斜组成SiGe-HDTMOS的源区域的能带结构剖视图。通过在SiGe膜中导入倾斜组成，在如该图左侧所示的内置势位状态下，Si1-xGex膜14中源区域20a的导带势阱的形状，成为在Si缓冲层13一侧比较浅，而在Si罩层15一侧比较深的形状。然后，SiGe-HDTMOS的p沟道由于在与SiGe沟道区域24中Si罩区域25相接的区域附加形成，如果在该附近的Ge组成率为30％，可以确保和Ge组成率为30％的均匀组成SiGe沟道大致同等的低阈值电压。
因此，通过设置倾斜组成的SiGe沟道区域24，可以有效活用所谓低阈值的HDTMOS的优点，并且可以将衬底电流抑制到比较小，因此，可以扩大动作可能范围。
—衬底电流的抑制效果的另一种考虑方法—
图13表示包括框形组成SiGe-HDTMOS的结构和电子的动态的剖视图。在图13所示的框形组成SiGe-HDTMOS中，在源区域，由于杂质浓度设定成1×1020atoms·cm-3的高浓度，通过使Si罩、SiGe沟道、以及Si本体的费米能级一致，在导带侧形成赝势阱。Si本体和SiGe沟道均为n型层，由于Si本体包含高浓度的n型杂质，从Si本体向SiGe沟道容易流入电子。另一方面，由于SiGe膜中SiGe沟道是低浓度的n型区域，源区是高浓度的p型区域，在其间形成PN结部，形成第1二极管D1。因此，通过从Si本体到本体·源极之间的正向电压，从Si本体向SiGe沟道电子流动，该电子也有可能穿过源区。
与此相对，如图2所示，在本实施方案的SiGe-HDTMOS中，Si1-xGex膜14中源区域20a的导带势阱的形状，成为在Si缓冲层13一侧比较浅，而在Si罩层15一侧比较深的形状。然后，本体区域的电子虽然想流入到势阱的深部，从存在大量电子的n型本体区域到势阱深部的距离相阻隔，电子穿过比较困难。即，如图2右侧所示，在通过栅电极17的纵截面中的导带中，由于内置势位，使导带端的能带弯曲，距离n--Si区域23越远，对电子移动的障碍就越大，可以认为会引起电子电流的降低。这样，如果降低了电子电流，就可以比框形组成SiGe-HDTMOS中的下限更进一步降低衬底电流。
电子电流的降低作用是上述2个作用的那一个为主，虽然还没有确定，但依据本实施方案的倾斜组成SiGe-HDTMOS，可以获得以下的效果。
图3表示对框形组成SiGe-HDTMOS和倾斜组成SiGe-HDTMOS的Vg-Id特性以及Vg-Ib特性仿真的结果图。如图3所示，在倾斜组成SiGe-HDTMOS中，提高本体区域的杂质浓度可以降低空穴电流，并且可以降低电子电流，其结果已经确认可以对由空穴电流和电子电流形成的衬底电流整体降低1个位数的程度。另一方面，和框形组成SiGe-HDTMOS相比，漏极电流Id并没有降低多少。
对于获得该效果的原因，可以认为是上述2种作用的结果，依据本实施方案的倾斜组成SiGe-HDTMOS，抑制衬底电流后的结果已经确认可以将动作电压范围扩大到0.05V～0.08V的程度。
在本实施方案中，虽然以具有Si/SiGe/Si异质结构的HDTMOS为例进行了说明，对于其它半导体显然也具有同样的效果。
此外，在本实施方案中，虽然是对在半导体层的下方在存在绝缘层(BOX层)的SOI衬底上形成的SiGe-HDTMOS进行了说明，本发明的SiGe-HDTMOS，作为半导体衬底用体硅衬底等体衬底时，也可以发挥和本实施方案同样的效果。
另外，替代本实施方案中的SiGe沟道区域24，也可以设置具有包含微量C(例如0.02～1.0％)倾斜Ge组成率的SiGeC沟道区域。这时，通过形成倾斜组成SiGeC沟道区域，在保持低阈值的情况下，可以将衬底电流的电流成分抑制到比较低的程度，可以发挥和本实施方案相同的效果。
—第2实施方案—
在第2实施方案中，对构成沟道区域的材料采用具有倾斜组成的SiC、利用Si/SiC异质结的HDTMOS(以下成为倾斜组成SiC-HDTMOS)的实施方案进行说明。
图4表示本实施方案的n沟道型倾斜SiC-HDTMOS的结构示意剖视图。如图4所示，本实施方案的倾斜SiC-HDTMOS，包括p型的Si衬底50、在Si衬底中采用注入氧离子等方法形成的厚度约100nm的埋氧化膜51、在埋氧化膜51上设置的半导体层80。半导体层80，由构成SOI衬底的上部的厚度约100nm的上部Si膜52、在上部Si膜52上采用UHV-CVD法外延生长的厚度约10nm的Si缓冲层53、在Si缓冲层53上采用UHV-CVD法外延生长的厚度约15nm的Si1-yCy膜54，在Si1-yCy膜54上采用UHV-CVD法外延生长的厚度约5nm的Si罩层55所构成。
进一步，HDTMOS包括在Si罩层55上设置的硅氧化膜所构成的厚度约6nm的栅绝缘膜56、在栅绝缘膜56上设置的栅电极57。然后，在半导体层80，即上部Si膜52、Si缓冲层53、Si1-yCy膜54以及Si罩层55中位于栅电极57两侧的区域上设置包含高浓度的n型杂质的源区域60a以及漏区域60b。另外，在上部Si膜52中在源区域60a和漏区域60b之间的区域成为包含高浓度的p型杂质的Si本体区域62，在Si缓冲层53中位于Si本体区域62直上的区域成为包含低浓度的p型杂质的p--Si区域63。然后，在Si1-yCy膜54中在源区域60a和漏区域60b之间的区域成为包含比较低浓度的p型杂质的SiC沟道区域64，在Si膜55中位于栅绝缘膜56直下的区域成为包含低浓度的p型杂质的Si罩区域65。另外，设置将栅电极57和Si本体区域62电连接的导体部件的导体66(具有和图1(c)所示的截面结构相同的截面结构)。此外，沟道长为0.3μm。
在此，本实施方案的特征在于，如图4的左图所示，Si1-yCy膜54的C组成比y，从Si缓冲层53向Si罩层55，从y＝0到y＝0.03连续变化，成倾斜组成。
然后，在上部Si膜52中，在结晶生长前预先进行离子注入，掺入p型杂质。在Si缓冲层53、Si1-yCy膜54以及Si罩层55中、在采用UHV-CVD法依次积层时，通过现场掺杂，掺入p型杂质(例如硼)在5×1016atoms·cm-3的程度。Si1-yCy膜54的带隙，由于C组成连续变化，与在和Si罩层55相接的边界部上的Si的带隙相比大约小了220meV的程度。该带隙的差，基本上作为价电子带中的能带偏置(异质势垒)表现，在该异质势垒中形成阻挡空穴的势阱。
Si1-yCy膜54的组成比y优选在0＜y≤0.03的范围内。
—Si1-yCy膜的结构和衬底电流之间的关系—
在此，对本实施方案的倾斜组成SiC-HDTMOS、和没有倾斜组成(框形组成)的HDTMOS的衬底电流的不同点进行说明。
如果在根据图10(a)、(b)的说明中使导电类型相反，可以表明，在n沟道型HDTMOS中，获得将式(3)、(4)的导电类型相反的式子。然后，相当于式(3)的右边第1项的成分成为电子电流，相当于式(3)的右边第2项的成分成为空隙电流。具有框形组成的SiC膜的HDTMOS(以下，成为框形组成SiC-HDTMOS)，由于C组成率不高，将不能实现低阈值电压，因此提高了Si1-yCy膜的C组成率。然后，如果提高了Si1-yCy膜的C组成率，带隙变窄，和图12所示同样，SiC沟道的本征载流子浓度增高，相当于式(3)的右边第2项的成分的空隙电流大到不能忽视的程度。
与此相对，依据本实施方案的SiC-HDTMOS，由于SiC沟道区域64具有倾斜组成，即使降低平均C组成率(例如0.7％程度)，可以提高C组成率的峰值浓度(例如1.4％)，可以抑制空穴电流。即，依据本实施方案的SiC-HDTMOS，在实现低阈值的情况下，可以抑制衬底电流，由此可以扩大动作可能范围。
另外，上述效果也可以认为由于以下作用所引起。在框形组成SiC-HDTMOS中，在源区域，由于杂质浓度设定成1×1020atoms·cm-3的高浓度，通过使Si罩、SiC沟道、以及Si本体的费米能级一致，在导带侧形成赝势阱。Si本体和SiC沟道均为p型层，由于Si本体包含高浓度的p型杂质，从Si本体向SiGe沟道容易流入空穴。另一方面，由于SiGe膜中SiGe沟道是低浓度的p型区域，源区是高浓度的n型区域，在其间形成PN结部。即，SiGe膜中在源区域形成的势阱的底部、和SiGe沟道区域之间没有多少势差。因此，由于本体·源极之间的正向电压，从SiGe沟道区域向源区域，电子有穿过的可能性。
图5表示本实施方案的倾斜组成SiC-HDTMOS的源区域的能带结构和电子动态的剖视图。通过在SiC膜中导入倾斜组成，如该图左侧所示，Si1-yCy膜54中源区域60a的导带势阱的形状，成为在Si缓冲层53一侧比较浅，而在Si罩层55一侧比较深的形状。然后，本体区域的空穴虽然想流入到势阱的深部，从存在大量空穴的p型本体区域到势阱深部的距离相阻隔(SiC沟道层和Si缓冲层之间的膜厚之和相隔25nm的程度)，空穴穿过比较困难。这样，通过降低了空穴电流，就可以比框形组成SiC-HDTMOS中的下限更进一步降低衬底电流。
如上所述，依据本实施方案的SiC-HDTMOS，通过导入倾斜组成型SiC沟道，可以抑制空穴电流，扩大动作电压范围。
以上，在第1实施方案以及第2实施方案中，虽然采用以硅作为衬底的半导体装置的实施例进行了说明，在采用其它半导体材料的异质结构DTMOS中可以获得同样的结论。即，通过设置具有倾斜组成的沟道区域，在p型异质结构DTMOS中可以抑制衬底电流中的电子电流成分，在n型异质结构DTMOS中可以抑制衬底电流中的空穴电流成分，
另外，在本实施方案中，虽然是对在半导体层的下方在存在绝缘层(BOX层)的SOI衬底上形成的SiC-HDTMOS进行了说明，本发明的SiC-HDTMOS，作为半导体衬底采用体硅衬底等体衬底时，也可以发挥和本实施方案同样的效果。
另外，替代本实施方案中的SiC沟道区域64，也可以设置具有包含微量Ge(例如5～35％)倾斜C组成率的SiGeC沟道区域。这时，通过形成倾斜组成SiGeC沟道区域，在保持低阈值的情况下，可以将衬底电流的电流成分抑制到比较低的程度，可以发挥和本实施方案相同的效果。
—第3实施方案—
在第3实施方案中，对构成沟道区域的材料采用具有倾斜组成的SiGe、利用Si/SiGe异质结同时设置了未掺杂的Si缓冲层的HDTMOS(以下成为倾斜组成SiGe-HDTMOS)的实施方案进行说明。
图6表示本实施方案的p沟道型倾斜SiGe-HDTMOS的结构示意剖视图。如图6所示，本实施方案的倾斜SiGe-HDTMOS，包括p型的Si衬底10、在Si衬底中采用注入氧离子等方法形成的厚度约100nm的埋氧化膜11、在埋氧化膜11上设置的半导体层30。半导体层30，由构成SOI衬底的上部的厚度约100nm的上部Si膜12、在上部Si膜12上采用UHV-CVD法外延生长的厚度约30nm的未掺杂Si缓冲层33、在未掺杂Si缓冲层33上采用UHV-CVD法外延生长的厚度约15nm的Si1-xGex膜14，在Si1-xGex膜14上采用UHV-CVD法外延生长的厚度约5nm的Si罩层15所构成。
进一步，HDTMOS包括在Si罩层15上设置的硅氧化膜所所构成的厚度约6nm的栅绝缘膜16、在栅绝缘膜16上设置的栅电极17。然后，在半导体层30，即上部Si膜12、未掺杂Si缓冲层33、Si1-xGex膜14以及Si罩层15中位于栅电极17两侧的区域上设置包含高浓度的p型杂质的源区域20a以及漏区域20b。另外，在上部Si膜12中在源区域20a和漏区域20b之间的区域成为包含高浓度的n型杂质的Si本体区域22，在未掺杂Si缓冲层33中位于Si本体区域22直上的区域成为包含极低浓度的n型杂质的n--Si缓冲区域35。然后，在Si1-xGex膜14中在源区域20a和漏区域20b之间的区域成为包含比较低浓度的n型杂质的SiGe沟道区域24，在Si膜15中位于栅绝缘膜16直下的区域成为包含低浓度的n型杂质的Si罩区域25。另外，设置将栅电极17和Si本体区域22电连接的导体部件的导体26。此外，沟道长为0.3μm。
在此，本实施方案的特征在于，如图6的左图所示，Si1-xGex膜14的Ge组成比x，从未掺杂Si缓冲层33向Si罩层15，从x＝0到x＝0.3连续变化，成倾斜组成；和在SiGe沟道区域24的下方设置厚度约30nm的n--Si缓冲区域35。
然后，在上部Si膜12中，在结晶生长前预先进行离子注入，掺入n型杂质。在未掺杂Si缓冲层33上，在采用UHV-CVD法进行外延生长时，不进行掺杂。另一方面，在Si1-xGex膜14以及Si罩层15中、在采用UHV-CVD法依次积层时，通过现场掺杂，掺入n型杂质(例如硼)在5×1016atoms·cm-3的程度。Si1-xGex膜14的带隙，由于Ge组成连续变化，与在和Si罩层15相接的边界部上的Si的带隙相比大约小了220meV的程度。该带隙的差，基本上作为价电子带中的能带偏置(异质势垒)表现，在该异质势垒中形成阻挡空穴的势阱。
—Si1-xGex膜的结构和衬底电流之间的关系—
图7表示通过本实施方案的具有未掺杂Si缓冲区域的倾斜组成SiGe-HDTMOS的栅极的截面中各部的能带结构和电子动态的剖视图。如图7所示，如果着眼于半导体层30内的位于栅电极17下方的区域中的能带结构，在栅电极17和本体区域之间的内部电压，由于施加在未掺杂Si缓冲层33上，如果增加未掺杂Si缓冲层33的厚度，如图7的左侧所示在未掺杂Si缓冲层33中的能带弯曲增大。
图8表示对使未掺杂Si缓冲层的厚度变成10nm、30nm、50nm时的Vg-Id特性以及Vg-Ib特性仿真的结果图。如该图所示，未掺杂Si缓冲层33的厚度为30nm、50nm的样品的衬底电流Ib，比未掺杂Si缓冲层33的厚度为10nm的样品的衬底电流Ib小。
该数据，可以认为由以下作用产生。即，如图7所示，由于未掺杂Si缓冲层33的能带弯曲，可以对从本体区域的电子的移动形成势垒。然后，如上所述，通过对未掺杂Si缓冲层33的厚度加厚到超过10nm，可以抑制从本体区域向在源区域20a的SiGe膜14中形成的导带端的势阱的电子穿过，其结果，可以认为降低了衬底电流Ib。
另外，据此，在第1、第2实施方案中，可以合理推断是因为通过设置具有倾斜组成的沟道区域而降低了沟道区域的平均组成率并由此引起的电流(相当于式(3)的右边第2项的成分)降低对衬底电流具有抑制的作用、和由于从本体区域经过沟道区域穿过源区的载流子的降低对衬底电流具有抑制的作用。
另外，如该图所示，漏电流Id，在3种样品的范围内，尽可能加厚未掺杂Si缓冲层33的厚度。从图7中表明，掺杂相同的n型杂质的本体区域和SiGe沟道区域24之间的距离越离开，在内置势位的状态下对价电子带的载流子移动的势位越小，降低了阈值。
综合以上结果，在具有框形组成的SiGe-HDTMOS中，通过在SiGe沟道区域24的下方设置比较厚的未掺杂Si缓冲层33，可以扩大晶体管的动作电压范围。
在本实施方案中，虽然以积层了Si/SiGe/Si的HDTMOS为例进行了说明，在Si/SiC/Si结构的HDTMOS中，也同样成立。
此外，在本实施方案中，虽然是对在SOI衬底上形成的SiGe-HDTMOS进行了说明，本发明的SiGe-HDTMOS，作为半导体衬底采用体硅衬底等体衬底时，也可以发挥和本实施方案同样的效果。
—4实施方案—
以下，对由具有倾斜组成的SiGeC(Si1-x-yGexCy)构成的互补型HDTMOS(以下成为倾斜组成SiGeC-cHDTMOS)的例的第4实施方案进行说明。
在Si/SiGe异质结部中，能带偏置(异质势垒)如图2所示主要在对空穴的封闭有利的价电子带端中出现，在Si/SiC异质结部中，能带偏置(异质势垒)如图5所示主要在对电子的封闭有利的导带端中出现。在SiGeC(Si1-x-yGexCy)异质结部中，通过适当调整Ge、C含有率x，y，在导带端和价电子带端两方中形成能带偏置(异质势垒)。即，利用单一的SiGeC(Si1-x-yGexCy)层，可以形成将电子封闭在SiGeC层内而在SiGeC层内渡越的n沟道、和将空穴封闭在SiGeC层内而在SiGeC层内渡越的p沟道。
图9表示本实施方案的倾斜组成SiGeC-cHDTMOS的结构剖视图。如该图所示，本实施方案的HDTMOS，包括p型的Si衬底10、在Si衬底中采用注入氧离子等方法形成的埋氧化膜111、在埋氧化膜111上设置的p沟道型HDTMOS(p-HDTMOS)用半导体层130、在埋氧化膜111上设置的n沟道型HDTMOS(n-HDTMOS)用半导体层180。半导体层130、180由分别同时形成的共通的膜所构成。
半导体层130、180，由构成SOI衬底的上部的上部Si膜112、在上部Si膜112上采用UHV-CVD法外延生长的Si缓冲层113、在Si缓冲层113上采用UHV-CVD法外延生长的具有倾斜组成的SiGeC(Si1-x-yGexCy：x＝0～0.4，y＝0～0.03)膜114、在SiGeC膜114上采用UHV-CVD法外延生长的Si膜115所构成。在此，埋氧化膜111的厚度约为100nm，上部Si膜112的厚度约为100nm，Si缓冲层113的厚度约为10nm，SiGeC膜114的厚度约为15nm，Si膜115的厚度约为5nm。
在此，本实施方案的特征在于，如图9所示，Si1-xGex膜14的Ge组成比x，从Si缓冲层113向Si罩层115，从x＝0到x＝0.4连续变化，C组成比y，从Si缓冲层113向Si罩层115，从y＝0到y＝0.03连续变化，成倾斜组成。
此外，通过本实施方案的Ge组成率以及C组成率的变化，虽然是在导带端以及价电子带端双方中形成倾斜，也可以只在导带端或者价电子带端的一方中形成倾斜。
进一步，p-HDTMOS，进一步包括设置在Si膜115上的硅氧化膜所构成的栅绝缘膜116、在栅绝缘膜116上设置的栅电极117。然后，半导体层130中在位于栅电极117的两侧的区域设置包含高浓度的p型杂质的源区域120a以及漏区域120b。另外，在上部Si膜112中在源区域120a和漏区域120b之间的区域成为包含高浓度(约1×1010atoms·cm-3)的n型杂质的Si本体区域122，在Si缓冲层113中位于Si本体区域122直上的区域成为未掺杂n--Si缓冲区域123。然后，在SiGeC膜114中在源区域120a和漏区域120b之间的区域成为包含比较低浓度的n型杂质的SiGeC沟道区域124，在Si膜115中位于栅绝缘膜116直下的区域成为包含低浓度的n型杂质的Si罩区域125。另外，设置将栅电极117和Si本体区域122电连接的导体部件的导体(图中未画出)，在栅电极117的侧面上设置由硅氧化膜构成的侧壁127。
另外，n-HDTMOS，进一步包括设置在Si膜115上的硅氧化膜所构成的栅绝缘膜156、在栅绝缘膜156上设置的栅电极157。然后，半导体层180中在位于栅电极157的两侧的区域设置包含高浓度的n型杂质的源区域160a以及漏区域160b。另外，在上部Si膜112中在源区域160a和漏区域160b之间的区域成为包含高浓度(约1×1019atoms·cm-3)的p型杂质的Si本体区域162，在Si缓冲层113中位于Si本体区域162直上的区域成为未掺杂p--Si缓冲区域163。然后，在SiGeC膜114中在源区域160a和漏区域160b之间的区域成为包含比较低浓度的p型杂质的SiGeC沟道区域164，在Si膜115中位于栅绝缘膜156直下的区域成为包含低浓度的p型杂质的Si罩区域165。另外，设置将栅电极157和Si本体区域162电连接的导体部件的导体(图中未画出)，在栅电极157的侧面上设置由硅氧化膜构成的侧壁167。
进一步，在衬底上设置层间绝缘膜190、贯通层间绝缘膜190与源·漏区域120a、120b、160a、160b接触的导体191、与导体191连接在层间绝缘膜190之上延伸的源·漏电极192。
在本实施方案的倾斜组成SiGeC-cHDTMOS的制造工艺中，SOI衬底的一部的上部Si膜，成为在结晶生长前预先通过离子注入掺入了浓度约为1×1019atoms·cm-3的杂质的n+Si层(p-HDTMOS区域)和p+Si层(n-HDTMOS区域)，采用UHV-CVD法外延生长的Si缓冲层、SiGeC膜、Si罩层均是在as-grown的状态下，成为没有掺杂的未掺杂层。然后，通过对最上层的Si膜热氧化获得的硅氧化膜作为栅绝缘膜，形成掺入了高浓度的n型杂质的多晶硅构成的n+型栅电极、掺入了高浓度的p型杂质的多晶硅构成的p+型栅电极。然后，在个栅电极的两侧，形成离子注入了高浓度的n型杂质的n+型源·漏区域、高浓度的p型杂质的p+型源·漏区域，在其上方分别形成源·漏电极。另外，栅电极和Si本体区域通过导体连接后，获得HDTMOS结构。
依据本实施方案，通过采用SiGeC(Si1-x-yGexCy)构成沟道区域，利用单一的SiGeC(Si1-x-yGexCy)层，可以形成将电子封闭在SiGeC层内而在SiGeC层内渡越的n沟道、和将空穴封闭在SiGeC层内而在SiGeC层内渡越的p沟道，可以实现具有Si/SiGeC异质结的倾斜组成SiGeC-cHDTMOS。这时，如在第1、第2实施方案中说明的那样，在倾斜组成SiGeC-cHDTMOS结构中，在nHDTMOS以及pHDTMOS双方中，在保持低阈值电压的情况下，可以降低衬底电流Ib，扩大动作可能的范围。
因此，在具有由SiGeC构成的沟道区域的HDTMOS中，即使使能带偏置值(异质势垒的高度)多少减少一点，也不会引起由于寄生沟道造成晶体管动作的低速化的情况，可以获得利用异质结构的高速并且电流驱动力大的晶体管。
另外，通过采用这样的制造方法，利用简单的制造方法就可以制作高性能的倾斜组成SiGeC-cHDTMOS。
在本实施方案中，虽然是对倾斜组成SiGeC-cHDTMOS进行了说明，但本发明并不限定于本实施方案，显然可以设置只包括具有倾斜组成Si/SiGeC异质结部的n沟道HDTMOS或者p沟道型HDTMOS的半导体装置。
本发明的半导体装置，可以在搭载在电子仪器中的MOSFET、特别是DTMOSFET、CMOS器件等器件中利用。

Claims (15)

1.一种半导体装置，其特征在于：包括：
至少由第1半导体膜、和与所述第1半导体膜的带隙不同的、从邻接上述第1半导体膜的部位开始向远离第1半导体膜的方向使带隙减小那样构成的第2半导体膜组成的半导体层；
在所述半导体层上设置的栅绝缘膜；
在所述栅绝缘膜上设置的栅电极；
在所述半导体层中位于所述栅电极两侧的区域中导入了第1导电型杂质所形成的源·漏区域；
在所述第2半导体膜中位于所述源·漏区域之间的区域中导入了第2导电型杂质所形成的沟道区域；
在所述第1半导体膜中位于所述源·漏区域之间的区域中导入了比所述沟道区域的浓度高的第2导电型杂质所形成的本体区域；以及
将所述栅电极与所述本体区域电连接的导体部件。
2.根据权利要求1所述的半导体装置，其特征在于：所述第1半导体膜，是由组成由Si1-x1-y1Gex1Cy1表示的半导体所构成，其中，0≤x1＜1，0≤y1＜1，
所述第2半导体膜，是由组成由Si1-x2-y2Gex2Cy2表示的半导体所构成，其中，0≤x2≤1，0≤y2≤1，x2+y2＞0。
3.根据权利要求2所述的半导体装置，其特征在于：所述第1半导体膜由硅构成，
所述第2半导体膜，是由组成由Si1-x3Gex3表示的半导体所构成，其中，0＜x3≤0.4，并且，在所述第2半导体膜中的Ge组成比从邻接所述第1半导体膜的部位向上方增大。
4.根据权利要求2所述的半导体装置，其特征在于：所述第1半导体膜由硅构成，
所述第2半导体膜，是由组成由Si1-y3Cy3表示的半导体所构成，其中，0＜y3≤0.03，并且，在所述第2半导体膜中的C组成比从邻接所述第1半导体膜的部位向上方增大。
5.根据权利要求2所述的半导体装置，其特征在于：所述第1半导体膜由硅构成，
所述第2半导体膜，是由组成由Si1-x4-y4Gex4Cy4表示的半导体所构成，其中，0＜x4≤0.4，0＜y4≤0.03。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于：所述第1导电型是n型，所述第2导电型是p型，
在从所述本体区域向所述第1半导体膜中的位于源·漏区域的区域流动的衬底电流中，空穴形成的成分比电子形成的成分要小。
7.根据权利要求1～5中任一项所述的半导体装置，其特征在于：所述第1导电型是p型，所述第2导电型是n型，
在从所述本体区域向所述第1半导体膜中的位于源·漏区域的区域流动的衬底电流中，电子形成的成分比空穴形成的成分要小。
8.根据权利要求1～5中任一项所述的半导体装置，其特征在于：所述半导体层，进一步包括设置在所述第1半导体膜与所述第2半导体膜之间的第3半导体膜，
进一步包括设置在所述第3半导体膜中位于所述源·漏区域间的区域的、包含比所述本体区域的浓度低的第2导电型杂质或者未掺杂的缓冲区域。
9.根据权利要求1～5中任一项所述的半导体装置，其特征在于：所述半导体层，进一步包括设在所述第2半导体膜与所述栅绝缘膜之间的Si罩区域。
10.根据权利要求1～5中任一项所述的半导体装置，其特征在于：进一步包括设置在所述第1半导体膜的下方的绝缘层。
11.一种半导体装置，其特征在于：包括：
至少由第1半导体膜、设置在所述第1半导体膜上并且对载流子渡越的能带端的载流子的势位比所述第1半导体膜小的第2半导体膜、以及介入到所述第1半导体膜与第2半导体膜之间的第3半导体膜组成的半导体层；
在所述半导体层上设置的栅绝缘膜；
在所述栅绝缘膜上设置的栅电极；
在所述半导体层中的位于所述栅电极两侧的区域中导入了第1导电型杂质所形成的源·漏区域；
在所述第2半导体膜中的位于所述源·漏区域之间的区域中导入了第2导电型杂质所形成的沟道区域；
在所述第1半导体膜中的位于所述源·漏区域之间的区域中导入了比所述沟道区域的浓度高的第2导电型杂质所形成的本体区域；
设置在所述第3半导体膜中的位于所述源·漏区域之间的区域中的、包含比所述本体区域的浓度低的第2导电型杂质或者未掺杂的缓冲区域；以及
将所述栅电极和所述本体区域电连接的导体部件。
12.根据权利要求11所述的半导体装置，其特征在于：所述第3半导体膜的厚度，在15nm以上。
13.根据权利要求12所述的半导体装置，其特征在于：所述第3半导体膜的厚度，在30nm以上。
14.根据权利要求11～13中任一项所述的半导体装置，其特征在于：所述半导体层，进一步包括设在所述第2半导体膜和所述栅绝缘膜之间的Si罩区域。
15.根据权利要求11～13中任一项所述的半导体装置，其特征在于：进一步包括设置在所述第1半导体膜的下方的绝缘层。
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